JPH06244696A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH06244696A JPH06244696A JP2580693A JP2580693A JPH06244696A JP H06244696 A JPH06244696 A JP H06244696A JP 2580693 A JP2580693 A JP 2580693A JP 2580693 A JP2580693 A JP 2580693A JP H06244696 A JPH06244696 A JP H06244696A
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- inverter
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- pmos transistor
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Abstract
(57)【要約】
【目的】インバータを用いたパワーオンリセット回路に
おいて、インバータの入力電圧の温度依存性を無くすこ
とによりリセット信号の温度依存性を抑制する。 【構成】電源電圧Ｖｄｄの立ち上がり時にインバータ１
の入力電圧Ｖｉ１がスレショルド電圧Ｖｔｈ１を越える
ことによりリセット信号Ｖｓを発生させるパワーオンリ
セット回路において、電源電圧Ｖｄｄを分圧した中間電
圧を出力する中間電圧出力回路３と、中間電圧の温度特
性を補償するための電流を出力する温度補正回路４と、
中間電圧出力回路３の出力電圧を印加されると共に温度
補正回路４の出力電流に応じた電圧降下を生じさせるこ
とによりインバータ１の入力に温度依存性の無い電圧を
供給するためのプルダウン回路５とを備える。
おいて、インバータの入力電圧の温度依存性を無くすこ
とによりリセット信号の温度依存性を抑制する。 【構成】電源電圧Ｖｄｄの立ち上がり時にインバータ１
の入力電圧Ｖｉ１がスレショルド電圧Ｖｔｈ１を越える
ことによりリセット信号Ｖｓを発生させるパワーオンリ
セット回路において、電源電圧Ｖｄｄを分圧した中間電
圧を出力する中間電圧出力回路３と、中間電圧の温度特
性を補償するための電流を出力する温度補正回路４と、
中間電圧出力回路３の出力電圧を印加されると共に温度
補正回路４の出力電流に応じた電圧降下を生じさせるこ
とによりインバータ１の入力に温度依存性の無い電圧を
供給するためのプルダウン回路５とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、電源投入時におけるリ
セット信号を出力するためのパワーオンリセット回路に
関するものである。
セット信号を出力するためのパワーオンリセット回路に
関するものである。
【０００２】
【従来の技術】従来のパワーオンリセット回路の一例を
図５に示す。図５において、ＰＭＯＳトランジスタＭ１
のソースは電源電圧Ｖｄｄのラインに接続されており、
ゲートとドレインは短絡されて、インバータ１の入力に
接続されると共に、抵抗Ｒ１を介してグランドラインＧ
ＮＤに接続されている。ＰＭＯＳトランジスタＭ２のソ
ースは電源電圧Ｖｄｄのラインに接続されており、ゲー
トはインバータ１の出力とインバータ２の入力に接続さ
れている。さらに、ＰＭＯＳトランジスタＭ２のドレイ
ンはインバータ１の入力に接続されている。この回路
は、電源投入時に、インバータ２の出力からリセット信
号Ｖｓを出力するものである。
図５に示す。図５において、ＰＭＯＳトランジスタＭ１
のソースは電源電圧Ｖｄｄのラインに接続されており、
ゲートとドレインは短絡されて、インバータ１の入力に
接続されると共に、抵抗Ｒ１を介してグランドラインＧ
ＮＤに接続されている。ＰＭＯＳトランジスタＭ２のソ
ースは電源電圧Ｖｄｄのラインに接続されており、ゲー
トはインバータ１の出力とインバータ２の入力に接続さ
れている。さらに、ＰＭＯＳトランジスタＭ２のドレイ
ンはインバータ１の入力に接続されている。この回路
は、電源投入時に、インバータ２の出力からリセット信
号Ｖｓを出力するものである。
【０００３】図６はインバータ１の内部回路例である。
ＰＭＯＳトランジスタＭ１１のソースは、電源電圧Ｖｄ
ｄのラインに接続されており、ゲートはＮＭＯＳトラン
ジスタＭ１２のゲートと接続されて、インバータ１の入
力になっている。また、ＰＭＯＳトランジスタＭ１１の
ドレインはＮＭＯＳトランジスタＭ１２のドレインと接
続されて、インバータ１の出力になっている。これによ
り、ＣＭＯＳインバータ回路が構成されている。インバ
ータ２もインバータ１と同じ回路構成になっており、特
に図示しないが、ＰＭＯＳトランジスタＭ２１とＮＭＯ
ＳトランジスタＭ２２を図２と同様に組み合わせて構成
されている。
ＰＭＯＳトランジスタＭ１１のソースは、電源電圧Ｖｄ
ｄのラインに接続されており、ゲートはＮＭＯＳトラン
ジスタＭ１２のゲートと接続されて、インバータ１の入
力になっている。また、ＰＭＯＳトランジスタＭ１１の
ドレインはＮＭＯＳトランジスタＭ１２のドレインと接
続されて、インバータ１の出力になっている。これによ
り、ＣＭＯＳインバータ回路が構成されている。インバ
ータ２もインバータ１と同じ回路構成になっており、特
に図示しないが、ＰＭＯＳトランジスタＭ２１とＮＭＯ
ＳトランジスタＭ２２を図２と同様に組み合わせて構成
されている。
【０００４】図５の回路において、インバータ１の入力
電圧Ｖｉ１は、ＰＭＯＳトランジスタＭ１に流れる電流
をＩ１とすると、Ｖｉ１＝Ｉ１×Ｒ１となる。ＰＭＯＳ
トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１がＰ
ＭＯＳトランジスタＭ１のスレショルド電圧Ｖｔｈより
低い場合、ＰＭＯＳトランジスタＭ１はカットオフ状態
となり、Ｉ１＝０となり、インバータ１の入力電圧Ｖｉ
１は、Ｖｉ１＝０×Ｒ１＝０となる。ＰＭＯＳトランジ
スタＭ１のゲート・ソース間電圧Ｖｇｓ１がＰＭＯＳト
ランジスタＭ１のスレショルド電圧Ｖｔｈより高い場
合、ＰＭＯＳトランジスタＭ１のドレイン・ソース電圧
Ｖｄｓ１は、Ｖｄｓ１＞Ｖｇｓ１−Ｖｔｈとなり、飽和
領域で動作する。すなわち、Ｖｉ１＝μｓ×Ｃｏ×Ｗ１
／Ｌ１×（Ｖｇｓ１−Ｖｔｈ）2 ／２となる。ここで、
μｓは表面移動度、Ｃｏは単位面積当たりのゲート容
量、Ｌ１はＰＭＯＳトランジスタＭ１のチャネル長、Ｗ
１はＰＭＯＳトランジスタＭ１のチャネル幅、Ｖｔｈは
ＰＭＯＳトランジスタＭ１のスレショルド電圧である。
常温において、電源電圧Ｖｄｄとインバータ１の入力電
圧Ｖｉ１の関係は図７に示すようになる。この場合、電
源電圧Ｖｄｄとリセット信号Ｖｓの関係は、図８に示す
ようになり、インバータ１の入力電圧Ｖｉ１がインバー
タ１のスレショルド電圧Ｖｔｈ１を越えるときにリセッ
ト信号Ｖｓが立ち上がる。以下、Ｖｉ１＜Ｖｔｈ１の場
合と、Ｖｉ１≧Ｖｔｈ１の場合に分けて、動作を説明す
る。
電圧Ｖｉ１は、ＰＭＯＳトランジスタＭ１に流れる電流
をＩ１とすると、Ｖｉ１＝Ｉ１×Ｒ１となる。ＰＭＯＳ
トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１がＰ
ＭＯＳトランジスタＭ１のスレショルド電圧Ｖｔｈより
低い場合、ＰＭＯＳトランジスタＭ１はカットオフ状態
となり、Ｉ１＝０となり、インバータ１の入力電圧Ｖｉ
１は、Ｖｉ１＝０×Ｒ１＝０となる。ＰＭＯＳトランジ
スタＭ１のゲート・ソース間電圧Ｖｇｓ１がＰＭＯＳト
ランジスタＭ１のスレショルド電圧Ｖｔｈより高い場
合、ＰＭＯＳトランジスタＭ１のドレイン・ソース電圧
Ｖｄｓ１は、Ｖｄｓ１＞Ｖｇｓ１−Ｖｔｈとなり、飽和
領域で動作する。すなわち、Ｖｉ１＝μｓ×Ｃｏ×Ｗ１
／Ｌ１×（Ｖｇｓ１−Ｖｔｈ）2 ／２となる。ここで、
μｓは表面移動度、Ｃｏは単位面積当たりのゲート容
量、Ｌ１はＰＭＯＳトランジスタＭ１のチャネル長、Ｗ
１はＰＭＯＳトランジスタＭ１のチャネル幅、Ｖｔｈは
ＰＭＯＳトランジスタＭ１のスレショルド電圧である。
常温において、電源電圧Ｖｄｄとインバータ１の入力電
圧Ｖｉ１の関係は図７に示すようになる。この場合、電
源電圧Ｖｄｄとリセット信号Ｖｓの関係は、図８に示す
ようになり、インバータ１の入力電圧Ｖｉ１がインバー
タ１のスレショルド電圧Ｖｔｈ１を越えるときにリセッ
ト信号Ｖｓが立ち上がる。以下、Ｖｉ１＜Ｖｔｈ１の場
合と、Ｖｉ１≧Ｖｔｈ１の場合に分けて、動作を説明す
る。
【０００５】（Ａ）Ｖｉ１＜Ｖｔｈ１の場合 まず、インバータ１の入力電圧Ｖｉ１がインバータ１の
スレショルド電圧Ｖｔｈ１よりも低い場合には、インバ
ータ１の内部のＮＭＯＳトランジスタＭ１２がカットオ
フ状態となり、ＰＭＯＳトランジスタＭ１１が動作状態
となる。このとき、ＰＭＯＳトランジスタＭ１１のドレ
イン電流は、インバータ２の入力インピーダンスが高い
とすると、ほぼ０となる。また、ＰＭＯＳトランジスタ
Ｍ１１のドレイン・ソース間電圧もほぼ０となり、イン
バータ１の出力電圧は、ほぼ電源電圧Ｖｄｄに等しくな
る。したがって、インバータ２の内部のＰＭＯＳトラン
ジスタＭ２１がカットオフ状態となり、ＮＭＯＳトラン
ジスタＭ２２が動作状態となる。このとき、ＮＭＯＳト
ランジスタＭ２２のドレイン電流は、インバータ２の出
力電流が０であるとすると、ほぼ０となる。また、ＰＭ
ＯＳトランジスタＭ２１のドレイン・ソース間電圧もほ
ぼ０となり、インバータ２の出力電圧は、ほぼ０とな
る。このとき、ＰＭＯＳトランジスタＭ２はカットオフ
状態である。
スレショルド電圧Ｖｔｈ１よりも低い場合には、インバ
ータ１の内部のＮＭＯＳトランジスタＭ１２がカットオ
フ状態となり、ＰＭＯＳトランジスタＭ１１が動作状態
となる。このとき、ＰＭＯＳトランジスタＭ１１のドレ
イン電流は、インバータ２の入力インピーダンスが高い
とすると、ほぼ０となる。また、ＰＭＯＳトランジスタ
Ｍ１１のドレイン・ソース間電圧もほぼ０となり、イン
バータ１の出力電圧は、ほぼ電源電圧Ｖｄｄに等しくな
る。したがって、インバータ２の内部のＰＭＯＳトラン
ジスタＭ２１がカットオフ状態となり、ＮＭＯＳトラン
ジスタＭ２２が動作状態となる。このとき、ＮＭＯＳト
ランジスタＭ２２のドレイン電流は、インバータ２の出
力電流が０であるとすると、ほぼ０となる。また、ＰＭ
ＯＳトランジスタＭ２１のドレイン・ソース間電圧もほ
ぼ０となり、インバータ２の出力電圧は、ほぼ０とな
る。このとき、ＰＭＯＳトランジスタＭ２はカットオフ
状態である。
【０００６】（Ｂ）Ｖｉ１≧Ｖｔｈ１の場合 次に、インバータ１の入力電圧Ｖｉ１がインバータ１の
スレショルド電圧Ｖｔｈ１よりも高い場合には、インバ
ータ１の内部のＰＭＯＳトランジスタＭ１１がカットオ
フ状態となり、ＮＭＯＳトランジスタＭ１２が動作状態
となる。このとき、ＮＭＯＳトランジスタＭ１２のドレ
イン電流は、インバータ２及びＰＭＯＳトランジスタＭ
２の入力インピーダンスが高いとすれば、そのドレイン
・ソース間電圧はほぼ０となる。これにより、インバー
タ２の内部のＮＭＯＳトランジスタＭ２２はカットオフ
状態となり、ＰＭＯＳトランジスタＭ２１は動作状態と
なる。このとき、ＰＭＯＳトランジスタＭ２１のドレイ
ン電流は、インバータ２の出力電流が０のとき、ほぼ０
となり、そのドレイン・ソース間電圧もほぼ０となる。
このとき、ＰＭＯＳトランジスタＭ２は動作状態とな
り、ＰＭＯＳトランジスタＭ２のゲート電圧はほぼ０と
なるので、Ｖｄｓ２≦Ｖｇｓ２−Ｖｔｈとなり、非飽和
領域で動作する。このとき、ＰＭＯＳトランジスタＭ１
はカットオフ状態となり、ＰＭＯＳトランジスタＭ２の
ドレイン電流をＩｄ２とすると、インバータ１の入力電
圧Ｖｉ１は、Ｖｉ１＝Ｖｄｄ−Ｖｄｓ２＝Ｉｄ２×Ｒ１
となる。
スレショルド電圧Ｖｔｈ１よりも高い場合には、インバ
ータ１の内部のＰＭＯＳトランジスタＭ１１がカットオ
フ状態となり、ＮＭＯＳトランジスタＭ１２が動作状態
となる。このとき、ＮＭＯＳトランジスタＭ１２のドレ
イン電流は、インバータ２及びＰＭＯＳトランジスタＭ
２の入力インピーダンスが高いとすれば、そのドレイン
・ソース間電圧はほぼ０となる。これにより、インバー
タ２の内部のＮＭＯＳトランジスタＭ２２はカットオフ
状態となり、ＰＭＯＳトランジスタＭ２１は動作状態と
なる。このとき、ＰＭＯＳトランジスタＭ２１のドレイ
ン電流は、インバータ２の出力電流が０のとき、ほぼ０
となり、そのドレイン・ソース間電圧もほぼ０となる。
このとき、ＰＭＯＳトランジスタＭ２は動作状態とな
り、ＰＭＯＳトランジスタＭ２のゲート電圧はほぼ０と
なるので、Ｖｄｓ２≦Ｖｇｓ２−Ｖｔｈとなり、非飽和
領域で動作する。このとき、ＰＭＯＳトランジスタＭ１
はカットオフ状態となり、ＰＭＯＳトランジスタＭ２の
ドレイン電流をＩｄ２とすると、インバータ１の入力電
圧Ｖｉ１は、Ｖｉ１＝Ｖｄｄ−Ｖｄｓ２＝Ｉｄ２×Ｒ１
となる。
【０００７】
【発明が解決しようとする課題】上述のようなパワーオ
ンリセット回路は、電源投入時におけるリセット信号を
デジタル回路等の各ブロックに供給するために用いられ
る。ところが、従来例のような回路構成では、インバー
タの入力電圧Ｖｉ１には図９に示すように温度依存性が
ある。図中、Ｔａは２７℃のときの特性を示しており、
Ｔｂは（２７＋α）℃のときの特性、Ｔｃは（２７−
α）℃のときの特性を示している。インバータのスレシ
ョルド電圧Ｖｔｈ１の温度依存性は、ＰＭＯＳトランジ
スタのスレショルド電圧、ＮＭＯＳトランジスタのスレ
ショルド電圧を等しくするように、チャネル長、チャネ
ル幅を調整することによって、温度依存性を無くすこと
ができる。したがって、インバータの入力電圧Ｖｉ１に
温度依存性があるために、図１０に示すように、リセッ
ト信号Ｖｓにも温度依存性が生じることになる。
ンリセット回路は、電源投入時におけるリセット信号を
デジタル回路等の各ブロックに供給するために用いられ
る。ところが、従来例のような回路構成では、インバー
タの入力電圧Ｖｉ１には図９に示すように温度依存性が
ある。図中、Ｔａは２７℃のときの特性を示しており、
Ｔｂは（２７＋α）℃のときの特性、Ｔｃは（２７−
α）℃のときの特性を示している。インバータのスレシ
ョルド電圧Ｖｔｈ１の温度依存性は、ＰＭＯＳトランジ
スタのスレショルド電圧、ＮＭＯＳトランジスタのスレ
ショルド電圧を等しくするように、チャネル長、チャネ
ル幅を調整することによって、温度依存性を無くすこと
ができる。したがって、インバータの入力電圧Ｖｉ１に
温度依存性があるために、図１０に示すように、リセッ
ト信号Ｖｓにも温度依存性が生じることになる。
【０００８】本発明は、上述のような点に鑑みてなされ
たものであり、その目的とするところは、インバータを
用いたパワーオンリセット回路において、インバータの
入力電圧の温度依存性を無くすことにより、リセット信
号の温度依存性を抑制することにある。
たものであり、その目的とするところは、インバータを
用いたパワーオンリセット回路において、インバータの
入力電圧の温度依存性を無くすことにより、リセット信
号の温度依存性を抑制することにある。
【０００９】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路にあっては、上記の課題を解決するために、図
１に示すように、電源電圧Ｖｄｄの立ち上がり時にイン
バータ１の入力電圧Ｖｉ１がスレショルド電圧Ｖｔｈ１
を越えることによりリセット信号Ｖｓを発生させるパワ
ーオンリセット回路において、電源電圧Ｖｄｄを分圧し
た中間電圧を出力する中間電圧出力回路３と、中間電圧
の温度特性を補償するための電流を出力する温度補正回
路４と、中間電圧出力回路３の出力電圧を印加されると
共に温度補正回路４の出力電流に応じた電圧降下を生じ
させることによりインバータ１の入力に温度依存性の無
い電圧を供給するためのプルダウン回路５とを備えるこ
とを特徴とするものである。
ット回路にあっては、上記の課題を解決するために、図
１に示すように、電源電圧Ｖｄｄの立ち上がり時にイン
バータ１の入力電圧Ｖｉ１がスレショルド電圧Ｖｔｈ１
を越えることによりリセット信号Ｖｓを発生させるパワ
ーオンリセット回路において、電源電圧Ｖｄｄを分圧し
た中間電圧を出力する中間電圧出力回路３と、中間電圧
の温度特性を補償するための電流を出力する温度補正回
路４と、中間電圧出力回路３の出力電圧を印加されると
共に温度補正回路４の出力電流に応じた電圧降下を生じ
させることによりインバータ１の入力に温度依存性の無
い電圧を供給するためのプルダウン回路５とを備えるこ
とを特徴とするものである。
【００１０】
【作用】本発明によれば、パワーオン時のリセット信号
を発生させるためのインバータ１の入力に温度依存性の
無い電圧を供給することにより、リセット信号にも温度
依存性を無くすことができるものである。
を発生させるためのインバータ１の入力に温度依存性の
無い電圧を供給することにより、リセット信号にも温度
依存性を無くすことができるものである。
【００１１】
【実施例】図２は本発明の一実施例の回路図である。以
下、その回路構成について説明する。ＮＭＯＳトランジ
スタＭ３のゲートはドレインに接続されると共に、抵抗
Ｒ２を介して電源電圧Ｖｄｄのラインに接続されてい
る。ＮＭＯＳトランジスタＭ４のドレインとゲートは、
ＮＭＯＳトランジスタＭ３のソースに接続されており、
ＮＭＯＳトランジスタＭ４のソースはグランドラインに
接続されている。ＮＭＯＳトランジスタＭ５のゲート
は、ＮＭＯＳトランジスタＭ３のドレインに接続されて
おり、ソースは抵抗Ｒ３を介してグランドレベルと接続
されている。また、ドレインはＰＭＯＳトランジスタＭ
６のドレイン及びゲートに接続されている。ＰＭＯＳト
ランジスタＭ６とＰＭＯＳトランジスタＭ７はカレント
ミラー回路を構成しており、ＰＭＯＳトランジスタＭ６
のドレインとゲートはＰＭＯＳトランジスタＭ７のゲー
トに接続されている。ＰＭＯＳトランジスタＭ６，Ｍ７
のソースは電源電圧Ｖｄｄのラインに接続されている。
ＰＭＯＳトランジスタＭ７のドレインは抵抗Ｒ１を介し
てグランドレベルに接続されている。次に、ＮＭＯＳト
ランジスタＭ８のドレインとゲートは、抵抗Ｒ４を介し
て電源電圧Ｖｄｄのラインに接続されており、ソースは
ＮＭＯＳトランジスタＭ９のゲートとドレインに接続さ
れている。ＮＭＯＳトランジスタＭ９のソースは、抵抗
Ｒ５を介してグランドラインに接続されている。ＮＭＯ
ＳトランジスタＭ１０のソースは電源電圧Ｖｄｄのライ
ンに接続されており、ゲートはＮＭＯＳトランジスタＭ
８のドレインとゲートに接続されている。また、ドレイ
ンは抵抗Ｒ１を介してグランドレベルに接続されてい
る。ＰＭＯＳトランジスタＭ２のソースは電源電圧Ｖｄ
ｄのラインに接続されており、ドレインはＰＭＯＳトラ
ンジスタＭ１０のドレインに接続されており、ゲートは
インバータ１の出力とインバータ２の入力に接続されて
いる。インバータ２の出力からはリセット信号Ｖｓが得
られる。
下、その回路構成について説明する。ＮＭＯＳトランジ
スタＭ３のゲートはドレインに接続されると共に、抵抗
Ｒ２を介して電源電圧Ｖｄｄのラインに接続されてい
る。ＮＭＯＳトランジスタＭ４のドレインとゲートは、
ＮＭＯＳトランジスタＭ３のソースに接続されており、
ＮＭＯＳトランジスタＭ４のソースはグランドラインに
接続されている。ＮＭＯＳトランジスタＭ５のゲート
は、ＮＭＯＳトランジスタＭ３のドレインに接続されて
おり、ソースは抵抗Ｒ３を介してグランドレベルと接続
されている。また、ドレインはＰＭＯＳトランジスタＭ
６のドレイン及びゲートに接続されている。ＰＭＯＳト
ランジスタＭ６とＰＭＯＳトランジスタＭ７はカレント
ミラー回路を構成しており、ＰＭＯＳトランジスタＭ６
のドレインとゲートはＰＭＯＳトランジスタＭ７のゲー
トに接続されている。ＰＭＯＳトランジスタＭ６，Ｍ７
のソースは電源電圧Ｖｄｄのラインに接続されている。
ＰＭＯＳトランジスタＭ７のドレインは抵抗Ｒ１を介し
てグランドレベルに接続されている。次に、ＮＭＯＳト
ランジスタＭ８のドレインとゲートは、抵抗Ｒ４を介し
て電源電圧Ｖｄｄのラインに接続されており、ソースは
ＮＭＯＳトランジスタＭ９のゲートとドレインに接続さ
れている。ＮＭＯＳトランジスタＭ９のソースは、抵抗
Ｒ５を介してグランドラインに接続されている。ＮＭＯ
ＳトランジスタＭ１０のソースは電源電圧Ｖｄｄのライ
ンに接続されており、ゲートはＮＭＯＳトランジスタＭ
８のドレインとゲートに接続されている。また、ドレイ
ンは抵抗Ｒ１を介してグランドレベルに接続されてい
る。ＰＭＯＳトランジスタＭ２のソースは電源電圧Ｖｄ
ｄのラインに接続されており、ドレインはＰＭＯＳトラ
ンジスタＭ１０のドレインに接続されており、ゲートは
インバータ１の出力とインバータ２の入力に接続されて
いる。インバータ２の出力からはリセット信号Ｖｓが得
られる。
【００１２】以下、本実施例の動作について説明する。
今、ＰＭＯＳトランジスタＭ６，Ｍ７、ＮＭＯＳトラン
ジスタＭ３〜Ｍ５、Ｍ８，Ｍ９のチャネル長、チャネル
幅がそれぞれ等しく、抵抗Ｒ１、Ｒ３〜Ｒ５の抵抗値が
等しいものとする。また、抵抗Ｒ２の抵抗値は抵抗Ｒ１
の抵抗値の２倍に設定されているものとする。また、Ｎ
ＭＯＳトランジスタ、ＰＭＯＳトランジスタの入力イン
ピーダンスは大きく、入力電流は無視できるものとす
る。さらに、各ＰＭＯＳトランジスタと各ＮＭＯＳトラ
ンジスタのスレショルド電圧Ｖｔｈは等しいものとす
る。なお、以下の説明において、ＶｇｓｘはＮＭＯＳ、
ＰＭＯＳトランジスタＭｘのゲート・ソース間電圧、Ｉ
ｄｓｘはＮＭＯＳ、ＰＭＯＳトランジスタのドレイン電
流を意味するものとする。
今、ＰＭＯＳトランジスタＭ６，Ｍ７、ＮＭＯＳトラン
ジスタＭ３〜Ｍ５、Ｍ８，Ｍ９のチャネル長、チャネル
幅がそれぞれ等しく、抵抗Ｒ１、Ｒ３〜Ｒ５の抵抗値が
等しいものとする。また、抵抗Ｒ２の抵抗値は抵抗Ｒ１
の抵抗値の２倍に設定されているものとする。また、Ｎ
ＭＯＳトランジスタ、ＰＭＯＳトランジスタの入力イン
ピーダンスは大きく、入力電流は無視できるものとす
る。さらに、各ＰＭＯＳトランジスタと各ＮＭＯＳトラ
ンジスタのスレショルド電圧Ｖｔｈは等しいものとす
る。なお、以下の説明において、ＶｇｓｘはＮＭＯＳ、
ＰＭＯＳトランジスタＭｘのゲート・ソース間電圧、Ｉ
ｄｓｘはＮＭＯＳ、ＰＭＯＳトランジスタのドレイン電
流を意味するものとする。
【００１３】Ｖｄｄ＜Ｖｔｈの場合 まず、電源電圧Ｖｄｄが各ＭＯＳトランジスタのスレシ
ョルド電圧Ｖｔｈよりも低い場合には、ＰＭＯＳトラン
ジスタＭ６，Ｍ７、ＮＭＯＳトランジスタＭ３〜Ｍ５、
Ｍ８，Ｍ９はカットオフとなる。このとき、インバータ
１の入力電圧Ｖｉ１は抵抗Ｒ１を介してグランド電位に
なり、Ｖｉ１＝０となる。
ョルド電圧Ｖｔｈよりも低い場合には、ＰＭＯＳトラン
ジスタＭ６，Ｍ７、ＮＭＯＳトランジスタＭ３〜Ｍ５、
Ｍ８，Ｍ９はカットオフとなる。このとき、インバータ
１の入力電圧Ｖｉ１は抵抗Ｒ１を介してグランド電位に
なり、Ｖｉ１＝０となる。
【００１４】Ｖｔｈ≦Ｖｄｄ＜２×Ｖｔｈの場合 次に、電源電圧ＶｄｄがＶｔｈより大きく、２Ｖｔｈよ
り小さい場合には、ＮＭＯＳトランジスタＭ５，Ｍ１
０、ＰＭＯＳトランジスタＭ６，Ｍ１０が動作状態とな
る。ＰＭＯＳトランジスタＭ６，Ｍ７はカレントミラー
回路になっており、ＰＭＯＳトランジスタＭ６，Ｍ７の
チャネル長、チャネル幅が等しいので、各ＰＭＯＳトラ
ンジスタＭ５，Ｍ６，Ｍ７のドレイン電流は、Ｉｄｓ５
＝Ｉｄｓ６＝Ｉｄｓ７となり、インバータ１の入力電圧
はＶｉ１＝（Ｉｄｓ５＋Ｉｄｓ１０）×Ｒ１となり、Ｐ
ＭＯＳトランジスタＭ５，Ｍ１０のドレイン電流Ｉｄｓ
５，Ｉｄｓ１０と抵抗Ｒ１の温度係数によって決まる。
り小さい場合には、ＮＭＯＳトランジスタＭ５，Ｍ１
０、ＰＭＯＳトランジスタＭ６，Ｍ１０が動作状態とな
る。ＰＭＯＳトランジスタＭ６，Ｍ７はカレントミラー
回路になっており、ＰＭＯＳトランジスタＭ６，Ｍ７の
チャネル長、チャネル幅が等しいので、各ＰＭＯＳトラ
ンジスタＭ５，Ｍ６，Ｍ７のドレイン電流は、Ｉｄｓ５
＝Ｉｄｓ６＝Ｉｄｓ７となり、インバータ１の入力電圧
はＶｉ１＝（Ｉｄｓ５＋Ｉｄｓ１０）×Ｒ１となり、Ｐ
ＭＯＳトランジスタＭ５，Ｍ１０のドレイン電流Ｉｄｓ
５，Ｉｄｓ１０と抵抗Ｒ１の温度係数によって決まる。
【００１５】２×Ｖｔｈ≦Ｖｄｄ＜Ｖｔｈ１の場合 次に、電源電圧Ｖｄｄが２×Ｖｔｈより大きく、インバ
ータ１のスレショルド電圧Ｖｔｈ１より低い場合には、
ＮＭＯＳトランジスタＭ８，Ｍ９、抵抗Ｒ４，Ｒ５で温
度特性の無い基準電圧源を形成している。ＮＭＯＳトラ
ンジスタＭ１０の入力インピーダンスが大きいとする
と、入力電流はほぼ０となり、ＮＭＯＳトランジスタＭ
８，Ｍ９、抵抗Ｒ４，Ｒ５に流れる電流Ｉ２は等しくな
る。このとき、ＮＭＯＳトランジスタＭ８，Ｍ９のチャ
ネル長、チャネル幅が等しいので、そのゲート・ソース
間電圧Ｖｇｓ８，Ｖｇｓ９は等しい。また、抵抗Ｒ４，
Ｒ５の抵抗値が等しいので、次式が成り立つ。 Ｖｄｄ＝Ｉ２×Ｒ４＋Ｖｇｓ８＋Ｖｇｓ９＋Ｉ２×Ｒ５ ＝２×（Ｖｇｓ９＋Ｉ２×Ｒ５） ＝２×（Ｖｇｓ８＋Ｉ２×Ｒ４） ∴Ｖｄｄ／２＝Ｖｇｓ９＋Ｉ２×Ｒ５ ＝Ｖｇｓ８＋Ｉ２×Ｒ４
ータ１のスレショルド電圧Ｖｔｈ１より低い場合には、
ＮＭＯＳトランジスタＭ８，Ｍ９、抵抗Ｒ４，Ｒ５で温
度特性の無い基準電圧源を形成している。ＮＭＯＳトラ
ンジスタＭ１０の入力インピーダンスが大きいとする
と、入力電流はほぼ０となり、ＮＭＯＳトランジスタＭ
８，Ｍ９、抵抗Ｒ４，Ｒ５に流れる電流Ｉ２は等しくな
る。このとき、ＮＭＯＳトランジスタＭ８，Ｍ９のチャ
ネル長、チャネル幅が等しいので、そのゲート・ソース
間電圧Ｖｇｓ８，Ｖｇｓ９は等しい。また、抵抗Ｒ４，
Ｒ５の抵抗値が等しいので、次式が成り立つ。 Ｖｄｄ＝Ｉ２×Ｒ４＋Ｖｇｓ８＋Ｖｇｓ９＋Ｉ２×Ｒ５ ＝２×（Ｖｇｓ９＋Ｉ２×Ｒ５） ＝２×（Ｖｇｓ８＋Ｉ２×Ｒ４） ∴Ｖｄｄ／２＝Ｖｇｓ９＋Ｉ２×Ｒ５ ＝Ｖｇｓ８＋Ｉ２×Ｒ４
【００１６】ここで、ＮＭＯＳトランジスタＭ３，Ｍ４
のチャネル長、チャネル幅が、ＮＭＯＳトランジスタＭ
８，Ｍ９と等しくし、且つ、抵抗Ｒ２の抵抗値が抵抗Ｒ
４，Ｒ５の抵抗値の２倍であり、このとき、ＮＭＯＳト
ランジスタＭ５の入力インピーダンスが大きいとする
と、入力電流は０となり、ＮＭＯＳトランジスタＭ３，
Ｍ４、抵抗Ｒ２に流れる電流Ｉ３は等しくなり、Ｖｄｄ
＝Ｉ３×Ｒ２＋Ｖｇｓ３＋Ｖｇｓ４となる。故に、２×
Ｒ４×（Ｉ３−Ｉ２）＋２（Ｖｇｓ−Ｖｇｓ８）＝０と
なり、Ｉ３＝Ｉ２となる。抵抗Ｒ３に流れる電流をＩ５
とすると、Ｖｄｄ＝Ｉ５×Ｒ３＋Ｖｇｓ５＋Ｉ３×Ｒ２
＝Ｉ５×Ｒ３＋Ｖｇｓ５＋Ｉ２×２×Ｒ４となる。ここ
で、２×Ｉ２×Ｒ４＋２Ｖｇｓ８＝Ｉ５×Ｒ３＋Ｖｇｓ
５＋Ｉ２×２×Ｒ４であるから、Ｉ５＝（２×Ｖｇｓ８
−Ｖｇｓ５）／Ｒ３となる。ＮＭＯＳトランジスタＭ５
の入力インピーダンスが大きいので、ＰＭＯＳトランジ
スタＭ６、ＮＭＯＳトランジスタＭ５のドレイン電流、
抵抗Ｒ３に流れる電流はそれぞれＩ５となる。また、Ｐ
ＭＯＳトランジスタＭ６，Ｍ７はカレントミラー回路を
構成しており、ＰＭＯＳトランジスタＭ６，Ｍ７のドレ
イン電流は、ＰＭＯＳトランジスタＭ６，Ｍ７の入力イ
ンピーダンスが高ければＩ５となり、Ｉｄｓ７＝Ｉ５が
成立する。抵抗Ｒ１に流れる電流Ｉ４は、Ｉ４＝Ｉｄｓ
７＋Ｉｄｓ１０＝Ｉ５＋Ｉｄｓ１０となり、Ｖｄｄ＝Ｉ
２×Ｒ４＋Ｖｇｓ１０＋（Ｉ５＋Ｉｄｓ１０）×Ｒ１と
なる。ここで、ＮＭＯＳトランジスタＭ５，Ｍ１０のチ
ャネル長、チャネル幅はＮＭＯＳトランジスタＭ８，Ｍ
９と等しく、抵抗Ｒ１，Ｒ３の抵抗値は抵抗Ｒ４，Ｒ５
と等しいので、２×Ｖｇｓ８＋Ｉ２×Ｒ４＝Ｖｇｓ１０
＋（Ｉ５＋Ｉ２）×Ｒ１となる。ＮＭＯＳトランジスタ
Ｍ１０のゲート・ソース間電圧Ｖｇｓ１０とＮＭＯＳト
ランジスタＭ８のゲート・ソース間電圧Ｖｇｓ８が等し
いとすれば、Ｉ２＝Ｉｄｓ１０となり、Ｖｇｓ８＝Ｉ５
×Ｒ１、Ｉ５×Ｒ１＝Ｉ２×Ｒ３、Ｖｇｓ８＝Ｖｇｓ
５、Ｉ５＝Ｉ２となる。すなわち、ＮＭＯＳトランジス
タＭ８，Ｍ１０のゲート・ソース間電圧Ｖｇｓ８，Ｖｇ
ｓ１０が等しくなるところで安定する。したがって、イ
ンバータ１の入力電圧Ｖｉ１は、Ｖｉ１＝Ｖｄｄ／２と
なり、抵抗Ｒ１〜Ｒ５、ＮＭＯＳトランジスタＭ３〜Ｍ
５、Ｍ８〜Ｍ９の温度係数がそれぞれ等しければ、回路
上で相殺されるので、インバータ１の入力電圧Ｖｉ１に
は温度依存性が無く、常にＶｄｄ／２となる。
のチャネル長、チャネル幅が、ＮＭＯＳトランジスタＭ
８，Ｍ９と等しくし、且つ、抵抗Ｒ２の抵抗値が抵抗Ｒ
４，Ｒ５の抵抗値の２倍であり、このとき、ＮＭＯＳト
ランジスタＭ５の入力インピーダンスが大きいとする
と、入力電流は０となり、ＮＭＯＳトランジスタＭ３，
Ｍ４、抵抗Ｒ２に流れる電流Ｉ３は等しくなり、Ｖｄｄ
＝Ｉ３×Ｒ２＋Ｖｇｓ３＋Ｖｇｓ４となる。故に、２×
Ｒ４×（Ｉ３−Ｉ２）＋２（Ｖｇｓ−Ｖｇｓ８）＝０と
なり、Ｉ３＝Ｉ２となる。抵抗Ｒ３に流れる電流をＩ５
とすると、Ｖｄｄ＝Ｉ５×Ｒ３＋Ｖｇｓ５＋Ｉ３×Ｒ２
＝Ｉ５×Ｒ３＋Ｖｇｓ５＋Ｉ２×２×Ｒ４となる。ここ
で、２×Ｉ２×Ｒ４＋２Ｖｇｓ８＝Ｉ５×Ｒ３＋Ｖｇｓ
５＋Ｉ２×２×Ｒ４であるから、Ｉ５＝（２×Ｖｇｓ８
−Ｖｇｓ５）／Ｒ３となる。ＮＭＯＳトランジスタＭ５
の入力インピーダンスが大きいので、ＰＭＯＳトランジ
スタＭ６、ＮＭＯＳトランジスタＭ５のドレイン電流、
抵抗Ｒ３に流れる電流はそれぞれＩ５となる。また、Ｐ
ＭＯＳトランジスタＭ６，Ｍ７はカレントミラー回路を
構成しており、ＰＭＯＳトランジスタＭ６，Ｍ７のドレ
イン電流は、ＰＭＯＳトランジスタＭ６，Ｍ７の入力イ
ンピーダンスが高ければＩ５となり、Ｉｄｓ７＝Ｉ５が
成立する。抵抗Ｒ１に流れる電流Ｉ４は、Ｉ４＝Ｉｄｓ
７＋Ｉｄｓ１０＝Ｉ５＋Ｉｄｓ１０となり、Ｖｄｄ＝Ｉ
２×Ｒ４＋Ｖｇｓ１０＋（Ｉ５＋Ｉｄｓ１０）×Ｒ１と
なる。ここで、ＮＭＯＳトランジスタＭ５，Ｍ１０のチ
ャネル長、チャネル幅はＮＭＯＳトランジスタＭ８，Ｍ
９と等しく、抵抗Ｒ１，Ｒ３の抵抗値は抵抗Ｒ４，Ｒ５
と等しいので、２×Ｖｇｓ８＋Ｉ２×Ｒ４＝Ｖｇｓ１０
＋（Ｉ５＋Ｉ２）×Ｒ１となる。ＮＭＯＳトランジスタ
Ｍ１０のゲート・ソース間電圧Ｖｇｓ１０とＮＭＯＳト
ランジスタＭ８のゲート・ソース間電圧Ｖｇｓ８が等し
いとすれば、Ｉ２＝Ｉｄｓ１０となり、Ｖｇｓ８＝Ｉ５
×Ｒ１、Ｉ５×Ｒ１＝Ｉ２×Ｒ３、Ｖｇｓ８＝Ｖｇｓ
５、Ｉ５＝Ｉ２となる。すなわち、ＮＭＯＳトランジス
タＭ８，Ｍ１０のゲート・ソース間電圧Ｖｇｓ８，Ｖｇ
ｓ１０が等しくなるところで安定する。したがって、イ
ンバータ１の入力電圧Ｖｉ１は、Ｖｉ１＝Ｖｄｄ／２と
なり、抵抗Ｒ１〜Ｒ５、ＮＭＯＳトランジスタＭ３〜Ｍ
５、Ｍ８〜Ｍ９の温度係数がそれぞれ等しければ、回路
上で相殺されるので、インバータ１の入力電圧Ｖｉ１に
は温度依存性が無く、常にＶｄｄ／２となる。
【００１７】Ｖｄｄ≧Ｖｔｈ１の場合 さらに、電源電圧Ｖｄｄがインバータ１のスレショルド
電圧Ｖｔｈ１より大きい場合には、インバータ１が反転
するため、インバータ１の内部のＰＭＯＳトランジスタ
Ｍ１１がオンからオフへ、ＮＭＯＳトランジスタＭ１２
がオフからオンへ切り替わり、インバータ１の出力は、
Ｖｉ１≒ＶｄｄからＶｉ１＝０に切り替わる。同様にイ
ンバータ２の出力も反転するため、ＰＭＯＳトランジス
タＭ２１がオフからオン、ＮＭＯＳトランジスタＭ２２
がオンからオフになるため、インバータ２の出力である
リセット信号は、Ｌｏｗレベル（≒グランドレベル）か
らＨｉｇｈレベル（≒Ｖｄｄ）に変化する電圧となる。
このとき、ＰＭＯＳトランジスタＭ２のゲート電圧はＶ
ｇ２≒０となり、ＰＭＯＳトランジスタＭ２は飽和領域
で動作する。したがって、ＰＭＯＳトランジスタＭ７、
及びＮＭＯＳトランジスタＭ１０がオフとなり、インバ
ータ１の入力電圧はＶｉ１＝Ｖｄｄ−Ｖｄｓ２＝Ｉｄｓ
２×Ｒ１で表される。
電圧Ｖｔｈ１より大きい場合には、インバータ１が反転
するため、インバータ１の内部のＰＭＯＳトランジスタ
Ｍ１１がオンからオフへ、ＮＭＯＳトランジスタＭ１２
がオフからオンへ切り替わり、インバータ１の出力は、
Ｖｉ１≒ＶｄｄからＶｉ１＝０に切り替わる。同様にイ
ンバータ２の出力も反転するため、ＰＭＯＳトランジス
タＭ２１がオフからオン、ＮＭＯＳトランジスタＭ２２
がオンからオフになるため、インバータ２の出力である
リセット信号は、Ｌｏｗレベル（≒グランドレベル）か
らＨｉｇｈレベル（≒Ｖｄｄ）に変化する電圧となる。
このとき、ＰＭＯＳトランジスタＭ２のゲート電圧はＶ
ｇ２≒０となり、ＰＭＯＳトランジスタＭ２は飽和領域
で動作する。したがって、ＰＭＯＳトランジスタＭ７、
及びＮＭＯＳトランジスタＭ１０がオフとなり、インバ
ータ１の入力電圧はＶｉ１＝Ｖｄｄ−Ｖｄｓ２＝Ｉｄｓ
２×Ｒ１で表される。
【００１８】図３はインバータ１の入力電圧Ｖｉ１と電
源電圧Ｖｄｄの関係を示している。図中、Ｔａは２７℃
のときの特性を示しており、Ｔｂは（２７＋α）℃のと
きの特性、Ｔｃは（２７−α）℃のときの特性を示して
いる。図４は上記〜の動作を表したものであり、イ
ンバータ１のスレショルド電圧Ｖｔｈ１を温度特性を含
めたＭＯＳトランジスタのスレショルド電圧Ｖｔｈの２
倍よりも大きくとれば、インバータ１の入力電圧Ｖｉ１
の温度依存性が無くなり、インバータ２の出力信号であ
るリセット信号Ｖｓにも温度特性を無くすことができ
る。
源電圧Ｖｄｄの関係を示している。図中、Ｔａは２７℃
のときの特性を示しており、Ｔｂは（２７＋α）℃のと
きの特性、Ｔｃは（２７−α）℃のときの特性を示して
いる。図４は上記〜の動作を表したものであり、イ
ンバータ１のスレショルド電圧Ｖｔｈ１を温度特性を含
めたＭＯＳトランジスタのスレショルド電圧Ｖｔｈの２
倍よりも大きくとれば、インバータ１の入力電圧Ｖｉ１
の温度依存性が無くなり、インバータ２の出力信号であ
るリセット信号Ｖｓにも温度特性を無くすことができ
る。
【００１９】
【発明の効果】本発明によれば、パワーオン時のリセッ
ト信号を発生させるためのインバータの入力電圧に温度
依存性を無くすことにより、リセット信号にも温度依存
性を無くすことができるという効果がある。
ト信号を発生させるためのインバータの入力電圧に温度
依存性を無くすことにより、リセット信号にも温度依存
性を無くすことができるという効果がある。
【図１】本発明の基本構成を示す回路図である。
【図２】本発明の一実施例の回路図である。
【図３】本発明の一実施例の第１の動作説明図である。
【図４】本発明の一実施例の第２の動作説明図である。
【図５】従来例の構成を示す回路図である。
【図６】従来のインバータの内部構成を示す回路図であ
る。
る。
【図７】従来例の第１の動作説明図である。
【図８】従来例の第２の動作説明図である。
【図９】従来例の第３の動作説明図である。
【図１０】従来例の第４の動作説明図である。
１ 中間電圧出力回路 ２ 温度補正回路 ３ プルダウン回路
Claims (1)
- 【請求項１】 電源電圧の立ち上がり時にインバータ
の入力電圧がスレショルド電圧を越えることによりリセ
ット信号を発生させるパワーオンリセット回路におい
て、電源電圧を分圧した中間電圧を出力する中間電圧出
力回路と、中間電圧の温度特性を補償するための電流を
出力する温度補正回路と、中間電圧出力回路の出力電圧
を印加されると共に温度補正回路の出力電流に応じた電
圧降下を生じさせることによりインバータの入力に温度
依存性の無い電圧を供給するためのプルダウン回路とを
備えることを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2580693A JPH06244696A (ja) | 1993-02-15 | 1993-02-15 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2580693A JPH06244696A (ja) | 1993-02-15 | 1993-02-15 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244696A true JPH06244696A (ja) | 1994-09-02 |
Family
ID=12176116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2580693A Pending JPH06244696A (ja) | 1993-02-15 | 1993-02-15 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244696A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557539B1 (ko) * | 2003-05-30 | 2006-03-03 | 주식회사 하이닉스반도체 | 리셋신호 발생회로 |
| KR100557953B1 (ko) * | 2003-12-15 | 2006-03-10 | 주식회사 하이닉스반도체 | 파워 업 신호 발생기 |
| KR100862351B1 (ko) * | 2006-12-28 | 2008-10-13 | 전자부품연구원 | 파워-온-리셋 회로 |
| JP2010098414A (ja) * | 2008-10-15 | 2010-04-30 | Toshiba Corp | 電位検知回路及びｂｇｒ電位検知回路 |
-
1993
- 1993-02-15 JP JP2580693A patent/JPH06244696A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557539B1 (ko) * | 2003-05-30 | 2006-03-03 | 주식회사 하이닉스반도체 | 리셋신호 발생회로 |
| KR100557953B1 (ko) * | 2003-12-15 | 2006-03-10 | 주식회사 하이닉스반도체 | 파워 업 신호 발생기 |
| KR100862351B1 (ko) * | 2006-12-28 | 2008-10-13 | 전자부품연구원 | 파워-온-리셋 회로 |
| JP2010098414A (ja) * | 2008-10-15 | 2010-04-30 | Toshiba Corp | 電位検知回路及びｂｇｒ電位検知回路 |
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