JP2010098414A - 電位検知回路及びbgr電位検知回路 - Google Patents
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Abstract
【解決手段】電位検知回路は、NMOS(PMOS)トランジスタをダイオード接続し、ゲートとドレイン(ソース)に電源電圧を供給し、ソース(ドレイン)と接地電位間に抵抗を挿入し、前記ソース(ドレイン)の電位をソース(ドレイン)電位検知回路で受けるように構成され、前記NMOS(PMOS)トランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されており、BGR電位検知回路は、ダイオード接続したNMOSトランジスタと同様の温度依存性を持つ電位V+を定数倍して、NMOSトランジスタの電源電圧とする事を特徴とする。
【選択図】図3
Description
BANBA et al. "A CMOS Bandgap Reference Circuit with Sub-1-V Operation" IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL. 34, No. 5, pp. 670-674, MAY 1999.
図1は第1の比較例の電位検知回路である。この回路は、NMOSトランジスタ10のドレインとゲートをダイオード接続し、ドレイン側に電源電圧VDDを接続し、ソース側に電流を絞るための抵抗Rを介して接地し、ソースの電位を受けるインバーター回路11,12(ソース電位検知回路)を備える。NMOSトランジスタ10は、この比較例では、チャネル幅Wを10μmとし、チャネル長Lを2μmとしている。
次に、図3及び図4を用いて本発明の第1の実施形態を説明する。この第1の実施形態は、温度に関わらず一定の電源電位を検知するようにした回路である。図3は図1の比較例に対して、ダイオード接続したNMOSトランジスタ30のチャネル幅Wとチャネル長Lの比に関し、W/Lを小さくした回路構成を示す。NMOSトランジスタ30は、この実施形態では、チャネル幅Wを2μmとし、チャネル長Lを20μmとしている。その他の回路構成は、図1の比較例と同一であるため、同一の要素に同一の符号を付して説明を省略する。
同図から、IDが小さいところでは、温度が高くなるとしきい値が減少する効果が大きく、IDが増加するのに対し、IDが大きいところでは、温度が高くなると、移動度が減少する効果が大きく、IDが減少する事がわかる。
上述した様に、本実施形態によれば、温度に関わらず一定の電源電位を検知する事が出来る。
次に、図5及び図6を用いて本発明の第2の実施形態を説明する。この第2の実施形態は、特に図5から分かるように、図3の第1の実施形態において、ダイオード接続したNMOSトランジスタ30のドレイン側にDタイプ-NMOSトランジスタ(ディプリーションタイプのNMOSトランジスタ)50を介して電源電圧VDDに接続した回路構成として示される。Dタイプ-NMOSトランジスタ50のゲート電圧は電源電圧VDDが入力される。その他の回路構成は、図3の第1の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
第1の実施形態、及び本実施形態では、ソース=ドレイン間電界が大きくなり、移動度のドレイン=ソース間電位差依存性が効いてくる。よって前記依存性にばらつきがあれば、図6に示す様に動作点が変動し、温度の増加に対してしきい値の減少による効果と、移動度の減少による効果がキャンセルする点が移動してしまう。
上述した様に、本実施形態によれば、移動度のソース=ドレイン間電界依存性のばらつきに関わらず、一定の電源電圧を検知できる。
図7は、第2の比較例のBGR電位検知回路である。又、図8は、図7において用いられるオペアンプの具体的な回路構成の一例を示す図である。
第2の比較例のBGR電位検知回路は、BGR回路100の出力であるBGR電位(VBGR)をバッファ回路101のオペアンプ109で受け、前記BGR電位をある定数倍して出力し、電位検知回路102のダイオード接続したNMOSトランジスタ10の電源電圧とする事で、前記BGR回路100が所望の十分な電圧を出力しているかを検知しようとするものである。
次に、図9を用いて本発明の第3の実施形態としてのBGR電位検知回路を説明する。この第3の実施形態は、温度の低いしきい値の高い時でも検知出来るようにするためにも、前記定数を大きくする必要のない回路である。図9のBGR電位検知回路は、第2の比較例に対して、ダイオード104と抵抗R3を直列接続したノードの電位を、ある定数倍して、前述したダイオード接続したNMOSトランジスタ10の電源電圧とする事で、BGR回路100が所望の十分な電圧を出力しているかを検知可能としたものである。
上述した様に、本実施形態によれば、低電圧動作に有利なBGR電位検知回路を得る事が出来る。
BGR回路100は、オペアンプ105を備える。オペアンプ105の出力端子は、それぞれ一端に電源電圧VCCが加えられるPMOSトランジスタ106,107及び108のゲートにそれぞれ接続されている。PMOSトランジスタ106の他端は、互いに並列に接続されたダイオード103と抵抗R1を介して接地電位に接続されている。PMOSトランジスタ107の他端は、抵抗R3及び並列接続されたN個のダイオード104を介して、接地電位に接続されている。さらに、PMOSトランジスタ107の他端は抵抗R2を介して接地電位に接続されている。PMOSトランジスタ108の他端は抵抗R4を介して接地電位に接続されている。PMOSトランジスタ108と抵抗R4の中間のノードはBGR電位を出力する出力端である。前記オペアンプ105の反転入力端子にはPMOSトランジスタ106の他端(V−)が接続され、非反転入力端子にはPMOSトランジスタ107の他端(V+)が接続されている。
なお、オペアンプ109の反転入力端子には前記PMOSトランジスタ106の他端(V−)が接続されても良い。
例えば、NMOSトランジスタ30は、ダイオード接続したPMOSトランジスタでも良い。
Claims (5)
- NMOSトランジスタをダイオード接続し、ゲートとドレインに電源電圧を供給し、ソースと接地電位間に抵抗を挿入し、前記ソースの電位をソース電位検知回路で受けるように構成され、前記NMOSトランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されている事を特徴とする電位検知回路。
- PMOSトランジスタをダイオード接続し、ソースに電源電圧を供給し、ドレインと接地電位間に抵抗を挿入し、前記ドレインの電位をドレイン電位検知で受けるように構成され、前記PMOSトランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されている事を特徴とする電位検知回路。
- 前記NMOSトランジスタの前記ドレインと前記電源電圧間にDタイプ-NMOSトランジスタが挿入されてなる事を特徴とする請求項1に記載の電位検知回路。
- 前記PMOSトランジスタの前記ソースと前記電源電圧間にDタイプ-NMOSトランジスタが挿入されてなる事を特徴とする請求項2に記載の電位検知回路。
- 第1のノードと接地電位間に挿入されたダイオードと、
前記第1のノードと前記接地電位間に挿入された第1の抵抗と、
第2のノードと前記接地電位間に直列接続されて挿入された第2の抵抗と複数個のダイオードと、
前記第2のノードと前記接地電位間に挿入された第3の抵抗と、
前記第1のノードと電源電圧間に挿入された第1のPMOSトランジスタと、
前記第2のノードと前記電源電圧間に挿入された第2のPMOSトランジスタと、
第3のノードと前記電源電圧間に挿入された第3のPMOSトランジスタと、
前記第3のノードと前記接地電位間に挿入された第4の抵抗と、
前記第1のノードの電位を反転入力端子に入力し、前記第2のノードの電位を非反転入力端子に入力し、出力電位を前記第1、第2、及び第3のPMOSトランジスタの各々のゲートに入力した第1の増幅器と、
を備え、前記第3のノードの電位をBGR電位として取り出す基準電位発生回路と、
前記第1又は第2のノードの電位を定数倍してパワーオン出力電圧を出力する第2の増幅器と、
NMOSトランジスタをダイオード接続し、ゲートとドレインに前記パワーオン出力電圧を供給し、ソースと前記接地電位間に抵抗を挿入し、前記ソースの電位を受けるソース電位検知回路と、を備える事を特徴とするBGR電位検知回路。
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