JPH09205153A - 基板電位検出回路 - Google Patents

基板電位検出回路

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JPH09205153A
JPH09205153A JP8011529A JP1152996A JPH09205153A JP H09205153 A JPH09205153 A JP H09205153A JP 8011529 A JP8011529 A JP 8011529A JP 1152996 A JP1152996 A JP 1152996A JP H09205153 A JPH09205153 A JP H09205153A
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circuit
terminal
substrate potential
series
flip
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JP8011529A
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Tadahiro Kuroda
田 忠 広 黒
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Toshiba Corp
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • G—PHYSICS
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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Abstract

(57)【要約】 【課題】 電力消費が少なく、小さいパターン面積でレ
イアウトを可能にする。 【解決手段】 各々基板端子がソース端子に接続されか
つゲート端子がドレイン端子に接続された同一導電型の
複数のＭＯＳトランジスタが直列に接続された直列回路
を有し、前記複数のＭＯＳトランジスタの全てのチャネ
ル幅は同一であって前記複数のＭＯＳトランジスタがサ
ブスレッショルド領域で動作するように選択されている
ことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は基板電位検出回路に
関する。
【０００２】
【従来の技術】一般に基板電位検出回路は、基板電位に
応じて基板電位発生回路をオン・オフ制御するときなど
に使われる。従来の基板電位検出回路は図９に示すよう
にｎ個の抵抗Ｒ1 ，Ｒ2 ，…Ｒn を直列に接続した直列
回路からなっており、この直列回路の一端Ｖ１を駆動電
源に他端Ｖ２を基板に接続し、上記直列回路の中間の接
続ノードから出力Ｖout を取りだすものである。
【０００３】
【発明が解決しようとする課題】このような従来の基板
電位検出回路においては、電力消費を小さくするために
は高い抵抗値を使用するのが望ましい。例えば、基板電
位検出回路を５Ｖ電源電位と０Ｖのｐ型基板電位の間で
接続し、抵抗での消費電流を０．０１μＡにするために
は、抵抗値は５００ＭΩ必要である。このため一般にシ
ート抵抗の高いウェルが抵抗として使われるが、それで
も大きなパターン面積を必要とするのが問題であった。
例えばウェルのシート抵抗が１ｋΩとすると、幅１μ
ｍ、長さ５００ｍｍのレイアウトパターンが必要にな
り、およそ１ｍｍ角のパターン面積が必要である。デバ
イスを微細化するほどウェルのシート抵抗値は低くなる
傾向があり、この問題はますます深刻になっている。
【０００４】また、基板電位のような非常にゆっくりと
変化する信号を入力すると、ノイズによるわずかな電位
の変動にも出力が応答してしまうので、ノイズに対する
耐性をつける必要がある。
【０００５】本発明は、上記事情を考慮してなされたも
のであって、電力消費が小さく、小さいパターン面積で
レイアウトすることのできる基板電位検出回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明による基板電位検
出回路の第１の態様は、各々基板端子がソース端子に接
続されかつゲート端子がドレイン端子に接続された同一
導電型の複数のＭＯＳトランジスタが直列に接続された
直列回路を有し、前記複数のＭＯＳトランジスタの全て
のチャネル幅は同一であって前記複数のＭＯＳトランジ
スタがサブスレッショルド領域で動作するように選択さ
れていることを特徴とする。
【０００７】また本発明による基板電位検出回路の第２
の態様は、各々が、複数の同一導電型のＭＯＳトランジ
スタが直列に接続された第１乃至第ｎ（≧２）の直列回
路を有し、前記第ｉ（ｉ＝１，…ｎ）の直列回路を構成
する各ＭＯＳトランジスタは基板端子がソース端子に接
続されかつゲート端子がドレイン端子に接続され、前記
第ｉ（ｉ＝２，…ｎ）の直列回路は前記第ｉ−１の直列
回路を構成するトランジスタ列の異なる２つの接続ノー
ド間に接続され、前記第ｉ（ｉ＝１，…ｎ）の直列回路
を構成する各トランジスタのチャネル幅は同一であって
前記第ｉの直列回路を構成する全てのトランジスタがサ
ブスレッショルド領域で動作するように選択されている
ことを特徴とする。
【０００８】また本発明による基板電位検出回路の第３
の態様は、第１の態様の基板電位検出回路において、Ｒ
Ｓフリップフロップ回路と、反転ゲートとを更に有し、
前記ＲＳフリップフロップ回路のセット入力端子は前記
直列回路を構成するトランジスタ列の異なる２つの接続
ノードのうちの一方の接続ノードに接続され、前記ＲＳ
フリップフロップ回路のリセット入力端子は前記反転ゲ
ートを介して前記２つの接続ノードのうちの他方の接続
ノードに接続されていることを特徴とする。
【０００９】また本発明による基板電位検出回路の第４
の態様は、第２の態様の基板電位検出回路において、Ｒ
Ｓフリップフロップ回路と、反転ゲートとを更に有し、
前記ＲＳフリップフロップ回路のセット入力端子は前記
第ｎの直列回路を構成するトランジスタ列の異なる２つ
の接続ノードのうちの一方の接続ノードに接続され、前
記ＲＳフリップフロップ回路のリセット入力端子は前記
反転ゲートを介して前記接続ノードのうちの他方の接続
ノードに接続されていることを特徴とする。
【００１０】
【発明の実施の形態】本発明による基板電位検出回路の
第１の実施の形態の構成を図１に示す。この実施の形態
の基板電位検出回路は、各々基板端子がソース端子に接
続され、ゲート端子がドレイン端子に接続された複数個
のｐ型ＭＯＳトランジスタ２1 ，…２n を直列に接続し
た直列回路を有している。即ちトランジスタ２i （ｉ＝
１，…ｎ−１）のドレイン端子はトランジスタ２i+1 の
ソース端子に接続されている。そしてトランジスタ２1
のソース端子には電位Ｖx が印加されかつトランジスタ
２n のドレイン端子には電位ＶY （＜Ｖx ）が印加さ
れ、上記直列回路のある接続ノードから出力信号Ｖout
が取り出される。なお、電位Ｖx ，ＶY の一方は駆動電
源の電位であり、他方は検出すべき基板の電位である。
【００１１】また、全てのトランジスタ２1 ，…２n は
等しいチャネル幅であるが、全てのトランジスタがサブ
スレッショルド領域で動作するようにチャネル幅を選ぶ
必要がある。
【００１２】次に、上記直列回路を構成する全てのトラ
ンジスタ２1 ，…２n がサブスレッショルド領域で動作
するようにチャネル幅が選ばれた場合の動作を説明す
る。
【００１３】サブスレッショルド領域におけるＭＯＳト
ランジスタのドレイン電流ＩDSは次の式（１）で表わさ
れる。
【００１４】
【数１】 ここでＷ及びＶGSは上記ＭＯＳトランジスタのチャネル
幅及びゲート・ソース間電圧であり、ＶTCはチャネル幅
ＷO のトランジスタに、ある一定のドレイン電流が流れ
始めたときのゲート・ソース間電圧である。またＳはＳ
ファクタと呼ばれ、次の式（２）で表される。
【００１５】
【数２】 ここでｋはボルツマン定数、Ｔは絶対温度、ｑは電子の
電荷量、Ｃoxはゲート酸化膜の容量、ＣDPはゲート下の
空乏層の容量である。
【００１６】基板端子とソース端子を接続し、ゲート端
子とドレイン端子を接続したＭＯＳトランジスタ２
i （ｉ＝１，…ｎ）を隣合うＭＯＳトランジスタのドレ
イン端子とソース端子を接続しながらｎ段直列接続する
と、各トランジスタを流れる電流は等しいので全てのト
ランジスタのチャネル幅が等しいとき、
【００１７】
【数３】 となる。ここでＶi 及びＶi+1 （ｉ＝１，…ｎ）は直列
に接続されたＭＯＳトランジスタ２i のソース電位及び
ドレイン電位である。
【００１８】したがって式（３）より Ｖ1 −Ｖ2 ＝Ｖ2 −Ｖ3 ＝…＝Ｖn −Ｖn+1 （４） となり、トランジスタ列からなる直列回路の両端にかか
る電圧｜Ｖ1 −Ｖn+1 ｜＝｜Ｖx −ＶY ｜をｎ分割した
電位が各中間接続点に発生する。即ち、トランジスタ列
からなる直列回路の両端にかかる電圧｜Ｖx −ＶY ｜を
トランジスタ列を構成するトランジスタの個数ｎで割っ
た値は上記トランジスタ２i のしきい値電圧に比べて等
しいかあるいは小さくなる。
【００１９】したがって、上述のように構成されたトラ
ンジスタの直列接続を使えば、消費電流の小さい基板電
位検出回路を小さいパターン面積でレイアウトすること
ができる。
【００２０】次に本発明による基板電位検出回路の第２
の実施の形態の構成を図２に示す。この実施の形態の基
板電位検出回路は、図１に示す第１の実施の形態の基板
電位検出回路において、ｐ型ＭＯＳトランジスタ２i を
ｎ型ＭＯＳトランジスタ４iに置換えたものである。各
トランジスタ４i （ｉ＝１，…ｎ）は基板端子がソース
端子に接続され、ゲート端子がドレイン端子に接続され
ている。そしてトランジスタ４1 ，…４n は直列に接続
され、トランジスタ４1 のドレインには電位Ｖx が印加
され、トランジスタ４n のソースには電位ＶY （＜
Ｖx ）が印加され、上記直列に接続されたトランジスタ
のある接続ノードから出力信号Ｖout が取り出される。
【００２１】なお，トランジスタ４1 ，…４n のチャネ
ル幅は全て等しく、全てのトランジスタ４1 ，…４n が
サブスレッショルド領域で動作するように選ばれてい
る。
【００２２】この第２の実施の形態の基板電位検出回路
も第１の実施の形態の基板電位検出回路と同様の効果を
奏することは云うまでもない。
【００２３】次に本発明による基板電位検出回路の第３
の実施の形態を図３を参照して説明する。図３（ａ）に
第３の実施の形態の基板電位検出回路の構成を示し、図
３（ｂ）にその動作の説明図を示す。この実施の形態の
基板電位検出回路は、図１に示す第１の実施の形態の基
板電位検出回路において、反転ゲート５と、２入力ＮＡ
ＮＤゲート６1 ，６2 を交差接続したＲＳフリップフロ
ップ回路６とを新たに設けたものである。
【００２４】ＲＳフリップフロップ回路６のセット端子
Ｓは、直列接続したｎ個のｐ型ＭＯＳトランジスタ
２1 ，…２n からなる直列回路の異なる２つの接続ノー
ドＡ，Ｂのうちの電位の高い方の接続ノードＡに接続さ
れ、リセット端子Ｒは反転ゲート５を介して電位の低い
方の接続ノードＢに接続される。
【００２５】そしてこの実施の形態の基板電位検出回路
の出力信号はＲＳフリップフロップ回路６のＱ出力端子
から取り出される。なお、第１の実施の形態の場合と同
様に全てのトランジスタ２1 ，…２n は等しいチャネル
幅であり、このチャネル幅は全てのトランジスタ２1 ，
…２n がサブスレッショルド領域で動作するように選ば
れている。したがって上記トランジスタ列からなる直列
回路の両端の端子にかかる電圧を直列回路を構成するト
ランジスタの個数ｎで割った値は上記トランジスタの２
i （ｉ＝１，…ｎ）のしきい値電圧に比べて等しいか、
あるいは小さくなる。
【００２６】次に上記実施の形態の動作を説明する。な
お上記直列回路を構成するトランジスタ２1 のソースに
ＶDD電源（駆動電源）が接続された場合にはトランジス
タ２n のドレインはｐ型基板に接続され、このｐ型基板
の電位が入力信号となる。このとき、入力信号がＨであ
るとはｐ型基板の電位が所定値（＜０）よりも大きいこ
とを意味し、入力信号がＬであるとはｐ型基板の電位が
上記所定値よりも小さいことを意味する。また、上記直
列回路を構成するトランジスタ２n のドレインに接地電
源が接続された場合にはトランジスタ２1 のソースはｎ
型基板に接続され、このｎ型基板の電位が入力信号とな
る。このとき入力信号がＨであるとはｎ型基板の電位が
所定値（＞ＶDD）よりも大きいことを意味し、入力信号
がＬであるとはｎ型基板の電位が上記所定値よりも小さ
いことを意味する。
【００２７】入力信号がＨのとき、ＲＳフリップフロッ
プ回路６のセット入力ＳはＨでリセット入力ＲはＬにな
るので、ＲＳフリップフロップ回路６の出力はＨになる
（図３（ｂ）参照）。入力信号がＨからＬに変化するに
従い、まず接続ノードＢのレベルがＨからＬに変化し、
ＲＳフリップフロップ回路６のリセット入力ＲがＨにな
るので、ＲＳフリップフロップ回路６の２つの入力は共
にＨとなり、ＲＳフリップフロップ回路の出力はＨのま
ま変化しない（図３（ｂ）参照）。さらに入力信号が下
がって接続点ノードＡのレベルもＨからＬに変化する
と、ＲＳフリップフロップ回路６のセット入力ＳはＬで
リセット入力ＲはＨになるので、出力はＬになる（図３
（ｂ）参照）。
【００２８】逆に、入力信号がＨに変化するに従い、ま
ず接続ノードＡのレベルがＬからＨに変化し、フリップ
フロップ回路６のセット入力ＳがＨになるので、ＲＳフ
リップフロップ回路６の２つの入力は共にＨとなり、出
力はＬのまま変化しない。さらに入力信号が上がって接
続ノードＢのレベルもＬからＨに変化すると、ＲＳフリ
ップフロップ回路６のセット入力ＳはＨでリセット入力
ＲはＬになるので、出力はＨになる。
【００２９】したがって、本実施の形態の基板電位検出
回路においては、信号入力がＬになったのを検出するの
は接続ノードＡの電位になり、信号入力がＨになったの
を検出するのは接続ノードＢの電位になる。このため本
実施の形態の基板電位検出回路は、二つの接続ノードの
間の電位差に相当するヒステリシス幅を持ったシュミッ
トゲートの特性を有し、ノイズの影響を受けにくいもの
となる。
【００３０】次に本発明による基板電位検出回路の第３
の実施の形態の構成を図４（ａ）に示し、その動作説明
図を図４（ｂ）に示す。この実施の形態の基板電位検出
回路は、図３に示す第３の実施の形態の基板電位検出回
路において、ｐ型ＭＯＳトランジスタ２i （ｉ＝１，…
ｎ）をｎ型ＭＯＳトランジスタ４i に置換えたものであ
る。各トランジスタ４i （ｉ＝１，…ｎ）は基板端子が
ソース端子に接続され、ゲート端子がドレイン端子に接
続されている。
【００３１】この第４の実施の形態の基板電位検出回路
の動作は図３に示す第３の実施の形態の基板電位検出回
路と同様であり、また同様の効果を奏することは云うま
でもない。
【００３２】次に本発明による基板電位検出回路の第５
の実施の形態の構成を図５（ａ）に示し、その動作説明
図を図５（ｂ）に示す。この実施の形態の基板電位検出
回路は、図３に示す第３の実施の形態の基板電位検出回
路において、反転ゲート５と、２入力ＮＡＮＤゲート６
1 ，６2 を交差接続したＲＳフリップフロップ回路６と
の代わりに反転ゲート７と、２入力ＮＯＲゲート８1 ，
８2 を交差接続したＲＳフリップフロップ回路８とを設
けものである。このＲＳフリップフロップ回路８のセッ
ト端子Ｓは、直列接続したｎ個のｐ型ＭＯＳトランジス
タ２1 ，…２nからなる直列回路の異なる２つの接続ノ
ードのうちの電位低い方の接続ノードＢに接続され、リ
セット端子Ｒは反転ゲート８を介して電位の高い方の接
続ノードＡに接続される。
【００３３】この実施の形態の基板電位検出回路におい
ては、トランジスタ２1 のソースが電源に接続されてか
つトランジスタ２n のドレインに入力信号が加えられる
か、またはトランジスタ２1 のソースに入力信号が加え
られてかつトランジスタ２nのドレインは電源に接続さ
れる。そして出力信号はＲＳフリップフロップ回路８の
Ｑ出力端子から取り出される。
【００３４】この実施の形態の基板電位検出回路の動作
は図３に示す第３の実施の形態の基板電位検出回路と同
様であり（図５（ｂ）参照）、同様の効果を奏すること
は云うまでもない。
【００３５】次に本発明による基板電位検出回路の第６
の実施の形態の構成を図６（ａ）に示し、その動作説明
図を図６（ｂ）に示す。この実施の形態の基本電位検出
回路は図５に示す第５の実施の形態の基板電位検出回路
において、ｐ型ＭＯＳトランジスタ２i （ｉ＝１，…
ｎ）をｎ型ＭＯＳトランジスタ４i に置換えたものであ
る。各トランジスタ４i （ｉ＝１，…ｎ）は基板端子が
ソース端子に接続され、ゲート端子がドレイン端子に接
続されている。
【００３６】この第６の実施の形態の基板電位検出回路
の動作は図５に示す第５の実施の形態の基板電位検出回
路と同様であり（図６（ｂ）参照）、また同様の効果を
奏することは云うまでもない。
【００３７】次に本発明による基板電位検出回路の第７
の実施の形態の構成を図７に示す。この実施の形態の基
板電位検出回路は直列接続されたｎ（≧２）個のｐ型Ｍ
ＯＳトランジスタ２1 ，…２n からなる第１の直列回路
（第１のＭＯＳトランジスタ列ともいう）と、直列接続
されたｍ（≧２）個のｐ型ＭＯＳトランジスタ１２1，
…１２m からなる第２の直列回路（第２のＭＯＳトラン
ジスタ列ともいう）と、反転ゲート１５と、交差接続さ
れた２入力ＮＡＮＤゲート１６1 ，１６2 からなるＲＳ
フリップフロップ回路１６とを備えている。第１の直列
回路においては図１に示す第１の実施の形態の直列回路
と同様に、直列回路を構成する各トランジスタ２i （ｉ
＝１，…ｎ）は、基板端子がソース端子に接続され、ゲ
ート端子がドレイン端子に接続されている。そしてトラ
ンジスタ２i （ｉ＝１，…ｎ）のドレイン端子はトラン
ジスタ２i+1 のソース端子に接続され、トランジスタ２
1のソース端子には電源電圧または入力信号が付加さ
れ、トランジスタ２n のドレイン端子には入力信号また
は電源電圧が付加される。
【００３８】また上記第２の直列回路においては同様
に、この直列回路を構成する各トランジスタ１２i （ｉ
＝１，…ｍ）は基板端子がソース端子に接続され、ゲー
ト端子がドレイン端子に接続されている。そしてトラン
ジスタ１２i （ｉ＝１，…ｍ）のドレイン端子はトラン
ジスタ１２i+1 のソース端子に接続されている。トラン
ジスタ１２1 のソース端子は第１の直列回路である第１
のトランジスタ列の異なる２つの中間接続ノードＡ，Ｂ
のうちの電位の高い方の接続ノードＡに接続され、トラ
ンジスタ１２m のドレイン端子は電位の低い方の接続ノ
ードＢに接続されている。
【００３９】一方、フリップフロップ回路１６のセット
端子Ｓは第２の直列回路を構成するトランジスタ列の異
なる接続ノードＣ，Ｄのうち電位の高い方の接続ノード
Ｃに接続され、リセット端子Ｒは反転ゲート１５を介し
て電位の低い方の接続ノードＤに接続されている。そし
てフリップフロップ回路１６のＱ出力端子から出力信号
が取り出される。
【００４０】ここで、第１のＭＯＳトランジスタ列を構
成する全てのトランジスタは等しいチャネル幅であり、
また第２のＭＯＳトランジスタ列を構成する全てのトラ
ンジスタは等しいチャネル幅であって、全てのトランジ
スタがサブスレッショルド領域で動作するように、チャ
ネル幅が選ばれている。このようにチャネル幅が設定さ
れたとき、第１のＭＯＳトランジスタ列の両端の端子に
かかる電圧を第１のＭＯＳトランジスタ列を構成するＭ
ＯＳトランジスタの数で割った値がｐ型ＭＯＳトランジ
スタのしきい値電圧に比べて等しいかあるいは小さくな
り、また、第２のＭＯＳトランジスタ列の両端の端子に
かかる電圧を第２のＭＯＳトランジスタ列を構成するＭ
ＯＳトランジスタの数で割った値がｐ型ＭＯＳトランジ
スタのしきい値電圧に比べて等しいかあるいは小さくな
る。
【００４１】したがって例えば、第１のＭＯＳトランジ
スタ列を１０個のトランジスタで構成し（ｎ＝１０）、
一端から第４番目の接続ノードと第５番目の接続ノード
の間に第２のＭＯＳトランジスタ列を１０個のトランジ
スタで構成した場合（ｍ＝１０）を考える。このとき第
２のＭＯＳトランジスタ列の一端から第３番目の出力電
位を取ると、この出力電位は第１のＭＯＳトランジスタ
列の両端にかかる電圧を１００分の４３にした電位に等
しくなる。もしこの出力電位を第１のＭＯＳトランジス
タ列だけで発生とようとすると１００個のトランジスタ
で構成しなければならない（ｎ＝１００）。このように
２つのトランジスタ列を階層的に組み込むことで、１つ
のトランジスタ列で発生するよりも細かな出力電位の調
整が少ないトランジスタ数で実現できる。階層化は３階
層以上にも同様にして拡張することができる。
【００４２】なお、この第７の実施の形態の基板電位検
出回路も図３に示す実施の形態と同様の効果を奏するこ
とは云うまでもない。
【００４３】また、第７の実施の形態の基板電位検出回
路においてはフリップフロップ回路１６は２入力ＮＡＮ
Ｄゲートを用いて構成したが、図５に示す第５の実施の
形態の場合と同様に２入力ＮＯＲゲートを用いて構成し
ても良い。
【００４４】次に本発明による第８の実施の形態の基板
電位検出回路の構成を図８に示す。この実施の形態の基
板電位検出回路は図７に示す第７の実施の形態の基板電
位検出回路において、第１の直列回路を構成するｐ型Ｍ
ＯＳトランジスタ２i （ｉ＝１，…ｎ）をｎ型ＭＯＳト
ランジスタ４i に置換えるとともに第２の直列回路を構
成するｐ型ＭＯＳトランジスタ１２i （ｉ＝１，…ｍ）
をｎ型ＭＯＳトランジスタ１４i に置換えたものであ
る。
【００４５】なお、第１及び第２の直列回路を構成する
各トランジスタ４ｉ（ｉ＝１，…ｎ）及び１４j （ｊ＝
１，…ｍ）は各々基板端子がソース端子に接続され、ゲ
ート端子がドレイン端子に接続されている。
【００４６】そして第１の直列回路を構成する全てのト
ランジスタ４1 ，…４n は等しいチャネル幅であり、第
２の直列回路を構成する全てのトランジスタ１４1 ，…
１４m は等しいチャネル幅であって、全てのトランジス
タがサブスレッショルド領域で動作するようにチャネル
幅が選ばれている。
【００４７】この第８の実施の形態の基板電位検出回路
は図７に示す第７の実施の形態の基板電位検出回路と同
様の動作を行い、同様の効果を奏することは云うまでも
ない。
【００４８】なお、第８の実施の形態の基板電位検出回
路においては、フリップフロップ回路１６は２入力ＮＡ
ＮＤゲートを用いて形成したが、２入力ＮＯＲゲートを
用いて構成しても良い。
【００４９】なお、図７及び図８に示す第７及び第８の
実施の形態の基板電位検出回路においては、第２の直列
回路からフリップフロップ回路１６を介して出力を取り
出したが、第２の直列回路から出力を取り出しても良
い。
【００５０】以上述べた上記実施の形態においては、直
列回路の一端に印加される電源電圧をＶDDにし、他端に
入力される信号入力をｐ型基板またはｐウェルの電位
（通常接地電位に等しいかもしくはそれより低い電位）
にすると、基板電位検出回路は上記ｐ型基板またはｐウ
ェルの電位が、ある電位より高いか低いかを検出するよ
うに動作する。
【００５１】同様に、上記電源を接地にし、上記信号入
力をｎ型基板またはｎウェルの電位（通常ＶDDに等しい
かもしくはそれより高い電位）にすると、上記ｎ型基板
またはｎウェルの電位が、ある電位より高いか低いかを
検出するように動作する。
【００５２】
【発明の効果】以上述べたように本発明によれば、電力
消費が小さく、小さいパターン面積でレイアウトするこ
とができる。
【図面の簡単な説明】
【図１】本発明による基板電位検出回路の第１の実施の
形態の構成を示す回路図。
【図２】本発明の第２の実施の形態の構成を示す回路
図。
【図３】本発明の第３の実施の形態の構成を示す構成
図。
【図４】本発明の第４の実施の形態の構成を示す構成
図。
【図５】本発明の第５の実施の形態の構成を示す構成
図。
【図６】本発明の第６の実施の形態の構成を示す構成
図。
【図７】本発明の第７の実施の形態の構成を示す構成
図。
【図８】本発明の第８の実施の形態の構成を示す構成
図。
【図９】従来の基板電位検出回路の構成を示す構成図。
【符号の説明】
２i （ｉ＝１，…ｎ） ｐ型ＭＯＳトランジスタ ４i （ｉ＝１，…ｎ） ｎ型ＭＯＳトランジスタ ５ 反転ゲート ６ ＲＳフリップフロップ回路 ７ 反転ゲート ８ ＲＳフリップフロップ回路 ８i （ｉ＝１，２） ＮＯＲゲート １２i （ｉ＝１，…ｍ） ｐ型ＭＯＳトランジスタ １４i （ｉ＝１，…ｍ） ｐ型ＭＯＳトランジスタ １６ ＲＳフリップフロップ回路 １６i （ｉ＝１，２） ＮＡＮＤゲート

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】各々基板端子がソース端子に接続されかつ
    ゲート端子がドレイン端子に接続された同一導電型の複
    数のＭＯＳトランジスタが直列に接続された直列回路を
    有し、 前記複数のＭＯＳトランジスタの全てのチャネル幅は同
    一であって前記複数のＭＯＳトランジスタがサブスレッ
    ショルド領域で動作するように選択されていることを特
    徴とする基板電位検出回路。
  2. 【請求項２】各々が、複数の同一導電型のＭＯＳトラン
    ジスタが直列に接続された第１乃至第ｎ（≧２）の直列
    回路を有し、前記第ｉ（ｉ＝１，…ｎ）の直列回路を構
    成する各ＭＯＳトランジスタは基板端子がソース端子に
    接続されかつゲート端子がドレイン端子に接続され、 前記第ｉ（ｉ＝２，…ｎ）の直列回路は前記第ｉ−１の
    直列回路を構成するトランジスタ列の異なる２つの接続
    ノード間に接続され、前記第ｉ（ｉ＝１，…ｎ）の直列
    回路を構成する各トランジスタのチャネル幅は同一であ
    って前記第ｉの直列回路を構成する全てのトランジスタ
    がサブスレッショルド領域で動作するように選択されて
    いることを特徴とする基板電位検出回路。
  3. 【請求項３】ＲＳフリップフロップ回路と、反転ゲート
    とを更に有し、前記ＲＳフリップフロップ回路のセット
    入力端子は前記直列回路を構成するトランジスタ列の異
    なる２つの接続ノードのうちの一方の接続ノードに接続
    され、前記ＲＳフリップフロップ回路のリセット入力端
    子は前記反転ゲートを介して前記２つの接続ノードのう
    ちの他方の接続ノードに接続されていることを特徴とす
    る請求項１記載の基板電位検出回路。
  4. 【請求項４】ＲＳフリップフロップ回路と、反転ゲート
    とを更に有し、前記ＲＳフリップフロップ回路のセット
    入力端子は前記第ｎの直列回路を構成するトランジスタ
    列の異なる２つの接続ノードのうちの一方の接続ノード
    に接続され、前記ＲＳフリップフロップ回路のリセット
    入力端子は前記反転ゲートを介して前記接続ノードのう
    ちの他方の接続ノードに接続されていることを特徴とす
    る請求項２記載の基板電位検出回路。
  5. 【請求項５】前記直列回路の一端は電源に接続され、他
    端に基板電位またはウェル電位が入力され、前記直列回
    路を構成するトランジスタ列の中間接続ノードから出力
    信号が取り出されることを特徴とする請求項１記載の基
    板電位検出回路。
  6. 【請求項６】前記第１の直列回路の一端は電源に接続さ
    れ、他端に基板電位またはウェル電位が入力され、前記
    第ｎの直列回路を構成するトランジスタ列の中間接続ノ
    ードから出力信号が取り出されることを特徴とする請求
    項２記載の基板電位検出回路。
  7. 【請求項７】前記直列回路の一端は電源に接続され、他
    端に基板電位またはウェル電位が入力され、前記ＲＳフ
    リップフロップ回路のＱ出力端子から出力が取り出され
    ることを特徴とする請求項３記載の基板電位検出回路。
  8. 【請求項８】前記第１の直列回路の一端は電源に接続さ
    れ、他端に基板電位またはウェル電位が入力され、前記
    ＲＳフリップフロップ回路のＱ出力端子から出力が取り
    出されることを特徴とする請求項４記載の基板電位検出
    回路。
  9. 【請求項９】前記ＲＳフリップフロップ回路は交差接続
    された２入力ＮＡＮＤゲートから構成され、前記一方の
    接続ノードは前記他方の接続ノードに比べて電位が高い
    ことを特徴とする請求項３，４，７，８のいずれかに記
    載の基板電位検出回路。
  10. 【請求項１０】前記ＲＳフリップフロップ回路は交差接
    続された２入力ＮＯＲゲートから構成され、前記一方の
    接続ノードは前記他方の接続ノードに比べて電位が低い
    ことを特徴とする請求項３，４，７，８のいずれかに記
    載の基板電位検出回路。
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