KR970060422A - 기판 전위 검출 회로 - Google Patents

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니시무로 타이조
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Abstract

전력소비가 적고, 작은 패턴 면적으로 레이아웃을 가능하게 한다. 각각 긴판 단자가 소스 단자에 접속되고 또한 게이트 단자가 드레인 단자에 접속된 동일 도전형의 복수의 MOS 트랜지스터가 직렬로 접속된 직렬 회로를 가지며, 상기 복수의 MOS 트랜지스터의 모든 채널 폭은 동일하고 상기 복수의 MOS 트랜지스터가 서브스렛숄드 영역에서 동작하도록 선택되어 있는 것을 특징으로 한다.

Description

기판 전위 검출 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 기판 전위 검출 회로의 제1실시 형태의 구성을 도시하는 회로도.

Claims (16)

  1. 각각의 기판 단자가 소스 단자에 접속되고 게이트 단자가 드레인 단자에 접속된 동일 도전형의 복수의 MOS트랜지스터(21…2n, 41…4n)가 직렬로 접속된 직렬 회로를 구비하며, 상기 복수의 MOS 트랜지스터의 모든 채널 폭은 동일하고 상기 복수의 MOS 트랜지스터가 서브 스렛숄드 영역에서 동작하도록 선택되는 것을 특징으로 하는 기판 전위 검출 회로.
  2. 각각의 복수의 동일 도전형 MOS 트랜지스터(21…2n, 41…4n)가 직렬로 접속된 2 내지 제 n(〉2)의 직렬 회로를 가지며, 상기 제 i(i=1, …n)의 직렬 회로를 구성하는 각 MOS 트랜지스터는 기판 단자가 소스 단자에 접속되고 게이트 단자가 드레인 단자에 접속되며, 상기 제 i(i=2, …n)의 직렬 회로는 상기 제 i-1의 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속 노드간에 접속되며, 상기 제 i(i=1, …n)의 직렬 회로를 구성하는 각 트랜지스터의 채널 폭은 동일하고 상기 제 i의 직렬 회로를 구성하는 모든 트랜지스터가 서브 스렛솔드 영역에서 동작하도록 선택되는 것을 특징으로 하는 기판 전위 검출 회로.
  3. 제1항에 있어서, RS 플립플롭 회로(6)의 반전 게이트(5)를 구비하며, 상기 RS 플립플롭 회로의 세트 입력단자(S)는 상기 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속 노드 중의 한쪽의 접속 노드에 접속되고, 상기 RS 플립플롭 회로의 리셋 입력 단자(R)는 상기 반전 게이트를 통하여 상기 2개의 접속 노드 중 다른쪽의 접속 노드에 접속되는 것을 특징으로 하는 기판 전위 검출 회로.
  4. 제2항에 있어서, RS 플립플롭 회로(6)와 반전 게이트(5)를 구비하며, 상기 RS 플립플롭 회로의 세트 입력단자(S)는 상기 제 n의 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속 노드 중 한쪽의 접속 노드에 접속되고, 상기 RS 플립플롭 회로의 리셋 입력 단자(R)는 상기 반전 게이트를 통하여 상기 접속 노드 중 다른쪽의 접속 노드에 접속되는 것을 특징으로 하는 기판 전위 검출 회로.
  5. 제1항에 있어서, 상기 직렬 회로의 일단은 전원에 접속되고, 타단에 기판 전위 또는 웰 전위가 입력되며, 상기 직렬 회로를 구성하는 트랜지스터열의 중간 접속 노드로부터 출력 신호가 취출되는 것을 특징으로 하는 기판 전위 검출 회로.
  6. 제2항에 있어서, 상기 제1직렬 회로의 일단은 전원에 접속되고, 타단에 기판 전위 또는 웰 전위가 입력되며, 상기 제n의 직렬 회로를 구성하는 트랜지스터열의 중간 접속 노드로부터 출력 신호가 취출되는 것을 특징으로 하는 기판 전위 검출 회로.
  7. 제3항에 있어서, 상기 직렬 회로의 일단은 전원에 접속되고, 타단에 기판 전위 또는 웰 전위가 입력되며, 상기 RS 플립플롭 회로의 Q 출력 단자로부터 출력이 취출되는 것을 특징으로 하는 기판 전위 검출 회로.
  8. 제4항에 있어서, 상기 제1직렬 회로의 일단은 전원에 접속되고, 타단에 기판 전위 또는 웰 전위가 입력되며, 상기 RS 플립플롭 회로의 Q 출력 단자로부터 출력이 취출되는 것을 특징으로 하는 기판 전위 검출 회로.
  9. 제3항에 있어서, 상기 RS 플립플롭 회로는 교차 접속된 2 입력 NAND 게이트로 구성되고, 상기 한쪽의 접속 노드는 다른쪽의 노드에 비하여 전위가 높은 것을 특징으로 하는 기판 전위 검출 회로.
  10. 제3항에 있어서, 상기 RS 플립플롭 회로는 교차 접속된 2 입력 NOR 게이트로 구성되고, 상기 한쪽의 접속 노드는 다른쪽의 노드에 비하여 전위가 낮은 것을 특징으로 하는 기판 전위 검출 회로.
  11. 제4항에 있어서, 상기 RS 플립플롭 회로는 교차 접속된 2 입력 NAND 게이트로 구성되고, 상기 한쪽의 접속 노드는 다른쪽의 노드에 비하여 전위가 높은 것을 특징으로 하는 기판 전위 검출 회로.
  12. 제4항에 있어서, 상기 RS 플립플롭 회로는 교차 접속된 2 입력 NOR 게이트로 구성되고, 상기 한쪽의 접속 노드는 다른쪽의 노드에 비하여 전위가 낮은 것을 특징으로 하는 기판 전위 검출 회로.
  13. 제7항에 있어서, 상기 RS 플립플롭 회로는 교차 접속된 2 입력 NAND 게이트로 구성되고, 상기 한쪽의 접속 노드는 다른쪽의 노드에 비하여 전위가 높은 것을 특징으로 하는 기판 전위 검출 회로.
  14. 제7항에 있어서, 상기 RS 플립플롭 회로는 교차 접속된 2 입력 NOR 게이트로 구성되고, 상기 한쪽의 접속 노드는 다른쪽의 노드에 비하여 전위가 낮은 것을 특징으로 하는 기판 전위 검출 회로.
  15. 제8항에 있어서, 상기 RS 플립플롭 회로는 교차 접속된 2 입력 NAND 게이트로 구성되고, 상기 한쪽의 접속 노드는 다른쪽의 노드에 비하여 전위가 높은 것을 특징으로 하는 기판 전위 검출 회로.
  16. 제8항에 있어서, 상기 RS 플립플롭 회로는 교차 접속된 2 입력 NOR 게이트로 구성되고, 상기 한쪽의 접속 노드는 다른쪽의 노드에 비하여 전위가 낮은 것을 특징으로 하는 기판 전위 검출 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064250A (en) * 1996-07-29 2000-05-16 Townsend And Townsend And Crew Llp Various embodiments for a low power adaptive charge pump circuit
DE10014385B4 (de) * 2000-03-23 2005-12-15 Infineon Technologies Ag CMOS-Spannungsteiler
JP2002033399A (ja) * 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
JP4744202B2 (ja) * 2005-06-22 2011-08-10 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20070068337A1 (en) * 2005-09-06 2007-03-29 Matthew Mincer Ergonomic, adjustable handle for microtomes and cryostats
JP5225013B2 (ja) * 2008-10-15 2013-07-03 株式会社東芝 電位検知回路及びｂｇｒ電位検知回路
CN111176361B (zh) * 2020-01-09 2021-03-26 电子科技大学 一种基于衬底偏置调控的亚阈值带隙基准电压源

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821856A (ja) * 1981-07-31 1983-02-08 Nec Corp 半導体装置
JPS61196617A (ja) * 1985-02-25 1986-08-30 Sharp Corp Ｍｏｓ論理回路
US4874967A (en) * 1987-12-15 1989-10-17 Xicor, Inc. Low power voltage clamp circuit
KR0133933B1 (ko) * 1988-11-09 1998-04-25 고스기 노부미쓰 기판바이어스 발생회로
KR910004737B1 (ko) * 1988-12-19 1991-07-10 삼성전자 주식회사 백바이어스전압 발생회로
JPH0783254B2 (ja) * 1989-03-22 1995-09-06 株式会社東芝 半導体集積回路
KR930001236A (ko) * 1991-06-17 1993-01-16 김광호 전원전압 변동에 둔감한 특성을 갖는 기판 전압 레벨 감지회로
EP0573009B1 (en) * 1992-06-02 1996-10-16 Kabushiki Kaisha Toshiba Semiconductor device
US5302861A (en) * 1992-11-25 1994-04-12 National Semiconductor Corporation Power on reset circuit with sharply sloped voltage transfer function

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DE69714486T2 (de) 2003-05-08
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US5936436A (en) 1999-08-10

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