JP2004304564A - 変動補償型発振器 - Google Patents
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Abstract
【課題】主要変動要因である温度、電源電圧、プロセスの各変動に対するクロックの変動を高精度に補償できる変動補償型発振器を提供する。
【解決手段】電流源は、温度変動による、発振回路の入力段トランジスタの相互コンダクタンスの変動を補償するように、温度変動に応じて、その電流が変化するものである。負荷バイアス生成回路は、電流源の電流と同じ温度依存性を持つ参照電圧を生成し、この参照電圧とレプリカ回路の第２のドレイン電圧とが等しくなるように、第２バイアス電圧を制御する。全ての電流源トランジスタは、第１バイアス電圧により、それぞれのドレイン電流が電流源の電流と同じ温度依存性を持つように制御され、全ての負荷抵抗トランジスタは、第２バイアス電圧により、それぞれのドレイン電圧がそのドレイン電流と同じ温度依存性を持つように制御される。
【選択図】図１
【解決手段】電流源は、温度変動による、発振回路の入力段トランジスタの相互コンダクタンスの変動を補償するように、温度変動に応じて、その電流が変化するものである。負荷バイアス生成回路は、電流源の電流と同じ温度依存性を持つ参照電圧を生成し、この参照電圧とレプリカ回路の第２のドレイン電圧とが等しくなるように、第２バイアス電圧を制御する。全ての電流源トランジスタは、第１バイアス電圧により、それぞれのドレイン電流が電流源の電流と同じ温度依存性を持つように制御され、全ての負荷抵抗トランジスタは、第２バイアス電圧により、それぞれのドレイン電圧がそのドレイン電流と同じ温度依存性を持つように制御される。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、主要変動要因である温度、電源電圧、プロセスの各変動によるクロックの変動を補償する変動補償型発振器に関するものである。
【０００２】
【従来の技術】
半導体装置の外部から基準クロックを供給することなく、所定周波数のクロックを出力する発振器が知られている。このような発振器において、抵抗素子やキャパシタ等の外付け部品を使用することなく、主要変動要因である温度、電源電圧、プロセスの各変動に対するクロックの変動を補償する回路、すなわち温度、電源電圧、プロセスが変動してもクロックが変動しないように補償する回路に対する要求がある。
【０００３】
以下、この補償回路について、特許文献１，２を例に挙げて説明する。
【０００４】
特許文献１には、その図２ａに示されているように、温度変動に応じてＦＥＴ１２のゲートに接続されたバイアス電圧を変化させることによりＦＥＴ１２の移動度の温度変動を補償し、すなわちキャパシタ１４からＦＥＴ１２を介して流れるドレイン電流の温度依存性を抑え、温度変動に関わらず、常に一定の時間遅延する信号を発生する遅延回路が開示されている。なお、特許文献１は遅延回路に関するものであり、発振器に関するものではない。
【０００５】
特許文献２には、その図４に示されているように、ＦＥＴＭ３のバイアス電圧に温度依存性を与えて、ＦＥＴＭ３のドレイン電流が温度に対してほぼ一定となるようにする基準回路が開示されている。特許文献２は、特許文献１の回路よりもさらに正確に温度補償を行うために、温度依存性をより高次の項まで考慮してバイアス電圧を制御するものである。なお、特許文献２は基準回路に関するものであり、発振器に関するものではない。
【０００６】
すなわち、上記特許文献１，２では、トランジスタの移動度が温度依存性を有するので、移動度の温度依存性を打ち消すように、トランジスタを制御するゲート電圧に温度依存性を持たせる手法がとられれている。
【０００７】
しかし、特許文献１，２等の従来技術では、温度変動は考慮されているが、他の主要変動要因である電源電圧やプロセスの変動は考慮されていないし、発振器に特化されたものでもない。
【０００８】
また、特許文献１，２では温度補償についても充分であるとは言えない。例えば、特許文献１では、その図２ａに示されているＦＥＴ１２の抵抗値は温度補償されているが、ＦＥＴ２２の相互コンダクタンスｇｍは温度補償されていない。また、特許文献２では、その図１０に示されている回路を例に挙げて説明すると、ＦＥＴＭ２，Ｍ３の相互コンダクタンスｇｍは温度補償されているが、ＦＥＴＭ１の抵抗値は温度補償されていない。
【０００９】
このように、入力段のＦＥＴの相互コンダクタンスｇｍと、負荷抵抗となるＦＥＴの抵抗値のうちの一方を温度補償するだけでは、高精度に温度補償することはできない。
【００１０】
【特許文献１】
米国特許第４８４３２６５号明細書
【特許文献２】
特表平８−５０９３１２号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、主要変動要因である温度、電源電圧、プロセスの各変動に対するクロックの変動を高精度に補償することができる変動補償型発振器を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１バイアス電圧を出力する電流源と、第２バイアス電圧を出力する負荷バイアス生成回路と、所定周波数のクロックを出力する発振回路とを備え、
前記発振回路は、複数のインバータを有するリングオシレータであって、前記複数のインバータの各々は、電流源トランジスタと、そのゲート電圧に応じて、当該インバータの電流源トランジスタを介して供給されるドレイン電流を第１および第２のドレイン電流に分配する第１および第２の入力段トランジスタと、これら第１および第２のドレイン電流を第１および第２のドレイン電圧に変換する第１および第２の負荷抵抗トランジスタとを備え、前段のインバータの第１および第２のドレイン電圧が後段のインバータの第１および第２の入力段トランジスタのゲートに各々入力され、
前記電流源は、温度変動による、前記発振回路の複数のインバータの各々の第１および第２の入力段トランジスタの相互コンダクタンスの変動を補償するように、温度変動に応じて、その電流が変化するものであって、温度変動に応じて、その電流が変化する第１および第２のトランジスタと、当該電流源の電流を調整し前記第１バイアス電圧に変換する可変抵抗と、前記第１バイアス電圧の出力用トランジスタとを備え、
前記負荷バイアス生成回路は、前記電流源の電流と同じ温度依存性を持つ参照電圧を生成する電圧生成回路と、前記発振回路の複数のインバータの各々と同じ構成のレプリカ回路と、前記参照電圧と前記レプリカ回路の第２のドレイン電圧とが等しくなるように、前記第２バイアス電圧を制御するオペアンプとを備え、前記電圧生成回路は、電流源トランジスタと、当該電圧生成回路の電流源トランジスタを介して供給されるドレイン電流を前記参照電圧に変換する負荷抵抗トランジスタとを備え、前記レプリカ回路の第１および第２の入力段トランジスタのゲートは、それぞれ前記参照電圧およびグランドに接続され、
前記電圧生成回路の電流源トランジスタ、前記レプリカ回路の電流源トランジスタ、および前記発振回路の複数のインバータの各々の電流源トランジスタは、前記第１バイアス電圧により、それぞれのドレイン電流が前記電流源の電流と同じ温度依存性を持つように制御され、前記レプリカ回路の負荷抵抗トランジスタ、および前記発振回路の複数のインバータの各々の負荷抵抗トランジスタは、前記第２バイアス電圧により、それぞれのドレイン電圧がそのドレイン電流と同じ温度依存性を持つように制御されることを特徴とする変動補償型発振器を提供するものである。
【００１３】
ここで、前記電流源の第１バイアス電圧の出力用トランジスタ、前記電圧生成回路の電流源トランジスタ、前記レプリカ回路の電流源トランジスタ、および前記発振回路の複数のインバータの各々の電流源トランジスタは、カスコード構造に同数縦列接続されているのが好ましい。
【００１４】
また、前記発振回路の複数のインバータの各々の負荷抵抗トランジスタは線形領域で動作するのが好ましい。
【００１５】
また、前記可変抵抗は、その抵抗値が複数ビットの信号の値に応じて設定され、当該信号の上位側ビットの値に応じて設定され、当該上位側ビットに対応する抵抗値を持つ複数の単位抵抗と、前記信号の下位側ビットの値に応じて設定され、当該下位側ビットに対応する抵抗値を持つ複数の単位抵抗とを備えるのが好ましい。
【００１６】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の変動補償型発振器を詳細に説明する。
【００１７】
図１は、本発明の変動補償型発振器の一実施形態の構成概略図である。同図に示す変動補償型発振器１０は、主要変動要因である温度、電源電圧、プロセスの各変動に伴うクロックの変動を補償する機能を持つものであり、電流源１２と、負荷バイアス生成回路１４と、発振回路１６とを備えている。
【００１８】
図示例の変動補償型発振器１０において、電流源１２は、温度補償用の電流源であり、温度変動に応じて、その電圧が変化する２つのバイアス電圧ＶＢ１，ＶＢ２を出力する。
【００１９】
図２は、電流源の一実施形態の構成概略図である。同図に示す電流源１２は、電流が絶対温度に比例するＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）回路であり、バイアス電圧ＶＢ１，ＶＢ２の出力用のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）Ｍ２８，Ｍ２９，Ｍ３０，Ｍ３１と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）Ｍ３２，Ｍ３３と、温度変動に応じて、その電流が変化するＰＮＰ型バイポーラトランジスタＢ１，Ｂ２と、電流調整用抵抗ＶＲとを備えている。
【００２０】
ここで、ＰＭＯＳＭ２８，Ｍ３０、ＮＭＯＳＭ３２、およびバイポーラトランジスタＢ１は電源とグランドとの間に直列に接続されている。同様に、ＰＭＯＳＭ２９，Ｍ３１、ＮＭＯＳＭ３３、およびバイポーラトランジスタＢ２は、ＮＭＯＳＭ３３とバイポーラトランジスタＢ２との間に電流調整用抵抗ＶＲを介して、電源とグランドとの間に直列に接続されている。
【００２１】
また、ＰＭＯＳＭ２８，Ｍ２９のゲートはＰＭＯＳＭ２９のドレインに共通に接続されている。同様に、ＰＭＯＳＭ３０，Ｍ３１のゲートはＰＭＯＳＭ３１のドレインに共通に接続され、ＮＭＯＳＭ３２，Ｍ３３のゲートはＮＭＯＳＭ３２のドレインに共通に接続されている。すなわち、ＰＭＯＳＭ２８，Ｍ２９、ＰＭＯＳＭ３０，Ｍ３１、およびＮＭＯＳＭ３２，Ｍ３３のそれぞれはカレントミラー回路を構成する。
【００２２】
また、バイポーラトランジスタＢ１，Ｂ２のベースはグランドに共通に接続されている。
【００２３】
電流調整用抵抗ＶＲは、個々の半導体チップにおいて、プロセス変動に伴うクロックの中心周波数のずれを補正するためのものであり、信号ＳＥＬ＜７：０＞の値に応じて、その抵抗値が変化する可変抵抗である。電流調整用抵抗ＶＲの抵抗値を変更することによって電流源１２を流れる電流が変化し、その結果、バイアス電圧ＶＢ１，ＶＢ２の値が変化する。これにより、プロセス変動に伴うクロックの中心周波数のずれを補正できる。
【００２４】
図３は、電流調整用抵抗の一実施形態の構成概略図である。同図に示す電流調整用抵抗ＶＲは、その抵抗値が１６Ｒ０である１５個の単位抵抗１８＿１，１８＿２，…，１８＿１５と、１６個のスイッチ２０＿１，２０＿２，…，２０＿１６と、その抵抗値がＲ０である１５個の単位抵抗２２＿１，２２＿２，…，２２＿１５と、１６個のスイッチ２４＿１，２４＿２，…，２４＿１６と、その抵抗値がＲｄｅｆである抵抗素子２６とを備えている。
【００２５】
ここで、抵抗値Ｒｄｅｆの抵抗素子２６の一方の端子は端子−に接続され、その他方の端子は、スイッチ２４＿１およびスイッチ２０＿１を介して端子＋に接続されている。
【００２６】
また、抵抗値がＲ０である１５個の単位抵抗２２＿１，２２＿２，…，２２＿１５は直列に接続され、図中左端の単位抵抗２２＿１の左側の端子はスイッチ２４＿１の上側の端子に接続されている。また、それぞれの単位抵抗２２＿１，２２＿２，…，２２＿１５の右側の端子は、それぞれスイッチ２４＿２，２４＿３，…，２４＿１６を介してスイッチ２４＿１の下側の端子に並列に共通に接続されている。
【００２７】
同様に、抵抗値が１６Ｒ０である１５個の単位抵抗１８＿１，１８＿２，…，１８＿１５も直列に接続され、図中左端の単位抵抗１８＿１の左側の端子はスイッチ２０＿１の上側の端子に接続されている。また、それぞれの単位抵抗１８＿１，１８＿２，…，１８＿１５の右側の端子は、それぞれスイッチ２０＿２，２０＿３，…，２０＿１６を介してスイッチ２０＿１の下側の端子に並列に共通に接続されている。
【００２８】
単位抵抗１８＿１，１８＿２，…，１８＿１５は、上位４ビットの信号ＳＥＬ＜７：４＞に対応して設けられたものであり、その値に応じて、スイッチ２０＿１，２０＿２，…，２０＿１６のオンオフが制御される。一方、単位抵抗２２＿１，２２＿２，…，２２＿１５は、下位４ビットの信号ＳＥＬ＜３：０＞に対応して設けられたものであり、その値に対応して、スイッチ２４＿１，２４＿２，…，２４＿１６のオンオフが制御される。
【００２９】
信号ＳＥＬ＜７：０＞＝‘００ｈ’（１６進数、以下同様）の場合、スイッチ２０＿１，２４＿１がオン、他のスイッチは全てオフし、端子−と端子＋との間には抵抗値Ｒｄｅｆの抵抗素子２６だけが接続される。この場合の抵抗値はＲｄｅｆである。
【００３０】
また、例えば信号ＳＥＬ＜７：０＞＝‘０１ｈ’の場合には、スイッチ２０＿１，２４＿２がオン、他のスイッチは全てオフし、端子−と端子＋との間には、抵抗値Ｒ０の１個の単位抵抗２２＿１と抵抗値Ｒｄｅｆの抵抗素子２６とが直列に接続される。この場合の抵抗値は、Ｒｄｅｆ＋Ｒ０である。
【００３１】
また、例えば信号ＳＥＬ＜７：０＞の値が‘１０ｈ’の場合には、スイッチ２０＿２，２４＿１がオン、他のスイッチは全てオフし、端子−と端子＋との間には、抵抗値１６Ｒ０の１個の単位抵抗１８＿１と抵抗値Ｒｄｅｆの抵抗素子２６とが直列に接続される。この場合の抵抗値は、Ｒｄｅｆ＋１６Ｒ０である。
【００３２】
以下同様にして、下位４ビットの信号ＳＥＬ＜３：０＞の値が‘１ｈ’増える毎に、全体の抵抗値がＲ０ずつ増え、上位４ビットの信号ＳＥＬ＜７：４＞の値が‘１ｈ’増える毎に、全体の抵抗値が１６Ｒ０ずつ増えるように、スイッチ２０＿１，２０＿２，…，２０＿１６およびスイッチ２４＿１，２４＿２，…，２４＿１６のオンオフが制御される。信号ＳＥＬ＜７：０＞の値がｎ（ｎは０〜２５５の整数）の場合の抵抗値は、ｎ・Ｒ０＋Ｒｄｅｆである。
【００３３】
図示例の電流調整用抵抗ＶＲは、信号ＳＥＬ＜７：０＞の上位４ビットおよび下位４ビットのそれぞれに対応して、抵抗値が１６Ｒ０およびＲ０の単位抵抗を使用して構成されている。これにより、必要となる単位抵抗の個数を削減することができる。また、電流調整用抵抗ＶＲでは、信号ＳＥＬ＜７：０＞の値に関わらず、常に２つのスイッチのみがオンするので、スイッチのオンオフに関わる変動要因の増大を抑えることができる。
【００３４】
ＰＴＡＴ回路は従来公知の回路であり、当業者には、その構成や動作は周知のものである。従って、ここではその詳細な説明は省略する。電流源１２の温度特性は、理想的には下記式のように、後述する発振回路１６のインバータ３４，３６，３８の入力段のＰＭＯＳＭ１６〜Ｍ２１のドレイン電流Ｉｄが、温度Ｔの３／２に比例するように設定することにより、これらの相互コンダクタンスｇｍの温度依存性を打ち消すことが可能となる。
【００３５】
ここで、μ：移動度、μ０：移動度の温度に依存しない項のみ、Ｔ：温度、Ｃｏｘ：単位面積当たりのゲート容量、Ｗ：ゲート幅、Ｌ：ゲート長、Ｉｄ：ドレイン電流である。
【００３６】
前述のように、図２に示す電流源１２は、電流が絶対温度に比例するＰＴＡＴ回路である。従って、電流源１２では、ＰＭＯＳＭ２８，Ｍ３０、ＮＭＯＳＭ３２、およびバイポーラトランジスタＢ１を介して流れるドレイン電流Ｉｄと、ＰＭＯＳＭ２９，Ｍ３１、ＮＭＯＳＭ３３、電流調整用抵抗ＶＲ、およびバイポーラトランジスタＢ２を介して流れるドレイン電流Ｉｄとは等しく、温度Ｔに比例するように設定される。
【００３７】
さらに高い精度でドレイン電流Ｉｄを温度Ｔに依存させる必要がある場合には、例えば特許文献１，２等に開示の従来技術を利用して、ドレイン電流Ｉｄが温度Ｔの３／２乗に比例するように近づけるようにすることも可能である。
【００３８】
また、ＰＭＯＳＭ２８〜Ｍ３１、およびＮＭＯＳＭ３２，Ｍ３３はその飽和領域で動作させる。飽和領域では、ドレイン電圧の変動に対してドレイン電流がほとんど変化しないため、電源電圧の変動によるドレイン電流の変動を抑えることができる。また、ＰＭＯＳＭ２８，Ｍ３０、およびＰＭＯＳＭ２９，Ｍ３１のように、トランジスタを縦列接続してカスコード構造とすれば、飽和領域におけるドレイン電流の変化をさらに抑えることができるので好ましい。
【００３９】
前述のように、電流源１２では、ＰＭＯＳＭ２８，Ｍ３０、ＮＭＯＳＭ３２、およびバイポーラトランジスタＢ１を介して流れる電流と、ＰＭＯＳＭ２９，Ｍ３１、ＮＭＯＳＭ３３、電流調整用抵抗ＶＲ、およびバイポーラトランジスタＢ２を介して流れる電流とは等しく絶対温度に比例して増減する。温度が上がると電流量が増え、これに応じてバイアス電圧ＶＢ１，ＶＢ２は下がる。一方、温度が下がると電流量が減り、バイアス電圧ＶＢ１，ＶＢ２は上昇する。
【００４０】
また、プロセスが、ティピカルを中心としてベスト側に傾いている場合、電流調整用抵抗ＶＲの抵抗値は大きくなるように設定される。これにより、電流量が減ってバイアス電圧ＶＢ１，ＶＢ２は上昇する。一方、プロセスがワースト側に傾いている場合、電流調整用抵抗ＶＲの抵抗値は小さくなるように設定される。これにより、電流量が増大してバイアス電圧ＶＢ１，ＶＢ２は低くなる。
【００４１】
バイアス電圧ＶＢ１，ＶＢ２は、後述する負荷バイアス生成回路１４および発振回路１６の電流源に供給される。バイアス電圧ＶＢ１，ＶＢ２が上昇すると、発振回路１６の電流源から供給される電流量が減少し、クロックＶＯＵＴ１，ＶＯＵＴ２の発振周波数は低くなる方向に調整される。一方、バイアス電圧ＶＢ１，ＶＢ２が下がると電流量が増大し、クロックＶＯＵＴ１，ＶＯＵＴ２の発振周波数は高くなる方向に調整される。
【００４２】
続いて、図１に示す負荷バイアス生成回路１４は、温度変動に応じて、その電圧が変化するバイアス電圧ＶＢ３を生成するものであり、電圧生成回路２８と、オペアンプ３０と、レプリカ回路３２とを備えている。
【００４３】
まず、電圧生成回路２８は、参照電圧Ｖｒｅｆを生成するものであり、電流源となる２つのＰＭＯＳＭ１，Ｍ２と、これらのＰＭＯＳＭ１，Ｍ２を介して供給されるドレイン電流を参照電圧Ｖｒｅｆに変換する負荷抵抗となるＮＭＯＳＭ１１とを備えている。
【００４４】
ここで、ＰＭＯＳＭ１，Ｍ２およびＮＭＯＳＭ１１は、電源とグランドとの間に直列に接続されている。すなわち、ＰＭＯＳＭ１，Ｍ２はカスコード構造に縦列接続されている。また、ＰＭＯＳＭ１，Ｍ２のゲートには、電流源１２から供給されるバイアス電圧ＶＢ１，ＶＢ２がそれぞれ入力され、ＮＭＯＳＭ１１のゲートは、自分自身のドレインに接続されている。
【００４５】
電圧生成回路２８では、電流源となるＰＭＯＳＭ１，Ｍ２を介して供給される電流が、負荷抵抗となるＮＭＯＳＭ１１によって電圧に変換され、ＮＭＯＳＭ１１のドレイン側のノードに参照電圧Ｖｒｅｆが発生される。参照電圧Ｖｒｅｆは以下のように表される。
ここで、Ｉｄｓ：ドレイン電流、Ｉ０：ドレイン電流の温度に依存しない項のみ、Ｖｔｈ：閾値電圧である。
【００４６】
オペアンプ３０は、その端子−と端子＋の電圧が等しくなるように、その出力信号であるバイアス電圧ＶＢ３を制御する。オペアンプ３０の端子−には参照電圧Ｖｒｅｆが入力され、その端子＋には、レプリカ回路３２のＮＭＯＳＭ１５のドレインが接続されている。また、バイアス電圧ＶＢ３は、レプリカ回路３２の負荷抵抗となるＮＭＯＳＭ１４，Ｍ１５、および発振回路１６の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７のゲートに共通に入力されている。
【００４７】
レプリカ回路３２は、発振回路１６の各インバータ３４，３６，３８と同じ構造のインバータであり、同じく電流源となる２つのＰＭＯＳＭ３，Ｍ４と、入力段の２つのＰＭＯＳＭ１２，Ｍ１３と、負荷抵抗となる２つのＮＭＯＳＭ１４，Ｍ１５とを備えている。
【００４８】
ここで、ＰＭＯＳＭ３，Ｍ４は、電源とノードＡとの間にカスコード構造に縦列接続され、そのゲートには、電流源１２から供給されるバイアス電圧ＶＢ１，ＶＢ２がそれぞれ入力されている。
【００４９】
また、ＰＭＯＳＭ１２およびＮＭＯＳＭ１４はノードＡとグランドとの間に直列に接続され、ＰＭＯＳＭ１３およびＮＭＯＳＭ１５もノードＡとグランドとの間に直列に接続されている。また、ＰＭＯＳＭ１２，Ｍ１３のゲートは、それぞれ参照電圧Ｖｒｅｆおよびグランドに接続され、ＮＭＯＳＭ１４，Ｍ１５のゲートにはオペアンプ３０の出力信号であるバイアス電圧ＶＢ３が共通に入力されている。
【００５０】
負荷バイアス生成回路１４において、電流源となるＰＭＯＳＭ１，Ｍ２、およびＰＭＯＳＭ３，Ｍ４は、電流源１２のＰＭＯＳＭ２８〜Ｍ３１と同様に飽和領域で動作させる。これにより、電源電圧の変動によるドレイン電流の変動を抑えることができる。また、図示例のように、カスコード構造としてトランジスタを縦続接続することにより、電源電圧の変動によるドレイン電流の変動をさらに抑えることができる。
【００５１】
ＰＭＯＳＭ１，Ｍ２、およびＰＭＯＳＭ３，Ｍ４を介して流れる電流は、電流源１２を流れる電流と等しく、温度変動に応じてその電流量が変化する。このため、参照電圧Ｖｒｅｆは、ＰＭＯＳＭ１，Ｍ２を介して流れる電流と同じ温度依存性を持つ。また、オペアンプ３０によって、参照電圧Ｖｒｅｆとレプリカ回路３２のＮＭＯＳＭ１５のドレイン電圧とが等しくなるように、バイアス電圧ＶＢ３が制御されるため、ＮＭＯＳＭ１５のドレイン電圧は、ＰＭＯＳＭ３，Ｍ４を介して流れる電流と同じ温度依存性を持つ。
【００５２】
このバイアス電圧ＶＢ３を発振回路１６の各インバータ３４，３６，３８の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７のゲートに共通に与えることによって、ＮＭＯＳＭ２２〜Ｍ２７のドレイン電圧は、そのドレイン電流と同じ温度依存性を持つ。ドレイン電圧およびドレイン電流が同じ温度依存性を持つ場合、ＮＭＯＳＭ２２〜Ｍ２７の抵抗値は温度依存性がなくなるため、温度変動に伴う、ＮＭＯＳＭ２２〜Ｍ２７の抵抗値の変動を補償することができる。
【００５３】
なお、本実施形態では、電流源１２がＰＴＡＴ回路で構成されているため、発振回路１６の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７の抵抗値ｒｄｓの温度依存性は、ｒｄｓ∝Ｔ＾（１／４）と若干ではあるが残る。
【００５４】
すなわち、理想的には、
となり、この場合には温度依存性は無い。
【００５５】
これに対し、本実施形態のように、ＰＴＡＴ回路を使用した場合には、
となり、若干の温度依存性が残る。
【００５６】
しかし、前述のように、例えば特許文献１，２等の従来技術を適用し、電流源１２において、ドレイン電流Ｉｄを、Ｉｄ∝Ｔ＾（３／２）に近づけることによって、ｒｄｓの温度依存性を解消することが可能である。
【００５７】
続いて、図１に示す発振回路１６は、所定の発振周波数の差動クロックＶＯＵＴ１，ＶＯＵＴ２を出力するものであり、リングオシレータを構成する３つのインバータ３４，３６，３８を備えている。
【００５８】
インバータ３４は、電流源となる２つのＰＭＯＳＭ５，Ｍ６と、入力段の２つのＰＭＯＳＭ１６，Ｍ１７と、負荷抵抗となる２つのＮＭＯＳＭ２２，Ｍ２３とを備えている。同様に、インバータ３６は、ＰＭＯＳＭ７，Ｍ８と、ＰＭＯＳＭ１８，Ｍ１９と、ＮＭＯＳＭ２４，Ｍ２５とを備えている。インバータ３８は、ＰＭＯＳＭ９，Ｍ１０と、ＰＭＯＳＭ２０，Ｍ２１と、ＮＭＯＳＭ２６，Ｍ２７とを備えている。
【００５９】
インバータ３４において、電流源となる２つのＰＭＯＳＭ５，Ｍ６は電源とノードＢとの間にカスコード構造に縦列接続されている。また、入力段のＰＭＯＳＭ１６および負荷抵抗となるＮＭＯＳＭ２２はノードＢとグランドとの間に直列に接続され、同様に入力段のＰＭＯＳＭ１７および負荷抵抗となるＮＭＯＳＭ２３とはノードＢとグランドとの間に直列に接続されている。なお、インバータ３６，３８についても同様である。
【００６０】
インバータ３４，３６，３８の電流源となるＰＭＯＳＭ５，Ｍ７，Ｍ９およびＰＭＯＳＭ６，Ｍ８，Ｍ１０のゲートには、電流源１２から供給されるバイアス電圧ＶＢ１，ＶＢ２がそれぞれ共通に入力されている。
【００６１】
また、インバータ３４の入力段のＰＭＯＳＭ１６，Ｍ１７のゲートは、インバータ３８の負荷抵抗となるＮＭＯＳＭ２６，Ｍ２７のドレイン側のノードにそれぞれ接続され、同様にインバータ３６のＰＭＯＳＭ１８，Ｍ１９のゲートは、インバータ３４のＮＭＯＳＭ２２，Ｍ２３のドレイン側のノードにそれぞれ接続され、インバータ３８のＰＭＯＳＭ２０，Ｍ２１のゲートは、インバータ３６のＮＭＯＳＭ２４，Ｍ２５のドレイン側のノードにそれぞれ接続されている。
【００６２】
また、インバータ３４，３６，３８の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７のゲートには、負荷バイアス生成回路１４のオペアンプ３０から供給されるバイアス電圧ＶＢ３が共通に入力されている。
【００６３】
発振回路１６において、電流源となるＰＭＯＳＭ５，Ｍ６、ＰＭＯＳＭ７，Ｍ８、およびＰＭＯＳＭ９，Ｍ１０は、電流源１２のＰＭＯＳＭ２８〜Ｍ３１と同様に飽和領域で動作させる。これにより、電源電圧の変動によるドレイン電流の変動を抑えることができる。また、図示例のように、カスコード構造としてトランジスタを縦続接続することにより、電源電圧の変動によるドレイン電流の変動をさらに抑えることができる。
【００６４】
発振回路１６のそれぞれのインバータ３４，３６，３８では、電流源となるＰＭＯＳＭ５，Ｍ６、ＰＭＯＳＭ７，Ｍ８、およびＰＭＯＳＭ９，Ｍ１０を介して、電源からバイアス電圧ＶＢ１，ＶＢ２に応じた電流が供給される。
【００６５】
例えば、インバータ３４において、ＰＭＯＳＭ１６よりもＰＭＯＳＭ１７のゲート電圧の方が低い場合、言い換えると、インバータ３８の負荷抵抗となるＮＭＯＳＭ２６よりもＮＭＯＳＭ２７のドレイン電圧の方が低い場合、電流源となるＰＭＯＳＭ５，Ｍ６を介して供給される電流は、ＰＭＯＳＭ１６よりもＰＭＯＳＭ１７を介してより多く流れる。その結果、負荷抵抗となるＮＭＯＳＭ２２のドレイン電圧は、ＮＭＯＳＭ２３のドレイン電圧よりも低くなる。
【００６６】
インバータ３４のＮＭＯＳＭ２２，Ｍ２３のドレイン電圧は、それぞれインバータ３６のＰＭＯＳＭ１８，Ｍ１９のゲートに入力されている。このため、ＮＭＯＳＭ２２のドレイン電圧が、ＮＭＯＳＭ２３のドレイン電圧よりも低くなると、ＰＭＯＳＭ１９よりもＰＭＯＳＭ１８を介してより多くの電流が流れる。その結果、ＮＭＯＳＭ２５のドレイン電圧は、ＮＭＯＳＭ２４のドレイン電圧よりも低くなる。
【００６７】
同様に、インバータ３６のＮＭＯＳＭ２４，Ｍ２５のドレイン電圧は、それぞれインバータ３８のＰＭＯＳＭ２０，Ｍ２１のゲートに入力されている。このため、ＮＭＯＳＭ２５のドレイン電圧が、ＮＭＯＳＭ２４のドレイン電圧よりも低くなると、ＰＭＯＳＭ２０よりもＰＭＯＳＭ２１を介してより多くの電流が流れる。その結果、ＮＭＯＳＭ２６のドレイン電圧は、ＮＭＯＳＭ２７のドレイン電圧よりも低くなる。
【００６８】
インバータ３８のＮＭＯＳＭ２６，Ｍ２７のドレイン電圧は、それぞれインバータ３４のＰＭＯＳＭ１６，Ｍ１７のゲートに入力されている。このため、ＮＭＯＳＭ２６のドレイン電圧が、ＮＭＯＳＭ２７のドレイン電圧よりも低くなると、ＰＭＯＳＭ１７よりもＰＭＯＳＭ１６を介してより多くの電流が流れる。その結果、ＮＭＯＳＭ２３のドレイン電圧は、ＮＭＯＳＭ２２のドレイン電圧よりも低くなる。
【００６９】
以下同様にして、負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７のドレイン電圧は、リングオシレータを構成する３つのインバータ３４，３６，３８の合計の遅延時間の２倍に相当する周期で、高電圧と低電圧との間で繰り返し変化する。その結果、一定の発振周波数の差動クロックＶＯＵＴ１，ＶＯＵＴ２が出力される。
【００７０】
すなわち、図４のタイミングチャートに示すように、インバータ１個当たりの遅延時間をＣＲとすると、インバータ３４，３６，３８のＮＭＯＳＭ２２，Ｍ２４，Ｍ２６のドレイン電圧は全て６ＣＲの周期で変化する。また、インバータ３６のＮＭＯＳＭ２４のドレイン電圧は、インバータ３４のＮＭＯＳＭ２２のドレイン電圧よりも位相がＣＲだけ遅く、かつ波形が反転している。同様に、インバータ３８のＮＭＯＳＭ２６のドレイン電圧（ＶＯＵＴ１）は、インバータ３６のＮＭＯＳＭ２４のドレイン電圧よりも位相がＣＲだけ遅く、かつ波形が反転しており、インバータ３４のＮＭＯＳＭ２２のドレイン電圧は、インバータ３８のＮＭＯＳＭ２６のドレイン電圧よりも位相がＣＲだけ遅く、かつ波形が反転している。
【００７１】
前述の通り、変動補償型発振器１０では、温度補償用の電流源１２によって、ドレイン電流Ｉｄが、発振回路１６の各インバータ３４，３６，３８の入力段のＰＭＯＳＭ１６〜Ｍ２１の相互コンダクタンスｇｍの温度依存性を打ち消すように設定される。すなわち、本実施形態の場合、ドレイン電流Ｉｄが温度Ｔに比例（理想的には温度Ｔの３／２乗に比例）するように設定される。これにより、温度変動によるＰＭＯＳＭ１６〜Ｍ２１の相互コンダクタンスの変動を補償することができる。
【００７２】
また、負荷バイアス生成回路１４によって、発振回路１６の各インバータ３４，３６，３８の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７の抵抗値の温度依存性を打ち消すために、ＮＭＯＳＭ２２〜Ｍ２７のドレイン電圧がドレイン電流と同じ温度依存性を持つように制御される。これにより、温度変動によるＮＭＯＳＭ２２〜Ｍ２７の抵抗値の変動も補償することができ、温度変動によるクロックの変動を高精度に補償することができる。
【００７３】
なお、発振回路１６の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７は、線形領域で動作させるのが好ましい。線形領域で動作させることにより、負荷抵抗の低抵抗化がなされ、高周波のクロックＶＯＵＴ１，ＶＯＵＴ２出力を容易に得ることができる。
【００７４】
また、電流源１２のＰＭＯＳＭ２８〜Ｍ３１、負荷バイアス生成回路１４の電流源となるＰＭＯＳＭ１〜Ｍ４、および発振回路１６の電流源となるＰＭＯＳＭ５〜Ｍ１０を飽和領域で動作させることによって、ドレイン電流の電源電圧依存性を抑えることができる。また、これらのＰＭＯＳをカスコード構造として縦続接続することによって、さらにドレイン電流の電源電圧依存性を抑えることができる。これにより、電源電圧の変動によるクロック出力の変動を補償することができる。
【００７５】
また、電流源１２は、電流調整用抵抗ＶＲを備えているため、プロセス変動に伴う、個々の半導体チップにおけるクロック出力の変動を調整して、プロセス変動によるクロック出力の変動を補償することができる。
【００７６】
なお、電流源１２は、図２に示すＰＴＡＴ回路に限定されるわけではなく、従来公知の他の構成のＰＴＡＴ回路、又は同様の機能を有する電流源も適用可能である。また、電流調整用抵抗ＶＲも図３に示す構成のものに限定されるわけではなく、同様の機能を実現する他の回路構成のものを使用することも可能である。また、発振回路１６のインバータの個数は３個に限定されず、クロック出力が必要とする発振周波数に応じて適宜決めればよい。
【００７７】
本発明は、基本的に以上のようなものである。
以上、本発明の変動補償型発振器について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００７８】
【発明の効果】
以上詳細に説明した様に、本発明の変動補償型発振器によれば、主要変動要因である温度、電源電圧、プロセスの各変動に伴うクロック出力の変動を補償することができる。また、温度変動については、従来よりもさらに高精度に補償することが可能である。また、発振回路の負荷抵抗となるトランジスタを線形領域で動作させることにより、高周波のクロック出力を容易に得ることができる。
【図面の簡単な説明】
【図１】本発明の変動補償型発振器の一実施形態の構成概略図である。
【図２】電流源の一実施形態の構成概略図である。
【図３】電流調整用抵抗の一実施形態の構成概略図である。
【図４】発振回路の動作を表す一実施形態のタイミングチャートである。
【符号の説明】
１０ 変動補償型発振器
１２ 電流源
１４ 負荷バイアス生成回路
１６ 発振回路
１８，２２ 単位抵抗
２６ 抵抗素子
２０，２４ スイッチ
２８ 電圧生成回路
３０ オペアンプ
３２ レプリカ回路
３４，３６，３８ インバータ
Ｂ１，Ｂ２ バイポーラトランジスタ
Ｍ１〜Ｍ１０，Ｍ１２，Ｍ１３，Ｍ１６〜Ｍ２１，Ｍ２８〜Ｍ３１ Ｐ型ＭＯＳトランジスタ
Ｍ１１，Ｍ１４，Ｍ１５，Ｍ２２〜Ｍ２７，Ｍ３２，Ｍ３３ Ｎ型ＭＯＳトランジスタ
ＶＲ 電流調整用抵抗
【発明の属する技術分野】
本発明は、主要変動要因である温度、電源電圧、プロセスの各変動によるクロックの変動を補償する変動補償型発振器に関するものである。
【０００２】
【従来の技術】
半導体装置の外部から基準クロックを供給することなく、所定周波数のクロックを出力する発振器が知られている。このような発振器において、抵抗素子やキャパシタ等の外付け部品を使用することなく、主要変動要因である温度、電源電圧、プロセスの各変動に対するクロックの変動を補償する回路、すなわち温度、電源電圧、プロセスが変動してもクロックが変動しないように補償する回路に対する要求がある。
【０００３】
以下、この補償回路について、特許文献１，２を例に挙げて説明する。
【０００４】
特許文献１には、その図２ａに示されているように、温度変動に応じてＦＥＴ１２のゲートに接続されたバイアス電圧を変化させることによりＦＥＴ１２の移動度の温度変動を補償し、すなわちキャパシタ１４からＦＥＴ１２を介して流れるドレイン電流の温度依存性を抑え、温度変動に関わらず、常に一定の時間遅延する信号を発生する遅延回路が開示されている。なお、特許文献１は遅延回路に関するものであり、発振器に関するものではない。
【０００５】
特許文献２には、その図４に示されているように、ＦＥＴＭ３のバイアス電圧に温度依存性を与えて、ＦＥＴＭ３のドレイン電流が温度に対してほぼ一定となるようにする基準回路が開示されている。特許文献２は、特許文献１の回路よりもさらに正確に温度補償を行うために、温度依存性をより高次の項まで考慮してバイアス電圧を制御するものである。なお、特許文献２は基準回路に関するものであり、発振器に関するものではない。
【０００６】
すなわち、上記特許文献１，２では、トランジスタの移動度が温度依存性を有するので、移動度の温度依存性を打ち消すように、トランジスタを制御するゲート電圧に温度依存性を持たせる手法がとられれている。
【０００７】
しかし、特許文献１，２等の従来技術では、温度変動は考慮されているが、他の主要変動要因である電源電圧やプロセスの変動は考慮されていないし、発振器に特化されたものでもない。
【０００８】
また、特許文献１，２では温度補償についても充分であるとは言えない。例えば、特許文献１では、その図２ａに示されているＦＥＴ１２の抵抗値は温度補償されているが、ＦＥＴ２２の相互コンダクタンスｇｍは温度補償されていない。また、特許文献２では、その図１０に示されている回路を例に挙げて説明すると、ＦＥＴＭ２，Ｍ３の相互コンダクタンスｇｍは温度補償されているが、ＦＥＴＭ１の抵抗値は温度補償されていない。
【０００９】
このように、入力段のＦＥＴの相互コンダクタンスｇｍと、負荷抵抗となるＦＥＴの抵抗値のうちの一方を温度補償するだけでは、高精度に温度補償することはできない。
【００１０】
【特許文献１】
米国特許第４８４３２６５号明細書
【特許文献２】
特表平８−５０９３１２号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、主要変動要因である温度、電源電圧、プロセスの各変動に対するクロックの変動を高精度に補償することができる変動補償型発振器を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１バイアス電圧を出力する電流源と、第２バイアス電圧を出力する負荷バイアス生成回路と、所定周波数のクロックを出力する発振回路とを備え、
前記発振回路は、複数のインバータを有するリングオシレータであって、前記複数のインバータの各々は、電流源トランジスタと、そのゲート電圧に応じて、当該インバータの電流源トランジスタを介して供給されるドレイン電流を第１および第２のドレイン電流に分配する第１および第２の入力段トランジスタと、これら第１および第２のドレイン電流を第１および第２のドレイン電圧に変換する第１および第２の負荷抵抗トランジスタとを備え、前段のインバータの第１および第２のドレイン電圧が後段のインバータの第１および第２の入力段トランジスタのゲートに各々入力され、
前記電流源は、温度変動による、前記発振回路の複数のインバータの各々の第１および第２の入力段トランジスタの相互コンダクタンスの変動を補償するように、温度変動に応じて、その電流が変化するものであって、温度変動に応じて、その電流が変化する第１および第２のトランジスタと、当該電流源の電流を調整し前記第１バイアス電圧に変換する可変抵抗と、前記第１バイアス電圧の出力用トランジスタとを備え、
前記負荷バイアス生成回路は、前記電流源の電流と同じ温度依存性を持つ参照電圧を生成する電圧生成回路と、前記発振回路の複数のインバータの各々と同じ構成のレプリカ回路と、前記参照電圧と前記レプリカ回路の第２のドレイン電圧とが等しくなるように、前記第２バイアス電圧を制御するオペアンプとを備え、前記電圧生成回路は、電流源トランジスタと、当該電圧生成回路の電流源トランジスタを介して供給されるドレイン電流を前記参照電圧に変換する負荷抵抗トランジスタとを備え、前記レプリカ回路の第１および第２の入力段トランジスタのゲートは、それぞれ前記参照電圧およびグランドに接続され、
前記電圧生成回路の電流源トランジスタ、前記レプリカ回路の電流源トランジスタ、および前記発振回路の複数のインバータの各々の電流源トランジスタは、前記第１バイアス電圧により、それぞれのドレイン電流が前記電流源の電流と同じ温度依存性を持つように制御され、前記レプリカ回路の負荷抵抗トランジスタ、および前記発振回路の複数のインバータの各々の負荷抵抗トランジスタは、前記第２バイアス電圧により、それぞれのドレイン電圧がそのドレイン電流と同じ温度依存性を持つように制御されることを特徴とする変動補償型発振器を提供するものである。
【００１３】
ここで、前記電流源の第１バイアス電圧の出力用トランジスタ、前記電圧生成回路の電流源トランジスタ、前記レプリカ回路の電流源トランジスタ、および前記発振回路の複数のインバータの各々の電流源トランジスタは、カスコード構造に同数縦列接続されているのが好ましい。
【００１４】
また、前記発振回路の複数のインバータの各々の負荷抵抗トランジスタは線形領域で動作するのが好ましい。
【００１５】
また、前記可変抵抗は、その抵抗値が複数ビットの信号の値に応じて設定され、当該信号の上位側ビットの値に応じて設定され、当該上位側ビットに対応する抵抗値を持つ複数の単位抵抗と、前記信号の下位側ビットの値に応じて設定され、当該下位側ビットに対応する抵抗値を持つ複数の単位抵抗とを備えるのが好ましい。
【００１６】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の変動補償型発振器を詳細に説明する。
【００１７】
図１は、本発明の変動補償型発振器の一実施形態の構成概略図である。同図に示す変動補償型発振器１０は、主要変動要因である温度、電源電圧、プロセスの各変動に伴うクロックの変動を補償する機能を持つものであり、電流源１２と、負荷バイアス生成回路１４と、発振回路１６とを備えている。
【００１８】
図示例の変動補償型発振器１０において、電流源１２は、温度補償用の電流源であり、温度変動に応じて、その電圧が変化する２つのバイアス電圧ＶＢ１，ＶＢ２を出力する。
【００１９】
図２は、電流源の一実施形態の構成概略図である。同図に示す電流源１２は、電流が絶対温度に比例するＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）回路であり、バイアス電圧ＶＢ１，ＶＢ２の出力用のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）Ｍ２８，Ｍ２９，Ｍ３０，Ｍ３１と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）Ｍ３２，Ｍ３３と、温度変動に応じて、その電流が変化するＰＮＰ型バイポーラトランジスタＢ１，Ｂ２と、電流調整用抵抗ＶＲとを備えている。
【００２０】
ここで、ＰＭＯＳＭ２８，Ｍ３０、ＮＭＯＳＭ３２、およびバイポーラトランジスタＢ１は電源とグランドとの間に直列に接続されている。同様に、ＰＭＯＳＭ２９，Ｍ３１、ＮＭＯＳＭ３３、およびバイポーラトランジスタＢ２は、ＮＭＯＳＭ３３とバイポーラトランジスタＢ２との間に電流調整用抵抗ＶＲを介して、電源とグランドとの間に直列に接続されている。
【００２１】
また、ＰＭＯＳＭ２８，Ｍ２９のゲートはＰＭＯＳＭ２９のドレインに共通に接続されている。同様に、ＰＭＯＳＭ３０，Ｍ３１のゲートはＰＭＯＳＭ３１のドレインに共通に接続され、ＮＭＯＳＭ３２，Ｍ３３のゲートはＮＭＯＳＭ３２のドレインに共通に接続されている。すなわち、ＰＭＯＳＭ２８，Ｍ２９、ＰＭＯＳＭ３０，Ｍ３１、およびＮＭＯＳＭ３２，Ｍ３３のそれぞれはカレントミラー回路を構成する。
【００２２】
また、バイポーラトランジスタＢ１，Ｂ２のベースはグランドに共通に接続されている。
【００２３】
電流調整用抵抗ＶＲは、個々の半導体チップにおいて、プロセス変動に伴うクロックの中心周波数のずれを補正するためのものであり、信号ＳＥＬ＜７：０＞の値に応じて、その抵抗値が変化する可変抵抗である。電流調整用抵抗ＶＲの抵抗値を変更することによって電流源１２を流れる電流が変化し、その結果、バイアス電圧ＶＢ１，ＶＢ２の値が変化する。これにより、プロセス変動に伴うクロックの中心周波数のずれを補正できる。
【００２４】
図３は、電流調整用抵抗の一実施形態の構成概略図である。同図に示す電流調整用抵抗ＶＲは、その抵抗値が１６Ｒ０である１５個の単位抵抗１８＿１，１８＿２，…，１８＿１５と、１６個のスイッチ２０＿１，２０＿２，…，２０＿１６と、その抵抗値がＲ０である１５個の単位抵抗２２＿１，２２＿２，…，２２＿１５と、１６個のスイッチ２４＿１，２４＿２，…，２４＿１６と、その抵抗値がＲｄｅｆである抵抗素子２６とを備えている。
【００２５】
ここで、抵抗値Ｒｄｅｆの抵抗素子２６の一方の端子は端子−に接続され、その他方の端子は、スイッチ２４＿１およびスイッチ２０＿１を介して端子＋に接続されている。
【００２６】
また、抵抗値がＲ０である１５個の単位抵抗２２＿１，２２＿２，…，２２＿１５は直列に接続され、図中左端の単位抵抗２２＿１の左側の端子はスイッチ２４＿１の上側の端子に接続されている。また、それぞれの単位抵抗２２＿１，２２＿２，…，２２＿１５の右側の端子は、それぞれスイッチ２４＿２，２４＿３，…，２４＿１６を介してスイッチ２４＿１の下側の端子に並列に共通に接続されている。
【００２７】
同様に、抵抗値が１６Ｒ０である１５個の単位抵抗１８＿１，１８＿２，…，１８＿１５も直列に接続され、図中左端の単位抵抗１８＿１の左側の端子はスイッチ２０＿１の上側の端子に接続されている。また、それぞれの単位抵抗１８＿１，１８＿２，…，１８＿１５の右側の端子は、それぞれスイッチ２０＿２，２０＿３，…，２０＿１６を介してスイッチ２０＿１の下側の端子に並列に共通に接続されている。
【００２８】
単位抵抗１８＿１，１８＿２，…，１８＿１５は、上位４ビットの信号ＳＥＬ＜７：４＞に対応して設けられたものであり、その値に応じて、スイッチ２０＿１，２０＿２，…，２０＿１６のオンオフが制御される。一方、単位抵抗２２＿１，２２＿２，…，２２＿１５は、下位４ビットの信号ＳＥＬ＜３：０＞に対応して設けられたものであり、その値に対応して、スイッチ２４＿１，２４＿２，…，２４＿１６のオンオフが制御される。
【００２９】
信号ＳＥＬ＜７：０＞＝‘００ｈ’（１６進数、以下同様）の場合、スイッチ２０＿１，２４＿１がオン、他のスイッチは全てオフし、端子−と端子＋との間には抵抗値Ｒｄｅｆの抵抗素子２６だけが接続される。この場合の抵抗値はＲｄｅｆである。
【００３０】
また、例えば信号ＳＥＬ＜７：０＞＝‘０１ｈ’の場合には、スイッチ２０＿１，２４＿２がオン、他のスイッチは全てオフし、端子−と端子＋との間には、抵抗値Ｒ０の１個の単位抵抗２２＿１と抵抗値Ｒｄｅｆの抵抗素子２６とが直列に接続される。この場合の抵抗値は、Ｒｄｅｆ＋Ｒ０である。
【００３１】
また、例えば信号ＳＥＬ＜７：０＞の値が‘１０ｈ’の場合には、スイッチ２０＿２，２４＿１がオン、他のスイッチは全てオフし、端子−と端子＋との間には、抵抗値１６Ｒ０の１個の単位抵抗１８＿１と抵抗値Ｒｄｅｆの抵抗素子２６とが直列に接続される。この場合の抵抗値は、Ｒｄｅｆ＋１６Ｒ０である。
【００３２】
以下同様にして、下位４ビットの信号ＳＥＬ＜３：０＞の値が‘１ｈ’増える毎に、全体の抵抗値がＲ０ずつ増え、上位４ビットの信号ＳＥＬ＜７：４＞の値が‘１ｈ’増える毎に、全体の抵抗値が１６Ｒ０ずつ増えるように、スイッチ２０＿１，２０＿２，…，２０＿１６およびスイッチ２４＿１，２４＿２，…，２４＿１６のオンオフが制御される。信号ＳＥＬ＜７：０＞の値がｎ（ｎは０〜２５５の整数）の場合の抵抗値は、ｎ・Ｒ０＋Ｒｄｅｆである。
【００３３】
図示例の電流調整用抵抗ＶＲは、信号ＳＥＬ＜７：０＞の上位４ビットおよび下位４ビットのそれぞれに対応して、抵抗値が１６Ｒ０およびＲ０の単位抵抗を使用して構成されている。これにより、必要となる単位抵抗の個数を削減することができる。また、電流調整用抵抗ＶＲでは、信号ＳＥＬ＜７：０＞の値に関わらず、常に２つのスイッチのみがオンするので、スイッチのオンオフに関わる変動要因の増大を抑えることができる。
【００３４】
ＰＴＡＴ回路は従来公知の回路であり、当業者には、その構成や動作は周知のものである。従って、ここではその詳細な説明は省略する。電流源１２の温度特性は、理想的には下記式のように、後述する発振回路１６のインバータ３４，３６，３８の入力段のＰＭＯＳＭ１６〜Ｍ２１のドレイン電流Ｉｄが、温度Ｔの３／２に比例するように設定することにより、これらの相互コンダクタンスｇｍの温度依存性を打ち消すことが可能となる。
【００３５】
【００３６】
前述のように、図２に示す電流源１２は、電流が絶対温度に比例するＰＴＡＴ回路である。従って、電流源１２では、ＰＭＯＳＭ２８，Ｍ３０、ＮＭＯＳＭ３２、およびバイポーラトランジスタＢ１を介して流れるドレイン電流Ｉｄと、ＰＭＯＳＭ２９，Ｍ３１、ＮＭＯＳＭ３３、電流調整用抵抗ＶＲ、およびバイポーラトランジスタＢ２を介して流れるドレイン電流Ｉｄとは等しく、温度Ｔに比例するように設定される。
【００３７】
さらに高い精度でドレイン電流Ｉｄを温度Ｔに依存させる必要がある場合には、例えば特許文献１，２等に開示の従来技術を利用して、ドレイン電流Ｉｄが温度Ｔの３／２乗に比例するように近づけるようにすることも可能である。
【００３８】
また、ＰＭＯＳＭ２８〜Ｍ３１、およびＮＭＯＳＭ３２，Ｍ３３はその飽和領域で動作させる。飽和領域では、ドレイン電圧の変動に対してドレイン電流がほとんど変化しないため、電源電圧の変動によるドレイン電流の変動を抑えることができる。また、ＰＭＯＳＭ２８，Ｍ３０、およびＰＭＯＳＭ２９，Ｍ３１のように、トランジスタを縦列接続してカスコード構造とすれば、飽和領域におけるドレイン電流の変化をさらに抑えることができるので好ましい。
【００３９】
前述のように、電流源１２では、ＰＭＯＳＭ２８，Ｍ３０、ＮＭＯＳＭ３２、およびバイポーラトランジスタＢ１を介して流れる電流と、ＰＭＯＳＭ２９，Ｍ３１、ＮＭＯＳＭ３３、電流調整用抵抗ＶＲ、およびバイポーラトランジスタＢ２を介して流れる電流とは等しく絶対温度に比例して増減する。温度が上がると電流量が増え、これに応じてバイアス電圧ＶＢ１，ＶＢ２は下がる。一方、温度が下がると電流量が減り、バイアス電圧ＶＢ１，ＶＢ２は上昇する。
【００４０】
また、プロセスが、ティピカルを中心としてベスト側に傾いている場合、電流調整用抵抗ＶＲの抵抗値は大きくなるように設定される。これにより、電流量が減ってバイアス電圧ＶＢ１，ＶＢ２は上昇する。一方、プロセスがワースト側に傾いている場合、電流調整用抵抗ＶＲの抵抗値は小さくなるように設定される。これにより、電流量が増大してバイアス電圧ＶＢ１，ＶＢ２は低くなる。
【００４１】
バイアス電圧ＶＢ１，ＶＢ２は、後述する負荷バイアス生成回路１４および発振回路１６の電流源に供給される。バイアス電圧ＶＢ１，ＶＢ２が上昇すると、発振回路１６の電流源から供給される電流量が減少し、クロックＶＯＵＴ１，ＶＯＵＴ２の発振周波数は低くなる方向に調整される。一方、バイアス電圧ＶＢ１，ＶＢ２が下がると電流量が増大し、クロックＶＯＵＴ１，ＶＯＵＴ２の発振周波数は高くなる方向に調整される。
【００４２】
続いて、図１に示す負荷バイアス生成回路１４は、温度変動に応じて、その電圧が変化するバイアス電圧ＶＢ３を生成するものであり、電圧生成回路２８と、オペアンプ３０と、レプリカ回路３２とを備えている。
【００４３】
まず、電圧生成回路２８は、参照電圧Ｖｒｅｆを生成するものであり、電流源となる２つのＰＭＯＳＭ１，Ｍ２と、これらのＰＭＯＳＭ１，Ｍ２を介して供給されるドレイン電流を参照電圧Ｖｒｅｆに変換する負荷抵抗となるＮＭＯＳＭ１１とを備えている。
【００４４】
ここで、ＰＭＯＳＭ１，Ｍ２およびＮＭＯＳＭ１１は、電源とグランドとの間に直列に接続されている。すなわち、ＰＭＯＳＭ１，Ｍ２はカスコード構造に縦列接続されている。また、ＰＭＯＳＭ１，Ｍ２のゲートには、電流源１２から供給されるバイアス電圧ＶＢ１，ＶＢ２がそれぞれ入力され、ＮＭＯＳＭ１１のゲートは、自分自身のドレインに接続されている。
【００４５】
電圧生成回路２８では、電流源となるＰＭＯＳＭ１，Ｍ２を介して供給される電流が、負荷抵抗となるＮＭＯＳＭ１１によって電圧に変換され、ＮＭＯＳＭ１１のドレイン側のノードに参照電圧Ｖｒｅｆが発生される。参照電圧Ｖｒｅｆは以下のように表される。
【００４６】
オペアンプ３０は、その端子−と端子＋の電圧が等しくなるように、その出力信号であるバイアス電圧ＶＢ３を制御する。オペアンプ３０の端子−には参照電圧Ｖｒｅｆが入力され、その端子＋には、レプリカ回路３２のＮＭＯＳＭ１５のドレインが接続されている。また、バイアス電圧ＶＢ３は、レプリカ回路３２の負荷抵抗となるＮＭＯＳＭ１４，Ｍ１５、および発振回路１６の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７のゲートに共通に入力されている。
【００４７】
レプリカ回路３２は、発振回路１６の各インバータ３４，３６，３８と同じ構造のインバータであり、同じく電流源となる２つのＰＭＯＳＭ３，Ｍ４と、入力段の２つのＰＭＯＳＭ１２，Ｍ１３と、負荷抵抗となる２つのＮＭＯＳＭ１４，Ｍ１５とを備えている。
【００４８】
ここで、ＰＭＯＳＭ３，Ｍ４は、電源とノードＡとの間にカスコード構造に縦列接続され、そのゲートには、電流源１２から供給されるバイアス電圧ＶＢ１，ＶＢ２がそれぞれ入力されている。
【００４９】
また、ＰＭＯＳＭ１２およびＮＭＯＳＭ１４はノードＡとグランドとの間に直列に接続され、ＰＭＯＳＭ１３およびＮＭＯＳＭ１５もノードＡとグランドとの間に直列に接続されている。また、ＰＭＯＳＭ１２，Ｍ１３のゲートは、それぞれ参照電圧Ｖｒｅｆおよびグランドに接続され、ＮＭＯＳＭ１４，Ｍ１５のゲートにはオペアンプ３０の出力信号であるバイアス電圧ＶＢ３が共通に入力されている。
【００５０】
負荷バイアス生成回路１４において、電流源となるＰＭＯＳＭ１，Ｍ２、およびＰＭＯＳＭ３，Ｍ４は、電流源１２のＰＭＯＳＭ２８〜Ｍ３１と同様に飽和領域で動作させる。これにより、電源電圧の変動によるドレイン電流の変動を抑えることができる。また、図示例のように、カスコード構造としてトランジスタを縦続接続することにより、電源電圧の変動によるドレイン電流の変動をさらに抑えることができる。
【００５１】
ＰＭＯＳＭ１，Ｍ２、およびＰＭＯＳＭ３，Ｍ４を介して流れる電流は、電流源１２を流れる電流と等しく、温度変動に応じてその電流量が変化する。このため、参照電圧Ｖｒｅｆは、ＰＭＯＳＭ１，Ｍ２を介して流れる電流と同じ温度依存性を持つ。また、オペアンプ３０によって、参照電圧Ｖｒｅｆとレプリカ回路３２のＮＭＯＳＭ１５のドレイン電圧とが等しくなるように、バイアス電圧ＶＢ３が制御されるため、ＮＭＯＳＭ１５のドレイン電圧は、ＰＭＯＳＭ３，Ｍ４を介して流れる電流と同じ温度依存性を持つ。
【００５２】
このバイアス電圧ＶＢ３を発振回路１６の各インバータ３４，３６，３８の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７のゲートに共通に与えることによって、ＮＭＯＳＭ２２〜Ｍ２７のドレイン電圧は、そのドレイン電流と同じ温度依存性を持つ。ドレイン電圧およびドレイン電流が同じ温度依存性を持つ場合、ＮＭＯＳＭ２２〜Ｍ２７の抵抗値は温度依存性がなくなるため、温度変動に伴う、ＮＭＯＳＭ２２〜Ｍ２７の抵抗値の変動を補償することができる。
【００５３】
なお、本実施形態では、電流源１２がＰＴＡＴ回路で構成されているため、発振回路１６の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７の抵抗値ｒｄｓの温度依存性は、ｒｄｓ∝Ｔ＾（１／４）と若干ではあるが残る。
【００５４】
すなわち、理想的には、
【００５５】
これに対し、本実施形態のように、ＰＴＡＴ回路を使用した場合には、
【００５６】
しかし、前述のように、例えば特許文献１，２等の従来技術を適用し、電流源１２において、ドレイン電流Ｉｄを、Ｉｄ∝Ｔ＾（３／２）に近づけることによって、ｒｄｓの温度依存性を解消することが可能である。
【００５７】
続いて、図１に示す発振回路１６は、所定の発振周波数の差動クロックＶＯＵＴ１，ＶＯＵＴ２を出力するものであり、リングオシレータを構成する３つのインバータ３４，３６，３８を備えている。
【００５８】
インバータ３４は、電流源となる２つのＰＭＯＳＭ５，Ｍ６と、入力段の２つのＰＭＯＳＭ１６，Ｍ１７と、負荷抵抗となる２つのＮＭＯＳＭ２２，Ｍ２３とを備えている。同様に、インバータ３６は、ＰＭＯＳＭ７，Ｍ８と、ＰＭＯＳＭ１８，Ｍ１９と、ＮＭＯＳＭ２４，Ｍ２５とを備えている。インバータ３８は、ＰＭＯＳＭ９，Ｍ１０と、ＰＭＯＳＭ２０，Ｍ２１と、ＮＭＯＳＭ２６，Ｍ２７とを備えている。
【００５９】
インバータ３４において、電流源となる２つのＰＭＯＳＭ５，Ｍ６は電源とノードＢとの間にカスコード構造に縦列接続されている。また、入力段のＰＭＯＳＭ１６および負荷抵抗となるＮＭＯＳＭ２２はノードＢとグランドとの間に直列に接続され、同様に入力段のＰＭＯＳＭ１７および負荷抵抗となるＮＭＯＳＭ２３とはノードＢとグランドとの間に直列に接続されている。なお、インバータ３６，３８についても同様である。
【００６０】
インバータ３４，３６，３８の電流源となるＰＭＯＳＭ５，Ｍ７，Ｍ９およびＰＭＯＳＭ６，Ｍ８，Ｍ１０のゲートには、電流源１２から供給されるバイアス電圧ＶＢ１，ＶＢ２がそれぞれ共通に入力されている。
【００６１】
また、インバータ３４の入力段のＰＭＯＳＭ１６，Ｍ１７のゲートは、インバータ３８の負荷抵抗となるＮＭＯＳＭ２６，Ｍ２７のドレイン側のノードにそれぞれ接続され、同様にインバータ３６のＰＭＯＳＭ１８，Ｍ１９のゲートは、インバータ３４のＮＭＯＳＭ２２，Ｍ２３のドレイン側のノードにそれぞれ接続され、インバータ３８のＰＭＯＳＭ２０，Ｍ２１のゲートは、インバータ３６のＮＭＯＳＭ２４，Ｍ２５のドレイン側のノードにそれぞれ接続されている。
【００６２】
また、インバータ３４，３６，３８の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７のゲートには、負荷バイアス生成回路１４のオペアンプ３０から供給されるバイアス電圧ＶＢ３が共通に入力されている。
【００６３】
発振回路１６において、電流源となるＰＭＯＳＭ５，Ｍ６、ＰＭＯＳＭ７，Ｍ８、およびＰＭＯＳＭ９，Ｍ１０は、電流源１２のＰＭＯＳＭ２８〜Ｍ３１と同様に飽和領域で動作させる。これにより、電源電圧の変動によるドレイン電流の変動を抑えることができる。また、図示例のように、カスコード構造としてトランジスタを縦続接続することにより、電源電圧の変動によるドレイン電流の変動をさらに抑えることができる。
【００６４】
発振回路１６のそれぞれのインバータ３４，３６，３８では、電流源となるＰＭＯＳＭ５，Ｍ６、ＰＭＯＳＭ７，Ｍ８、およびＰＭＯＳＭ９，Ｍ１０を介して、電源からバイアス電圧ＶＢ１，ＶＢ２に応じた電流が供給される。
【００６５】
例えば、インバータ３４において、ＰＭＯＳＭ１６よりもＰＭＯＳＭ１７のゲート電圧の方が低い場合、言い換えると、インバータ３８の負荷抵抗となるＮＭＯＳＭ２６よりもＮＭＯＳＭ２７のドレイン電圧の方が低い場合、電流源となるＰＭＯＳＭ５，Ｍ６を介して供給される電流は、ＰＭＯＳＭ１６よりもＰＭＯＳＭ１７を介してより多く流れる。その結果、負荷抵抗となるＮＭＯＳＭ２２のドレイン電圧は、ＮＭＯＳＭ２３のドレイン電圧よりも低くなる。
【００６６】
インバータ３４のＮＭＯＳＭ２２，Ｍ２３のドレイン電圧は、それぞれインバータ３６のＰＭＯＳＭ１８，Ｍ１９のゲートに入力されている。このため、ＮＭＯＳＭ２２のドレイン電圧が、ＮＭＯＳＭ２３のドレイン電圧よりも低くなると、ＰＭＯＳＭ１９よりもＰＭＯＳＭ１８を介してより多くの電流が流れる。その結果、ＮＭＯＳＭ２５のドレイン電圧は、ＮＭＯＳＭ２４のドレイン電圧よりも低くなる。
【００６７】
同様に、インバータ３６のＮＭＯＳＭ２４，Ｍ２５のドレイン電圧は、それぞれインバータ３８のＰＭＯＳＭ２０，Ｍ２１のゲートに入力されている。このため、ＮＭＯＳＭ２５のドレイン電圧が、ＮＭＯＳＭ２４のドレイン電圧よりも低くなると、ＰＭＯＳＭ２０よりもＰＭＯＳＭ２１を介してより多くの電流が流れる。その結果、ＮＭＯＳＭ２６のドレイン電圧は、ＮＭＯＳＭ２７のドレイン電圧よりも低くなる。
【００６８】
インバータ３８のＮＭＯＳＭ２６，Ｍ２７のドレイン電圧は、それぞれインバータ３４のＰＭＯＳＭ１６，Ｍ１７のゲートに入力されている。このため、ＮＭＯＳＭ２６のドレイン電圧が、ＮＭＯＳＭ２７のドレイン電圧よりも低くなると、ＰＭＯＳＭ１７よりもＰＭＯＳＭ１６を介してより多くの電流が流れる。その結果、ＮＭＯＳＭ２３のドレイン電圧は、ＮＭＯＳＭ２２のドレイン電圧よりも低くなる。
【００６９】
以下同様にして、負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７のドレイン電圧は、リングオシレータを構成する３つのインバータ３４，３６，３８の合計の遅延時間の２倍に相当する周期で、高電圧と低電圧との間で繰り返し変化する。その結果、一定の発振周波数の差動クロックＶＯＵＴ１，ＶＯＵＴ２が出力される。
【００７０】
すなわち、図４のタイミングチャートに示すように、インバータ１個当たりの遅延時間をＣＲとすると、インバータ３４，３６，３８のＮＭＯＳＭ２２，Ｍ２４，Ｍ２６のドレイン電圧は全て６ＣＲの周期で変化する。また、インバータ３６のＮＭＯＳＭ２４のドレイン電圧は、インバータ３４のＮＭＯＳＭ２２のドレイン電圧よりも位相がＣＲだけ遅く、かつ波形が反転している。同様に、インバータ３８のＮＭＯＳＭ２６のドレイン電圧（ＶＯＵＴ１）は、インバータ３６のＮＭＯＳＭ２４のドレイン電圧よりも位相がＣＲだけ遅く、かつ波形が反転しており、インバータ３４のＮＭＯＳＭ２２のドレイン電圧は、インバータ３８のＮＭＯＳＭ２６のドレイン電圧よりも位相がＣＲだけ遅く、かつ波形が反転している。
【００７１】
前述の通り、変動補償型発振器１０では、温度補償用の電流源１２によって、ドレイン電流Ｉｄが、発振回路１６の各インバータ３４，３６，３８の入力段のＰＭＯＳＭ１６〜Ｍ２１の相互コンダクタンスｇｍの温度依存性を打ち消すように設定される。すなわち、本実施形態の場合、ドレイン電流Ｉｄが温度Ｔに比例（理想的には温度Ｔの３／２乗に比例）するように設定される。これにより、温度変動によるＰＭＯＳＭ１６〜Ｍ２１の相互コンダクタンスの変動を補償することができる。
【００７２】
また、負荷バイアス生成回路１４によって、発振回路１６の各インバータ３４，３６，３８の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７の抵抗値の温度依存性を打ち消すために、ＮＭＯＳＭ２２〜Ｍ２７のドレイン電圧がドレイン電流と同じ温度依存性を持つように制御される。これにより、温度変動によるＮＭＯＳＭ２２〜Ｍ２７の抵抗値の変動も補償することができ、温度変動によるクロックの変動を高精度に補償することができる。
【００７３】
なお、発振回路１６の負荷抵抗となるＮＭＯＳＭ２２〜Ｍ２７は、線形領域で動作させるのが好ましい。線形領域で動作させることにより、負荷抵抗の低抵抗化がなされ、高周波のクロックＶＯＵＴ１，ＶＯＵＴ２出力を容易に得ることができる。
【００７４】
また、電流源１２のＰＭＯＳＭ２８〜Ｍ３１、負荷バイアス生成回路１４の電流源となるＰＭＯＳＭ１〜Ｍ４、および発振回路１６の電流源となるＰＭＯＳＭ５〜Ｍ１０を飽和領域で動作させることによって、ドレイン電流の電源電圧依存性を抑えることができる。また、これらのＰＭＯＳをカスコード構造として縦続接続することによって、さらにドレイン電流の電源電圧依存性を抑えることができる。これにより、電源電圧の変動によるクロック出力の変動を補償することができる。
【００７５】
また、電流源１２は、電流調整用抵抗ＶＲを備えているため、プロセス変動に伴う、個々の半導体チップにおけるクロック出力の変動を調整して、プロセス変動によるクロック出力の変動を補償することができる。
【００７６】
なお、電流源１２は、図２に示すＰＴＡＴ回路に限定されるわけではなく、従来公知の他の構成のＰＴＡＴ回路、又は同様の機能を有する電流源も適用可能である。また、電流調整用抵抗ＶＲも図３に示す構成のものに限定されるわけではなく、同様の機能を実現する他の回路構成のものを使用することも可能である。また、発振回路１６のインバータの個数は３個に限定されず、クロック出力が必要とする発振周波数に応じて適宜決めればよい。
【００７７】
本発明は、基本的に以上のようなものである。
以上、本発明の変動補償型発振器について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００７８】
【発明の効果】
以上詳細に説明した様に、本発明の変動補償型発振器によれば、主要変動要因である温度、電源電圧、プロセスの各変動に伴うクロック出力の変動を補償することができる。また、温度変動については、従来よりもさらに高精度に補償することが可能である。また、発振回路の負荷抵抗となるトランジスタを線形領域で動作させることにより、高周波のクロック出力を容易に得ることができる。
【図面の簡単な説明】
【図１】本発明の変動補償型発振器の一実施形態の構成概略図である。
【図２】電流源の一実施形態の構成概略図である。
【図３】電流調整用抵抗の一実施形態の構成概略図である。
【図４】発振回路の動作を表す一実施形態のタイミングチャートである。
【符号の説明】
１０ 変動補償型発振器
１２ 電流源
１４ 負荷バイアス生成回路
１６ 発振回路
１８，２２ 単位抵抗
２６ 抵抗素子
２０，２４ スイッチ
２８ 電圧生成回路
３０ オペアンプ
３２ レプリカ回路
３４，３６，３８ インバータ
Ｂ１，Ｂ２ バイポーラトランジスタ
Ｍ１〜Ｍ１０，Ｍ１２，Ｍ１３，Ｍ１６〜Ｍ２１，Ｍ２８〜Ｍ３１ Ｐ型ＭＯＳトランジスタ
Ｍ１１，Ｍ１４，Ｍ１５，Ｍ２２〜Ｍ２７，Ｍ３２，Ｍ３３ Ｎ型ＭＯＳトランジスタ
ＶＲ 電流調整用抵抗
Claims (4)
- 第１バイアス電圧を出力する電流源と、第２バイアス電圧を出力する負荷バイアス生成回路と、所定周波数のクロックを出力する発振回路とを備え、
前記発振回路は、複数のインバータを有するリングオシレータであって、前記複数のインバータの各々は、電流源トランジスタと、そのゲート電圧に応じて、当該インバータの電流源トランジスタを介して供給されるドレイン電流を第１および第２のドレイン電流に分配する第１および第２の入力段トランジスタと、これら第１および第２のドレイン電流を第１および第２のドレイン電圧に変換する第１および第２の負荷抵抗トランジスタとを備え、前段のインバータの第１および第２のドレイン電圧が後段のインバータの第１および第２の入力段トランジスタのゲートに各々入力され、
前記電流源は、温度変動による、前記発振回路の複数のインバータの各々の第１および第２の入力段トランジスタの相互コンダクタンスの変動を補償するように、温度変動に応じて、その電流が変化するものであって、温度変動に応じて、その電流が変化する第１および第２のトランジスタと、当該電流源の電流を調整し前記第１バイアス電圧に変換する可変抵抗と、前記第１バイアス電圧の出力用トランジスタとを備え、
前記負荷バイアス生成回路は、前記電流源の電流と同じ温度依存性を持つ参照電圧を生成する電圧生成回路と、前記発振回路の複数のインバータの各々と同じ構成のレプリカ回路と、前記参照電圧と前記レプリカ回路の第２のドレイン電圧とが等しくなるように、前記第２バイアス電圧を制御するオペアンプとを備え、前記電圧生成回路は、電流源トランジスタと、当該電圧生成回路の電流源トランジスタを介して供給されるドレイン電流を前記参照電圧に変換する負荷抵抗トランジスタとを備え、前記レプリカ回路の第１および第２の入力段トランジスタのゲートは、それぞれ前記参照電圧およびグランドに接続され、
前記電圧生成回路の電流源トランジスタ、前記レプリカ回路の電流源トランジスタ、および前記発振回路の複数のインバータの各々の電流源トランジスタは、前記第１バイアス電圧により、それぞれのドレイン電流が前記電流源の電流と同じ温度依存性を持つように制御され、前記レプリカ回路の負荷抵抗トランジスタ、および前記発振回路の複数のインバータの各々の負荷抵抗トランジスタは、前記第２バイアス電圧により、それぞれのドレイン電圧がそのドレイン電流と同じ温度依存性を持つように制御されることを特徴とする変動補償型発振器。 - 前記電流源の第１バイアス電圧の出力用トランジスタ、前記電圧生成回路の電流源トランジスタ、前記レプリカ回路の電流源トランジスタ、および前記発振回路の複数のインバータの各々の電流源トランジスタは、カスコード構造に同数縦列接続されている請求項１に記載の変動補償型発振器。
- 前記発振回路の複数のインバータの各々の負荷抵抗トランジスタは線形領域で動作する請求項１または２に記載の変動補償型発振器。
- 前記可変抵抗は、その抵抗値が複数ビットの信号の値に応じて設定され、当該信号の上位側ビットの値に応じて設定され、当該上位側ビットに対応する抵抗値を持つ複数の単位抵抗と、前記信号の下位側ビットの値に応じて設定され、当該下位側ビットに対応する抵抗値を持つ複数の単位抵抗とを備える請求項１〜３のいずれかに記載の変動補償型発振器。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295570A (ja) * | 2006-04-20 | 2007-11-08 | Honeywell Internatl Inc | 信号一致検出回路 |
| US7538619B2 (en) | 2006-05-04 | 2009-05-26 | Samsung Electronics Co., Ltd. | Oscillator reducing clock signal variations due to variations in voltage or temperature |
| JP2009153110A (ja) * | 2007-11-29 | 2009-07-09 | Nec Lcd Technologies Ltd | 遅延素子、可変遅延線及び電圧制御発振器並びにそれを備えた表示装置及びシステム |
| US8115559B2 (en) | 2009-01-06 | 2012-02-14 | Samsung Electronics Co., Ltd. | Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator |
| US8154272B2 (en) | 2008-06-05 | 2012-04-10 | Samsung Electronics Co., Ltd. | Reference voltage generating apparatus and method thereof for removing temperature invariant current components from a reference current |
| JP2012090009A (ja) * | 2010-10-18 | 2012-05-10 | Lapis Semiconductor Co Ltd | 半導体集積回路及び測定温度検出方法 |
| US8384462B2 (en) | 2007-11-29 | 2013-02-26 | Nlt Technologies, Ltd. | Delay element, variable delay line, and voltage controlled oscillator, as well as display device and system comprising the same |
| CN111313891A (zh) * | 2018-12-12 | 2020-06-19 | 上海川土微电子有限公司 | 一种环形压控振荡器 |
| CN114489210A (zh) * | 2022-01-13 | 2022-05-13 | 深圳市汇顶科技股份有限公司 | 电压产生器、电路、芯片及电子装置 |
-
2003
- 2003-03-31 JP JP2003095797A patent/JP2004304564A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295570A (ja) * | 2006-04-20 | 2007-11-08 | Honeywell Internatl Inc | 信号一致検出回路 |
| US7538619B2 (en) | 2006-05-04 | 2009-05-26 | Samsung Electronics Co., Ltd. | Oscillator reducing clock signal variations due to variations in voltage or temperature |
| JP2009153110A (ja) * | 2007-11-29 | 2009-07-09 | Nec Lcd Technologies Ltd | 遅延素子、可変遅延線及び電圧制御発振器並びにそれを備えた表示装置及びシステム |
| US8384462B2 (en) | 2007-11-29 | 2013-02-26 | Nlt Technologies, Ltd. | Delay element, variable delay line, and voltage controlled oscillator, as well as display device and system comprising the same |
| US8350555B2 (en) * | 2008-06-05 | 2013-01-08 | Samsung Electronics Co., Ltd. | Reference voltage generating apparatus and method thereof for removing temperature invariant current components from a reference current |
| US8154272B2 (en) | 2008-06-05 | 2012-04-10 | Samsung Electronics Co., Ltd. | Reference voltage generating apparatus and method thereof for removing temperature invariant current components from a reference current |
| US20120161744A1 (en) * | 2008-06-05 | 2012-06-28 | Hyoung-Rae Kim | Reference voltage generating apparatus and method |
| US8115559B2 (en) | 2009-01-06 | 2012-02-14 | Samsung Electronics Co., Ltd. | Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator |
| JP2012090009A (ja) * | 2010-10-18 | 2012-05-10 | Lapis Semiconductor Co Ltd | 半導体集積回路及び測定温度検出方法 |
| CN111313891A (zh) * | 2018-12-12 | 2020-06-19 | 上海川土微电子有限公司 | 一种环形压控振荡器 |
| CN111313891B (zh) * | 2018-12-12 | 2023-08-08 | 上海川土微电子有限公司 | 一种环形压控振荡器 |
| CN114489210A (zh) * | 2022-01-13 | 2022-05-13 | 深圳市汇顶科技股份有限公司 | 电压产生器、电路、芯片及电子装置 |
| CN114489210B (zh) * | 2022-01-13 | 2023-05-26 | 深圳市汇顶科技股份有限公司 | 电压产生器、电路、芯片及电子装置 |
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