JP4606884B2

JP4606884B2 - スイッチ制御回路

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Publication number: JP4606884B2
Application number: JP2005010807A
Authority: JP
Inventors: 正雄伊藤; 康夫森本; 敏夫熊本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-01-18
Filing date: 2005-01-18
Publication date: 2011-01-05
Anticipated expiration: 2025-01-18
Also published as: JP2006203362A

Description

この発明は、スイッチとして機能するトランジスタ素子をオン・オフ制御するスイッチ制御回路に関し、特にアナログ信号の導通・遮断を行うスイッチをオン・オフ制御するスイッチ制御回路に関するものである。

トランジスタ素子をスイッチとして用いる回路としては、サンプル・ホールド回路がよく知られている。この明細書では、理解を容易にするため、サンプル・ホールド回路のスイッチをオン・オフ制御するスイッチ制御回路を例に挙げて説明する。また、サンプル・ホールド回路の用途はアナログ信号をディジタル信号に変換するＡ／Ｄ変換器に限られないが、好適な用途としてＡ／Ｄ変換器を例に挙げて説明する。

図８は、サンプル・ホールド回路の基本的な構成を示す概念図である。また、図９は、図８に示す入力側と出力側のスイッチに与えるクロック制御信号の関係を示す波形図である。図８に示すように、サンプル・ホールド回路は、入力端ＩＮと出力端ＯＵＴの間にスイッチＳＷａ，ＳＷｂを直列に配置し、スイッチＳＷａ，ＳＷｂの接続端と接地（ＧＮＤ）との間に容量素子Ｃを接続した構成である。入力側のスイッチＳＷａに与えるクロック制御信号Φａと出力側のスイッチＳＷｂに与えるクロック制御信号Φｂは、図９に示すように相補的な関係にあり、スイッチＳＷａ，ＳＷｂは、交互にオン・オフ動作を行うように制御される。

入力側のスイッチＳＷａは、クロック制御信号Φａが電圧Ｖｄｄである期間ではオン動作して入力端ＩＮに印加されるアナログ信号を容量素子Ｃに与えて充電し（サンプル動作）、クロック制御信号Φａが電圧０になるとオフ動作を行う。すると、容量素子Ｃには、スイッチＳＷａがオフ動作する直前に印加されていたアナログ入力電圧値がそのまま保持される（ホールド動作）。出力側のスイッチＳＷｂに与えるクロック制御信号Φｂは、クロック制御信号Φａが電圧０である期間において電圧Ｖｄｄとなる。これによって、スイッチＳＷｂがオン動作を行い容量素子Ｃに保持されたアナログ入力電圧が出力端ＯＵＴから後段の回路に伝達される。

ところで、Ａ／Ｄ変換器では、アナログ入力電圧を読み込んでその電圧値に応じたデジタル信号を演算処理して出力するので、入力段に設けるサンプル・ホールド回路には高い精度が要求される。サンプル・ホールド回路の精度に影響を与える要素は、上記した回路動作から理解できるように入力側のスイッチＳＷａの動作特性である。それには、スイッチＳＷａのオン抵抗値と、そのオン抵抗値のアナログ入力電圧に対する依存性とがある。

まず、図１０を参照して、スイッチＳＷａのオン抵抗値が持つ意義について説明する。図１０は、図８に示すサンプル・ホールド回路の要部構成を示す模式図である。図１０に示すように、図８に示すサンプル・ホールド回路は、入力端ＩＮと出力端ＯＵＴとの間に設けられるスイッチ１０と、スイッチ１０の出力端と接地（ＧＮＤ）との間に設けられる容量素子１１とで模式的に表すことができる。スイッチ１０は図８に示すスイッチＳＷａに対応するが、容量素子１１は図８に示す容量素子Ｃの他に寄生的な容量素子も含む。

図１０において、サンプル動作時に読み込んだアナログ入力電圧Ｖｉｎに対して、ホールド動作時に保持出力される電圧Ｖｏｕｔは、スイッチ１０のオン抵抗値ｒと、容量素子１１のインピーダンス成分Ｚとを用いて
Ｖｏｕｔ＝Ｖｉｎ×Ｚ／（ｒ＋Ｚ）（１）
と近似的に表される。

式（１）から理解できるように、スイッチ１０のオン抵抗値ｒがインピーダンス成分Ｚに比べて十分に小さくない場合は、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎからずれる。その誤差Ｖｅｒｒは、
Ｖｅｒｒ＝Ｖｉｎ×ｒ／（ｒ＋Ｚ）（２）
となる。そこで、Ａ／Ｄ変換器のサンプル・ホールド回路では、この誤差Ｖｅｒｒを小さくするために、スイッチＳＷａのオン抵抗値を小さくする工夫がなされている。

但し、スイッチＳＷａは、半導体集積回路では、トランジスタ素子によって構成することが多いので、オン抵抗値を０にすることは不可能である。また、スイッチＳＷａのオン抵抗値を可能な限り小さくするためにトランジスタのサイズを大きくすると、出力端子に接続される寄生的な容量素子の容量値が大きくなり、インピーダンス成分Ｚが逆に増えるので、適度なサイズに抑えることになる。その結果、スイッチＳＷａの実際のオン抵抗値は、０に近いある大きさの値にならざるを得ず、サンプル・ホールド回路の精度劣化の原因となる。そして、使用する電源の低電圧化に伴いスイッチＳＷａのオン抵抗値は、益々増加するので、サンプル・ホールド回路の精度劣化が大きくなる。

次に、図１１と図１２を参照して、スイッチＳＷａのオン抵抗値のアナログ入力電圧に対する依存性について説明する。図１１は、ＮＭＯＳトランジスタを用いた場合のスイッチＳＷａのオン抵抗特性を示す図である。図１２は、ＣＭＯＳトランジスタを用いた場合のスイッチＳＷａのオン抵抗特性を示す図である。

スイッチＳＷａであるトランジスタのソース電極にはアナログ入力電圧Ｖｉｎが印加され、オン動作時のゲート電極には電圧Ｖｄｄが印加されるので、トランジスタのゲート・ソース間電圧Ｖｇｓは、Ｖｄｄ−Ｖｉｎとなり、アナログ入力電圧に依存する。例えば、スイッチＳＷａをＮＭＯＳトランジスタで構成した場合のオン抵抗値は、図１１に示すように、アナログ入力電圧Ｖｉｎに応じて変化する。

図１１に示すようにスイッチＳＷａのオン抵抗値が変化すると、アナログ入力電圧Ｖｉｎの値が大きいときと小さいときとで、誤差Ｖｅｒｒが変化する。その結果、サンプル・ホールド回路の出力電圧Ｖｏｕｔは、アナログ入力電圧Ｖｉｎに対して歪みの重畳された信号となり、精度が劣化する。この問題は、スイッチＳＷａをたとえＣＭＯＳトランジスタで構成しても回避できない。すなわち、ＣＭＯＳトランジスタを用いた場合は、図１２に示すように、ＰＭＯＳトランジスタのオン抵抗特性１２は、ＮＭＯＳトランジスタのオン抵抗特性１３とは逆向きとなる。そのため、スイッチＳＷａのオン抵抗値のアナログ入力電圧Ｖｉｎに対する依存性は、スイッチＳＷａをＮＭＯＳトランジスタで構成する場合（図１１）よりも低減されるが、それでも最終的に０にはならないので、サンプル・ホールド回路の精度劣化の原因となる。

要するに、サンプル・ホールド回路では、入力側で用いるスイッチＳＷａは、オン動作時の抵抗成分が当該スイッチを伝達するアナログ信号に歪みを発生させないようにするため、そのオン動作時の抵抗成分を十分に小さくすることができ、かつ伝達するアナログ信号の電圧値に依らずその抵抗成分が一定となるように制御する必要がある。

そこで、従来から、スイッチＳＷａをオン・オフ制御するスイッチ制御回路では、上記した問題を解決する工夫がなされている。以下、基本的な構成（図１３）と、それを具体化した回路例（例えば図１５，図１６）とを示す。まず、理解を容易にするため、まず、図１３を参照して、基本的な構成と動作について説明する。図１３は、スイッチＳＷａをオン・オフ制御するスイッチ制御回路の基本的な構成を示す概念図である。図１４は、図１３に示す回路の動作を説明するための各信号の波形例である。

図１３において、サンプル・ホールド回路１５のスイッチＳＷａは、ＮＭＯＳトランジスタで構成されている。クロック制御信号Φａ，Φｂは、図９に示した相補的関係を有して発生制御される。スイッチＳＷａのソース電極には入力端ＩＮとスイッチＳＷ１の一端とが接続されている。スイッチＳＷ１にはクロック制御信号Φａが印加される。スイッチＳＷ１の他端にはスイッチＳＷ２の一端と容量素子Ｃｐの一端とが接続されている。スイッチＳＷ２には、クロック制御信号Φｂが印加される

スイッチＳＷ２の他端は、接地（ＧＮＤ）に接続されている。容量素子Ｃｐの他端はスイッチＳＷ３の一端とスイッチＳＷ４の一端とに接続されている。スイッチＳＷ３にはクロック制御信号Φａが印加される。スイッチＳＷ４にはクロック制御信号Φｂが印加される。スイッチＳＷ４の他端は電源（電圧Ｖｄｄ）に接続されている。スイッチＳＷ３の他端はスイッチＳＷａのゲート電極とスイッチＳＷ５の一端とに接続されている。スイッチＳＷ５にはクロック制御信号Φｂが印加される。スイッチＳＷ５の他端は接地（ＧＮＤ）に接続されている。

図１３に示すスイッチ制御回路の動作を簡単に説明する。図１４では、図１３に示すクロック制御信号Φｂ（図１４（１））、入力端ＩＮに印加されるアナログ入力電圧Ｖｉｎ（図１４（２））およびスイッチＳＷａのゲート電極に印加される制御信号（図１４（３））の各波形例が示されている。

クロック制御信号Φｂが電圧Ｖｄｄである期間では、スイッチＳＷ２とスイッチＳＷ４とがオン動作状態となり、容量素子Ｃｐの電圧Ｖｄｄを印加して充電する。この充電動作クロック制御信号Φｂが電圧０となると終了し、直前の電圧Ｖｄｄが容量素子Ｃｐに保持される。このクロック制御信号Φｂが電圧Ｖｄｄである期間では、スイッチＳＷ５はオン動作しているので、スイッチＳＷａはゲート電極が接地（ＧＮＤ）に接続され、オフ動作状態にある。

クロック制御信号Φａ（図１４（２））が電圧Ｖｄｄになると、クロック制御信号Φｂが電圧０となりスイッチＳＷ２，ＳＷ４，ＳＷ５がオフ動作し、スイッチＳＷ１，ＳＷ３がそれぞれオン動作する。すると、容量素子Ｃｐの一端にはアナログ入力電圧Ｖｉｎ（図１４（２））が印加されるので、スイッチＳＷａのゲート電極には、アナログ入力電圧Ｖｉｎに容量素子Ｃｐに保持された電圧Ｖｄｄが加算されたＶｉｎ＋Ｖｄｄなる電圧が印加される（図１４（３））。

図１３に示すスイッチ制御回路では、スイッチＳＷａがオン動作する期間には、ゲート電極にＶｉｎ＋Ｖｄｄなる電圧が印加されるので、スイッチＳＷａのゲート・ソース間電圧Ｖｇｓは常に電圧Ｖｄｄとなる。その結果、オン抵抗値を小さくすることができ、またアナログ入力電圧Ｖｉｎの値に依らずオン抵抗値を一定に保つことができるので、サンプル・ホールド回路の精度劣化を防止することができる。

次に、図１３の基本動作を実現する具体的な構成例について説明する。図１５は、従来のスイッチ制御回路の具体的な構成例を示す回路図（その１）である。図１６は、従来のスイッチ制御回路の具体的な構成例を示す回路図（その２）である。なお、図１５と図１６において、ＭＮは、ＮＭＯＳトランジスタを意味し、ＭＰは、ＰＭＯＳトランジスタを意味している。

図１５は、非特許文献１に示されている回路である。ここでは、第１の従来例回路と称する。図１５において、トランジスタＭＮ１のドレイン電極は電源（電圧Ｖｄｄ）に接続され、ソース電極は容量素子Ｃｐ１の一端とトランジスタＭＮ２のゲート電極とトランジスタＭＮ３のゲート電極とに接続されている。トランジスタＭＮ２のドレイン電極は電源（電圧Ｖｄｄ）に接続され、ソース電極は容量素子Ｃｐ２の一端とトランジスタＭＮ１のゲート電極とに接続されている。

トランジスタＭＮ３のドレイン電極は電源（電圧Ｖｄｄ）に接続され、ソース電極は容量素子Ｃｐ３の一端とトランジスタＭＰ４のドレイン電極およびバックゲートとに接続されている。容量素子Ｃｐ３の他端は、トランジスタＭＮ１０のドレイン電極とトランジスタＭＰ８，ＭＮ９，ＭＮ１１の各ソース電極とに接続されている。トランジスタＭＮ１０のソース電極は、接地（ＧＮＤ）に接続されている。トランジスタＭＮ１０のゲート電極と容量素子Ｃｐ１の他端とインバータＩＮＶの入力端とにはクロック制御信号Φｂが印加される。

トランジスタＭＰ４のソース電極はトランジスタＭＮ５のドレイン電極とトランジスタＭＮ９，ＭＮ１１の各ゲート電極とサンプル・ホールド回路１５のスイッチＳＷａのゲート電極とに接続されている。トランジスタＭＰ４のゲート電極はトランジスタＭＮ９，ＭＰ７，ＭＰ８の各ドレイン電極に接続されている。トランジスタＭＰ７のソース電極は電源（電圧Ｖｄｄ）に接続され、ゲート電極にはクロック制御信号Φａが印加される。またトランジスタＭＰ８ゲート電極にもクロック制御信号Φａが印加される。

トランジスタＭＮ５のゲート電極は電源（電圧Ｖｄｄ）に接続され、ソース電極はトランジスタＭＮ６のドレイン電極に接続されている。トランジスタＭＮ６のソース電極は接地（ＧＮＤ）に接続され、ゲート電極にはクロック制御信号Φｂが印加される。トランジスタＭＮ１１のドレイン電極は、サンプル・ホールド回路１５の入力端ＩＮ（スイッチＳＷａのソース電極）に接続されている。

以上の構成において、トランジスタＭＮ５は、常時オン動作状態にある。クロック制御信号Φｂが電圧Ｖｄｄである期間では、トランジスタＭＮ６がオン動作状態にあり、スイッチＳＷａのゲート電極、およびトランジスタＭＮ９，ＭＮ１１のゲート電極を接地電位に引き込み、オフ動作させる。また、この期間では、クロック制御信号Φａが０電圧であるので、トランジスタＭＰ７がオン動作状態にあり、トランジスタＭＰ４をオフ動作させる。トランジスタＭＮ１，ＭＮ２、容量素子Ｃｐ１，Ｃｐ２およびインバータＩＮＶは、全体としてクロック制御信号Φｂを昇圧する回路を構成し、クロック制御信号Φｂが電圧Ｖｄｄである期間毎に、トランジスタＭＮ３，ＭＮ１０がオン動作して容量素子Ｃｐ３に電圧Ｖｄｄを保持させる動作が繰り返えされる。

クロック制御信号Φａが電圧Ｖｄｄである期間では、この容量素子Ｃｐ３は、トランジスタＭＮ３側を正極とし、トランジスタＭＮ１０側を負極とするいわゆる電池（電圧Ｖｄｄ）として機能する。すなわち、クロック制御信号Φａが電圧Ｖｄｄである期間では、トランジスタＭＰ８がオン動作状態になるので、トランジスタＭＰ４は、ゲート電極が上記電池の負極端に接続され、ソース電極が上記電池の正極端に接続されてオン動作状態になる。これによって、スイッチＳＷａがオン動作状態になる。同時に、トランジスタＭＮ１１がオン動作状態となるので、入力端ＩＮに印加されるアナログ入力電圧Ｖｉｎは電圧Ｖｄｄだけ持ち上げられてスイッチＳＷａのソース電極に印加される。つまり、スイッチＳＷａのゲート・ソース間電圧Ｖｇｓはアナログ入力電圧Ｖｉｎと無関係に一定電圧Ｖｄｄに保持される。トランジスタＭＮ７がオン動作状態を維持するので、クロック制御信号Φａが電圧Ｖｄｄである期間でのトランジスタＭＰ４の安定動作が補償される。

次に、図１６は、非特許文献２に示されている回路である。ここでは、第２の従来例回路と称する。なお、非特許文献２に示す図（Ｆｉｇ．１）では、サンプル・ホールド回路１５のスイッチＳＷａ等の一部素子は、明示してないが、同趣旨の記述がある。図１６において、サンプル・ホールド回路１５の入力端ＩＮ（スイッチＳＷａのソース電極）にはトランジスタＭＰ１のソース電極およびバックゲートが接続されている。トランジスタＭＰ１のドレイン電極はトランジスタＭＮ２のドレイン電極と容量素子Ｃｐの一端とに接続され、トランジスタＭＮ２のソース電極は接地（ＧＮＤ）に接続されている。容量素子Ｃｐの他端はトランジスタＭＰ３のドレイン電極およびバックゲートとトランジスタＭＰ４のソース電極およびバックゲートとトランジスタＭＮ６のドレイン電極とに接続され、また、スイッチＳＷａのゲート電極に接続されている。

トランジスタＭＰ３のソース電極は電源（電圧Ｖｄｄ）に接続され、ゲート電極はトランジスタＭＰ４，ＭＮ５の各ドレイン電極に接続されている。トランジスタＭＮ５のソース電極は接地（ＧＮＤ）に接続されている。クロック制御信号Φｂは、トランジスタＭＰ１，ＭＮ２，ＭＰ４，ＭＮ５の各ゲート電極に印加される。また、トランジスタＭＮ６のソース電極はトランジスタＭＮ７のドレイン電極に接続され、トランジスタＭＮ７のソース電極は接地（ＧＮＤ）に接続されている。そして、トランジスタＭＮ６のゲート電極は電源（Ｖｄｄ）に接続され、トランジスタＭＮ７のゲート電極にはクロック制御信号Φｂが印加される。

以上の構成において、トランジスタＭＮ６は、常時オン動作状態にある。クロック制御信号Φｂが電圧Ｖｄｄである期間では、トランジスタＭＮ２がオン動作状態になるので、容量素子Ｃｐの一端は接地（ＧＮＤ）に接続された状態になる。同時にトランジスタＭＮ５がオン動作状態になるので、トランジスタＭＰ４はゲート電極が接地電位に引き込されてオン動作状態になり、容量素子Ｃｐの他端に電圧Ｖｄｄを印加する。これによって、電源（電圧Ｖｄｄ）→トランジスタＭＰ４→容量素子Ｃｐ→トランジスタＭＮ２→接地（ＧＮＤ）の経路で充電電流が流れ、容量素子Ｃｐは電圧Ｖｄｄに充電される。このとき、トランジスタＭＮ７がオン動作状態になるので、スイッチＳＷａはゲート電極が接地電位に引き込まれるので、オフ動作状態になる。

クロック制御信号Φｂが電圧０である期間では、トランジスタＭＰ１，ＭＰ４がオン動作状態になる。トランジスタＭＰ４がオン動作状態になると、容量素子Ｃｐの端子電圧がトランジスタＭＰ４を介してトランジスタＭＰ３のゲート電極に印加されるので、トランジスタＭＰ３はオフ動作状態になり、容量素子Ｃｐの端子電圧が確定する。この容量素子Ｃｐの端子電圧によってスイッチＳＷａがオン動作状態になる。入力端ＩＮに印加されるアナログ入力電圧ＶｉｎはトランジスタＭＰ１を介して容量素子Ｃｐの一端に印加されるので、スイッチＳＷａのゲート電極にはＶｄｄ＋Ｖｉｎなる電圧が印加される。これは、図８にて説明した状態であり、スイッチＳＷａのゲート・ソース間電圧Ｖｇｓは、アナログ入力電圧Ｖｉｎと無関係に一定電圧Ｖｄｄに保持される。

"A 1.5-V,10-bit,14.3-MS/s CMOS Pipeline Analog-to-Digital Converter"IEEE Journal of Solid-State Circuits,Vol.34,No.5,May 1999,pp.559-606 "A Heap-Pump Circuit for Positive High Voltage Generators"IEICE Trans Electron.,Vol.E85-C,No.3,March 2002,pp.859-861

しかしながら、上記した第１の従来例回路では、３個の容量素子（Ｃｐ１，Ｃｐ２，Ｃｐ３）と１１個のトランジスタ（ＭＮ１，ＭＮ２，ＭＮ５，ＭＮ６，ＭＰ８〜ＭＮ１１，ＭＰ２，ＭＰ４，ＭＰ７）と１個のインバータ回路（ＩＮＶ）を要して構成されるので、構成素子数が多くレイアウトサイズが大きくなる。Ａ／Ｄ変換器は、単独で使用されるよりも、デジタル演算処理を行うＬＳＩにオンチップされることが多いので、コアサイズを小さくする必要がある。上記第１の従来例回路を使用すると、サンプル・ホールド回路のレイアウトサイズが大きくなり、最終的にはＡ／Ｄ変換器のコアサイズが大きくなるという問題がある。

これに対して上記第２の従来例回路は、１個の容量素子（Ｃｐ）と５個のトランジスタ（ＭＰ１，ＭＰ３，ＭＰ４，ＭＮ２，ＭＮ５）とで構成され、クロック制御信号Φもクロック制御信号Φｂのみでよくクロック制御信号Φａを発生する回路が不要であるので、上記第１の従来例回路よりも小規模回路となり、適用してもＡ／Ｄ変換器のコアサイズを大きくすることは回避できる。しかし、上記第２の従来例回路では、トランジスタの信頼性を損なう動作が行われるので、サンプル・ホールド回路のスイッチ制御に適用した場合に精度劣化や動作不能を起こす可能性がある。

すなわち、図１６において、上記第２の従来例回路では、クロック制御信号Φｂが電圧０である期間においては、上記したようにスイッチＳＷａのゲート電極には、アナログ入力電圧Ｖｉｎに電圧Ｖｄｄを加算した電圧が印加される。そのとき、トランジスタＭＰ４では、ゲート電極には電圧０が印加されるが、ソース電極、バックゲートおよびドレイン電極が共にＶｉｎ＋Ｖｄｄの電圧が印加される。したがって、トランジスタＭＰ４のゲート・ソース間電圧Ｖｇｓの絶対値は、Ｖｉｎ＋Ｖｄｄとなるので、トランジスタＭＰ４のゲート・ソース間には電源電圧を超過した電圧が印加されていることになる。

通常、トランジスタのゲート・ソース間に電源電圧以上の電圧を定期的に印加すると、素子の特性に変化を招来し、最悪の場合は破壊され動作不能となり得る。したがって、サンプル・ホールド回路のスイッチ制御に適用した場合に精度劣化や動作不能を起こす可能性がある。

また、トランジスタＭＰ１は、ゲート電極には電圧０が印加されるが、ソース電極およびバックゲートにはアナログ入力電圧Ｖｉｎが印加されるので、トランジスタＭＰ１のゲート・ソース間電圧Ｖｇｓの絶対値はＶｉｎとなる。その結果、トランジスタＭＰ１は、アナログ入力電圧Ｖｉｎが閾値を下回るとオフ動作を行って動作不能となる。これは、サンプル・ホールド回路で言えば、アナログ入力電圧の下限値が制限されることを意味するので、使用電圧範囲が限定されることになる。また、トランジスタＭＰ１のオン抵抗値がアナログ入力電圧に依存するので、サンプル・ホールド回路の精度が劣化する可能性がある。

この発明は、上記に鑑みてなされたものであり、制御対象スイッチのオン抵抗成分を十分に小さくして、アナログ信号の振幅値に依らずそのオン抵抗成分を一定にする制御を、回路規模を増大させずに、かつ制御精度や制御信頼性を損なうことなく行うことができるスイッチ制御回路を得ることを目的とする。

上述した目的を達成するために、この発明は、トランジスタ素子で構成される制御対象スイッチのアナログ信号入力端に一方の信号電極がそれぞれ接続され、動作極性が同じである第１および第２のトランジスタと、一方の信号電極が前記第１のトランジスタの他方の信号電極に接続され、他方の信号電極が接地に接続され、ゲート電極にクロック制御信号が印加され、動作極性が前記第１のトランジスタと同じである第３のトランジスタと、一方の信号電極が電源に接続され、動作極性が前記第１のトランジスタとは逆極性である第４のトランジスタと、ゲート電極が前記第２のトランジスタの他方の信号電極に接続され、一方の信号電極が前記制御対象スイッチのゲート電極に接続され、動作極性が前記第４のトランジスタと同じである第５のトランジスタと、一方の電極が前記第１のトランジスタの他方の信号電極に接続され、他方の電極が前記第４および第５のトランジスタの各他方の信号電極に接続される容量素子と、一方の信号電極が接地に接続され、ゲート電極に前記クロック制御信号が印加され、他方の信号電極が前記第１、第２、第４のトランジスタの各ゲート電極と前記第５のトランジスタの一方の信号電極とに接続され、動作極性が前記第１のトランジスタと同じである第６のトランジスタと、一方の信号電極が前記第５のトランジスタのゲート電極に接続され、ゲート電極が前記第５のトランジスタの一方の信号電極に接続され、他方の信号電極に前記クロック制御信号が印加され、動作極性が前記第５のトランジスタと同じである第７のトランジスタとを備えることを特徴とする。

この発明によれば、制御対象スイッチのゲート・ソース間電圧を常に電源電圧に維持してそのオン・オフ制御を行うことができるので、制御対象スイッチのオン抵抗成分を十分に小さくして、アナログ信号の振幅値に依らずそのオン抵抗成分を一定にする制御を行うことができる。その際に、制御対象スイッチのゲート電極に直接オン制御信号を印加するトランジスタ素子（第５のトランジスタ）のゲート・ソース間電圧が電源電圧を超過しないようにすることができるので、その制御対象スイッチを直接制御するトランジスタ素子の特性変化や破壊を回避することができる。したがって、この発明にかかるスイッチ制御回路を適用したアナログ回路の精度劣化や動作不良を防ぐことができる。

この発明によれば、使用素子数が少ないので、回路規模を増大させないで済む。また、制御動作時に構成要素であるトランジスタ素子の一部であるがそのゲート・ソース間電圧が電源電圧を超過しないようにすることができるので、そのトランジスタ素子の特性変化や破壊を回避することができる。したがって、この発明にかかるスイッチ制御回路を適用した回路の小型化に資することができ、同時に精度劣化や動作不良を防ぐことができる。特に、制御対象スイッチのゲート・ソース間電圧を常に電源電圧に維持してそのオン・オフ制御を行うことができるので、高精度なサンプル・ホールド回路が実現できるという効果を奏する。

以下に図面を参照して、この発明にかかるスイッチ制御回路の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１によるスイッチ制御回路を示す回路図である。図１において、サンプル・ホールド回路１は、図８に示すように、入力側のスイッチＳＷａと出力側のスイッチＳＷｂとで構成されるが、ここでは、入力側のスイッチＳＷａのみが示されている。スイッチＳＷａは、ＮＭＯＳトランジスタで構成されている。また、ＩＮはアナログ入力電圧が印加される入力端であり、ＯＵＴはサンプルされたアナログ入力電圧が出力される出力端である。

サンプル・ホールド回路１の入力端ＩＮ（スイッチＳＷａのソース電極）にはトランジスタＭＮ１，ＭＮ２の各ソース電極が接続されている。トランジスタＭＮ１のドレイン電極は容量素子Ｃｐの一端とトランジスタＭＮ３のドレイン電極とに接続されている。トランジスタＭＮ３のソース電極は接地（ＧＮＤ）に接続され、ゲート電極にはクロック制御信号Φｂが印加される。容量素子Ｃｐの他端は、トランジスタＭＰ４のドレイン電極およびバックゲートとトランジスタＭＰ５のソース電極およびバックゲートとに接続されている。

トランジスタＭＰ５のゲート電極は、トランジスタＭＮ２のドレイン電極とトランジスタＭＰ８のソース電極およびバックゲートとに接続されている。また、トランジスタＭＰ５のドレイン電極は、トランジスタＭＮ６のドレイン電極とトランジスタＭＰ８，ＭＮ２，ＭＮ１，ＭＰ４の各ゲート電極とスイッチＳＷａのゲート電極とに接続されている。トランジスタＭＰ８のドレイン電極にはクロック制御信号Φｂが印加される。トランジスタＭＮ６のゲート電極は電源（電圧Ｖｄｄ）に接続され、ソース電極はトランジスタＭＮ７のドレイン電極に接続されている。トランジスタＭＮ７のソース電極は接地（ＧＮＤ）に接続され、ゲート電極にはクロック制御信号Φｂが印加される。

次に、動作について説明する。トランジスタＭＮ６は、常時オン動作状態にある。クロック制御信号Φｂが電圧Ｖｄｄである期間では、トランジスタＭＮ７がオン動作状態になることによって、トランジスタＭＰ８，ＭＰ４がオン動作状態になる。一方、スイッチＳＷａ，トランジスタＭＮ２，ＭＮ１は、それぞれオフ動作状態になる。

このとき、トランジスタＭＮ３がオン動作状態になることによって、容量素子Ｃｐの一端が接地電位に引き込まれた状態になる。また、トランジスタＭＰ５は、ゲート電極にトランジスタＭＰ８を介してクロック制御信号Φｂの電圧Ｖｄｄが印加されるので、オフ動作状態にある。その結果、容量素子Ｃｐには、トランジスタＭＰ４を介して電源電圧Ｖｄｄが印加され、その電圧Ｖｄｄに充電される。

クロック制御信号Φｂが次の電圧０である期間では、トランジスタＭＮ７がオフ動作状態となる。これによって、トランジスタＭＰ４，ＭＰ８のゲート電極を接地側に引き込む電流が途絶える。また、トランジスタＭＮ３もクロック制御信号Φｂが電圧０になることで、オフ動作状態になる。これによって、容量素子Ｃｐの充電動作が終了し直前の電圧Ｖｄｄが保持され、トランジスタＭＰ５のソース電極およびバックゲートに電圧Ｖｄｄが印加される状態となる。

しかし、トランジスタＭＰ８は、接地側への電流引き込みが途絶えても直ぐにはオフ動作状態にならず以下のようにある期間だけオン動作状態を維持した後にオフ動作状態となる。したがって、トランジスタＭＰ８がオン動作状態を維持している期間では、トランジスタＭＰ８のドレイン電極での電圧Ｖｄｄから電圧０に降下する電圧変化がトランジスタＭＰ５のゲート電極に印加されるので、トランジスタＭＰ５はオン動作状態に遷移する。

トランジスタＭＰ５がオン動作状態になると、トランジスタＭＰ４のドレイン電極側に容量素子Ｃｐが保持している電圧ＶｄｄがトランジスタＭＰ５を介してスイッチＳＷａのゲート電極に印加され始める。トランジスタＭＰ５のドレイン電極の電位が上昇すると、トランジスタＭＮ１，ＭＮ２がオン動作状態に遷移し、またトランジスタＭＰ４がオフ動作状態になる。

そして、トランジスタＭＮ１がオン動作状態になると、入力端ＩＮに印加されるアナログ入力電圧Ｖｉｎが容量素子Ｃｐの一端に印加されるので、スイッチＳＷａのゲート電極の電位はＶｄｄ＋Ｖｉｎに上昇し安定する。その過程で、スイッチＳＷａのゲート電極の電位が電圧ＶｄｄからトランジスタＭＰ８の動作閾値を引いた電圧を超えるとトランジスタＭＰ８がオフ動作状態になる。

また、トランジスタＭＮ２がオン動作状態になると、入力端ＩＮに印加されるアナログ入力電圧ＶｉｎがトランジスタＭＮ２を介してトランジスタＭＰ５のゲート電極に印加される。このとき、トランジスタＭＰ５は、ソース電極、バックゲートおよびドレイン電極は共に、Ｖｄｄ＋Ｖｉｎの電圧が印加されている状態となるが、トランジスタＭＮ２は、ゲート電極にＶｄｄ＋Ｖｉｎの電圧が印加され、常時オン動作状態となるので、トランジスタＭＰ５のゲート・ソース間電圧Ｖｇｓの絶対値は常に電圧Ｖｄｄとなる。つまり、トランジスタＭＰ５のゲート・ソース間には電源電圧を超過した電圧が印加されることはない。

そして、クロック制御信号Φｂが次の電圧Ｖｄｄに立ち上がると、常時オン動作状態にあるトランジスタＭＮ６が、トランジスタＭＰ５のドレイン電極が保持しているＶｄｄ＋Ｖｉｎなる大きな電圧がトランジスタＭＮ７のドレイン電極に急激に印加されるのを防ぐので、トランジスタＭＮ７の安定動作が補償される。

このように、実施の形態１によれば、１個の容量素子（Ｃｐ）と、８個のトランジスタ素子（ＭＮ１〜ＭＮ３，ＭＰ４，ＭＰ５，ＭＮ６，ＭＮ７，ＭＰ８）とで構成でき、クロック制御信号Φもクロック制御信号Φｂのみでよくクロック制御信号Φａを発生する回路が不要であるので、上記第１の従来例回路よりも小規模回路となり、サンプル・ホールド回路のスイッチ制御に適用してもそれを用いるＡ／Ｄ変換器のコアサイズを大きくすることは回避できる。

また、スイッチのゲート電極にオン・オフ制御信号を印加するトランジスタ素子のゲート・ソース間電圧を電源電圧に維持でき、電源電圧を超える電圧が印加されることがないので、そのスイッチを直接制御するトランジスタ素子の特性が変化し、最悪の場合は破壊されて動作不能になることがない。したがって、サンプル・ホールド回路のスイッチ制御に適用した場合に精度劣化や動作不能となることを回避することができる。また、サンプル・ホールド回路のアナログ入力電圧の範囲に制約を設ける必要がない。

実施の形態２．
図２は、この発明の実施の形態２によるスイッチ制御回路を示す回路図である。なお、図２では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。

図２に示すように、この実施の形態２によるスイッチ制御回路では、図１（実施の形態１）に示した構成において、トランジスタＭＰ９が追加され、トランジスタＭＰ８のドレイン電極にはトランジスタＭＰ９を介してクロック制御信号Φｂが印加されるようになっている。

すなわち、トランジスタＭＰ９のソース電極およびバックゲートはトランジスタＭＰ８のドレイン電極に接続され、ゲート電極は接地（ＧＮＤ）に接続され、ドレイン電極にクロック制御信号Φｂが印加される。つまり、トランジスタＭＰ９は、常時、オン動作状態にある。

この構成によれば、トランジスタＭＰ９の動作閾値をＶｔｐ９とすると、クロック制御信号Φｂが電圧０の期間にオフ動作状態にあるトランジスタＭＰ８のゲート電極とドレイン電極間の電圧差が、Ｖｄｄ＋Ｖｉｎ−Ｖｔｐ９となるので、実施の形態１での電圧差であるＶｄｄ＋Ｖｉｎよりも低減することができる。

トランジスタがオフ動作状態において、そのゲート電極とドレイン電極間に掛かる電圧が電源電圧を超過した場合は、オン動作状態においてゲート・ソース間電圧Ｖｇｓが電源電圧を超過することに比べると素子特性の劣化や破壊に至る影響は少ないと考えられる。しかし、影響がないとは言えないので、できる限りゲート電極とドレイン電極間の電圧差を低減することが望ましい。

このように、実施の形態２によれば、スイッチを直接制御するトランジスタ素子をオン・オフ制御するトランジスタ素子のゲート電極とドレイン電極間の電圧差を低減することができるので、そのスイッチを直接制御するトランジスタ素子をオン・オフ制御するトランジスタ素子の特性が変化し、最悪の場合は破壊されて動作不能となる可能性を減らすことができる。

したがって、サンプル・ホールド回路のスイッチ制御に適用した場合に、実施の形態１よりも一層、精度劣化や動作不能となることを回避することができる。なお、サンプル・ホールド回路のアナログ入力電圧の範囲に制約を設ける必要がない点は、実施の形態１と同様である。

実施の形態３．
図３は、この発明の実施の形態３によるスイッチ制御回路を示す回路図である。なお、図３では、図２（実施の形態２）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態３に関わる部分を中心に説明する。

図３に示すように、この実施の形態３によるスイッチ制御回路では、図２（実施の形態２）に示した構成において、アンプ回路ＡＭＰが設けられている。トランジスタＭＰ９のゲート電極は接地（ＧＮＤ）ではなくアンプ回路ＡＭＰの出力端に接続されている。アンプ回路ＡＭＰの入力端は、トランジスタＭＰ８のソース電極およびバックゲートに接続されている。

図４は、図３に示すアンプ回路の入出力特性を示す図である。図４に示すように、アンプ回路ＡＭＰは、アナログ入力電圧Ｖｉｎの最小値Ｖｉｎ＿ｍｉｎを論理閾値とする入出力特性を有している。

この構成によれば、クロック制御信号Φｂが電圧０である期間においてアナログ入力電圧がトランジスタＭＮ２を介してトランジスタＭＰ５のゲート電極に印加されると、トランジスタＭＰ９がオフ動作状態となる。これによって、トランジスタＭＰ８のドレイン電極がハイインピーダンス状態になるので、トランジスタＭＰ８のゲート電極とドレイン電極間の電圧差は、実施の形態１での電圧差であるＶｄｄ＋Ｖｉｎよりも低減される。

したがって、実施の形態３によれば、スイッチを直接制御するトランジスタ素子をオン・オフ制御するトランジスタ素子のゲート電極とドレイン電極間の電圧差を低減することができるので、そのスイッチを直接制御するトランジスタ素子をオン・オフ制御するトランジスタ素子の特性が変化し、最悪の場合は破壊されて動作不能となる可能性を減らすことができるので、実施の形態２と同様の作用・効果を得ることができる。

実施の形態４．
図５は、この発明の実施の形態４によるスイッチ制御回路を示す回路図である。なお、図２では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態４に関わる部分を中心に説明する。

図５に示すように、この実施の形態４によるスイッチ制御回路では、図１（実施の形態１）に示した構成において、インバータ回路ＩＮＶが追加されている。インバータ回路ＩＮＶに印加されるクロック制御信号Φａは、図９に示したように、クロック制御信号Φｂと相補的関係にある信号である。このクロック制御信号Φａは、インバータ回路ＩＮＶにてクロック制御信号Φａ’となり、トランジスタＭＰ８のドレイン電極に印加されるようになっている。

図６は、図５に示すクロック制御信号Φａ’の波形図である。図６に示すように、クロック制御信号Φａ’は、電圧Ｖｄｄと電圧０から所定電圧だけ持ち上がった最小電圧Ｖ＿ｌｏｗとを交互に繰り返すように、インバータ回路ＩＮＶから出力される。

図７は、図５に示すインバータ回路の構成例を示す回路図である。図７に示すように、インバータ回路ＩＮＶは、電源（電圧Ｖｄｄ）と接地（ＧＮＤ）との間に、トランジスタＭＮ１１，ＭＮ１２を直列に配置した構成である。トランジスタＭＮ１１のドレイン電極およびゲートは電源（電圧Ｖｄｄ）に接続され、ソース電極はトランジスタＭＮ１２のドレイン電極に接続されている。この接続端はクロック制御信号Φａ’が出力される出力端ＯＵＴとなっている。トランジスタＭＮ１２のソース電極は接地（ＧＮＤ）に接続され、ゲート電極はクロック制御信号Φａが印加される入力端ＩＮとなっている。

図７において、ダイオード接続のトランジスタＭＮ１１は常時オン動作状態にある。したがって、入力端ＩＮに印加されるクロック制御信号Φａが電圧０である期間では、トランジスタＭＮ１２はオフ動作状態になるので、出力端ＯＵＴには電源の電圧Ｖｄｄが出力される。また、入力端ＩＮに印加されるクロック制御信号Φａが電圧Ｖｄｄである期間では、トランジスタＭＮ１２はオン動作状態になるので、出力端ＯＵＴにはダイオード接続のトランジスタＭＮ１１での降下電圧に対応する最小電圧Ｖ＿ｌｏｗが出力される。したがって、入力端ＩＮにクロック制御信号Φａが印加されると、出力端ＯＵＴには図６に示すようなクロック制御信号Φａ’が出力される。

さて、図５において、クロック制御信号Φｂが電圧０であるときにオフ動作状態になっているトランジスタＭＰ８のドレイン電極に、クロック制御信号Φａ’の電圧Ｖ＿ｌｏｗが印加されるので、トランジスタＭＰ８のゲート電極とドレイン電極の電圧差がＶｄｄ＋Ｖｉｎ−Ｖ＿ｌｏｗとなり、実施の形態１での電圧差であるＶｄｄ＋Ｖｉｎよりも低減される。

したがって、実施の形態４によれば、スイッチを直接制御するトランジスタ素子をオン・オフ制御するトランジスタ素子のゲート電極とドレイン電極間の電圧差を低減することができるので、そのスイッチを直接制御するトランジスタ素子をオン・オフ制御するトランジスタ素子の特性が変化し、最悪の場合は破壊されて動作不能となる可能性を減らすことができるので、実施の形態２と同様の作用・効果を得ることができる。

以上のように、この発明に係るスイッチ制御回路は、制御対象スイッチのオン抵抗成分を十分に小さくし、伝達するアナログ信号の振幅値に依らずそのオン抵抗成分を一定にする制御を、回路規模を増大させずに行うことが、かつ構成要素であるトランジスタ素子の特性変化や破壊を防止しつつ行うことができる。したがって、この発明にかかるスイッチ制御回路を適用したアナログ回路の精度劣化や動作不良を防ぐことができる。特に、サンプル・ホールド回路に適用した場合に高精度化を図ることができる。

高精度なサンプル・ホールド回路を必要とするアナログ回路として例えば／Ｄ変換器では、低電源電圧化が検討されている。その場合、スイッチのオン抵抗が増加してアナログ入力信号に重畳される歪みが大きくなるが、この発明に係るスイッチ制御回路は、そのような状況において顕著な効果を奏することが期待できる。

以上のように、この発明にかかるスイッチ制御回路は、制御対象スイッチのオン抵抗成分を十分に小さくして、アナログ信号の振幅値に依らずそのオン抵抗成分を一定にする制御を、回路規模を増大させずに、かつ制御精度や制御信頼性を損なうことなく行うのに有用であり、特に、サンプル・ホールド回路の高精度化を図るのに適している。

この発明の実施の形態１によるスイッチ制御回路を示す回路図である。この発明の実施の形態２によるスイッチ制御回路を示す回路図である。この発明の実施の形態３によるスイッチ制御回路を示す回路図である。図３に示すアンプ回路の入出力特性を示す図である。この発明の実施の形態４によるスイッチ制御回路を示す回路図である。図５に示すクロック制御信号Φａ’の波形図である。図５に示すインバータ回路の構成例を示す回路図である。サンプル・ホールド回路の基本的な構成を示す概念図である。図８に示す入力側と出力側のスイッチに与えるクロック制御信号の関係を示す波形図である。図８に示すサンプル・ホールド回路の要部構成を示す模式図である。図８に示すスイッチＳＷａにＮＭＯＳトランジスタを用いた場合のオン抵抗特性を示す図である。図８に示すスイッチＳＷａのＣＭＯＳトランジスタを用いた場合のオン抵抗特性を示す図である。図８に示すスイッチＳＷａをオン・オフ制御するスイッチ制御回路の基本的な構成を示す概念図である。図１３に示す回路の動作を説明するための各信号の波形例を示す図である。従来のスイッチ制御回路の具体的な構成例を示す回路図（その１）である。従来のスイッチ制御回路の具体的な構成例を示す回路図（その２）である。

符号の説明

１サンプル・ホールド回路
ＳＷａ制御対象のスイッチ
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ６，ＭＮ７トランジスタ（ＮＭＯＳトランジスタ）
ＭＰ４，ＭＰ５，ＭＰ８，ＭＰ９，ＭＰ１０トランジスタ（ＰＭＯＳトランジスタ）
Ｃｐ容量素子
ＡＭＰアンプ回路
ＩＮＶインバータ回路

Claims

トランジスタ素子で構成される制御対象スイッチのアナログ信号入力端に一方の信号電極がそれぞれ接続され、動作極性が同じである第１および第２のトランジスタと、
一方の信号電極が前記第１のトランジスタの他方の信号電極に接続され、他方の信号電極が接地に接続され、ゲート電極にクロック制御信号が印加され、動作極性が前記第１のトランジスタと同じである第３のトランジスタと、
一方の信号電極が電源に接続され、動作極性が前記第１のトランジスタとは逆極性である第４のトランジスタと、
ゲート電極が前記第２のトランジスタの他方の信号電極に接続され、一方の信号電極が前記制御対象スイッチのゲート電極に接続され、動作極性が前記第４のトランジスタと同じである第５のトランジスタと、
一方の電極が前記第１のトランジスタの他方の信号電極に接続され、他方の電極が前記第４および第５のトランジスタの各他方の信号電極に接続される容量素子と、
一方の信号電極が接地に接続され、ゲート電極に前記クロック制御信号が印加され、他方の信号電極が前記第１、第２、第４のトランジスタの各ゲート電極と前記第５のトランジスタの一方の信号電極とに接続され、動作極性が前記第１のトランジスタと同じである第６のトランジスタと、
一方の信号電極が前記第５のトランジスタのゲート電極に接続され、ゲート電極が前記第５のトランジスタの一方の信号電極に接続され、他方の信号電極に前記クロック制御信号が印加され、動作極性が前記第５のトランジスタと同じである第７のトランジスタと、を備えることを特徴とするスイッチ制御回路。
一方の信号電極が前記第７のトランジスタの他方の信号電極に接続され、ゲート電極が接地に接続され、他方の信号電極に前記クロック制御信号が印加され、動作極性が前記第７のトランジスタと同じである第８のトランジスタ、を備えていることを特徴とする請求項１に記載のスイッチ制御回路。
一方の信号電極が前記第７のトランジスタの他方の信号電極に接続され、他方の信号電極に前記クロック制御信号が印加され、動作極性が前記第７のトランジスタと同じである第８のトランジスタと、
入力端が前記第７のトランジスタの一方の信号電極に接続され、出力端が前記第８のトランジスタのゲート電極に接続され、論理閾値がアナログ入力電圧の最小値となる入出力特性を有するアンプ回路と、
を備えていることを特徴とする請求項１に記載のスイッチ制御回路。
出力端が前記第７のトランジスタの他方の信号電極に接続され、入力端に前記クロック制御信号と相補的関係にある他のクロック制御信号が印加され、当該他のクロック制御信号が高レベルであるときに低レベルから所定レベル持ち上がった最小レベルを出力するインバータ回路、を備えていることを特徴とする請求項１に記載のスイッチ制御回路。
前記第６のトランジスタの他方の信号電極と前記第５のトランジスタの一方の信号電極との間に挿入され、ゲート電極が電源に接続され、動作極性が前記第１のトランジスタと同じである第９のトランジスタ、を備えていることを特徴とする請求項１から４のいずれか一つに記載のスイッチ制御回路。