JP3425766B2

JP3425766B2 - 半導体集積回路装置

Info

Publication number: JP3425766B2
Application number: JP11012991A
Authority: JP
Inventors: 真志堀口; 潤衛藤; 正和青木; 伸一池永; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-05-21
Filing date: 1991-05-15
Publication date: 2003-07-14
Anticipated expiration: 2018-07-14
Also published as: JPH04230878A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電圧変換回路を含む半導
体集積回路装置に係り、特にエージング電圧精度の高い
電圧変換回路を含む半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体装置内において外部電源電
圧よりも低い内部電圧を発生し、それを電源として半導
体装置内の一部の回路を動作させることがしばしば行わ
れている。これは、回路の消費電力を低減するため、お
よび素子の微細化に伴う耐圧低下に対処するためであ
る。外部電源電圧から内部電源電圧を発生するための電
圧変換回路（電圧リミッタ回路、もしくは降圧回路）に
ついては、次の公開特許公報で論じられている。

【０００３】〔１〕特開昭５９−１１１５１４号公報〔２〕特開平１−１８５４６１号公報これらの公報は、半導体装置のエージング（バーンイ
ン）テストにも言及している。エージングテストとは、
半導体装置の出荷前に、電源端子に通常動作時よりも高
い電圧を印加して、不良となったものを除去することで
あり、出荷後の初期不良低減に有効な手法である。上記
公報では、エージングテストを容易にするために、外部
電源電圧ＶCCと内部電源電圧ＶLとの関係を、図２６の
ような特性にすることが提案されている。すなわち、通
常動作時（図中ａで示す）にはＶLのＶCC依存性（傾き
ｍ1）が小さくなるように、エージングテスト時（図中
ｂで示す）にはＶLのＶCC依存性（傾きｍ2）が大きくな
るようにする。これにより、通常動作時にはＶLを電源
として動作する回路の動作が安定になり、エージングテ
スト時には通常動作時よりも十分高い電圧が印加される
ようになる。

【０００４】

【発明が解決しようとする課題】上記従来技術の問題点
は、エージング時の内部電源電圧ＶLの正確さについて
考慮されていないことである。

【０００５】図２７（ａ）は、図２６に示した特性を実
現するために上記公報〔１〕で提案されている回路であ
る。図中、Ｒは抵抗素子、Ｍ1〜ＭNはＮチャネルＭＯＳ
トランジスタである。詳細は公報に記述されているので
ここでは省略するが、この回路では、ＭＯＳトランジス
タのしきい値電圧を基準にして、図２６の折れ曲がり点
Ｐ1、Ｐ2の位置や傾きｍ1、ｍ2を決めている。しかし、
周知のように、しきい値電圧は半導体製造プロセスのバ
ラツキの影響を受けやすく、±０．１Ｖ程度の誤差は覚
悟せねばならない。また、温度依存性も数ｍＶ／℃と大
きい。したがって、エージング時に外部電源電圧ＶCCを
正確に設定しても、内部電源電圧ＶLを正確に所定の値
に設定することは困難である。ＶLの電圧レベルが低す
ぎればＶLを電源として動作する回路のエージングが不
十分になり、高すぎれば素子の破壊を招く。

【０００６】上記公報〔２〕には、通常動作時用の電圧
ＶR1とエージングテスト時用の電圧ＶR2とを発生してお
き、それらの高い方の電圧を選択してＶLとすることに
より図２６に示した特性を実現するという方法が述べら
れている。図２７（ｂ）は、公報に示されている、エー
ジングテスト時用電圧ＶR2の一実現方法である。この回
路はダイオードの順方向電圧を利用している。ダイオー
ドの順方向電圧はプロセスのバラツキの影響は少ない
が、温度依存性は数ｍＶ／℃と大きい。

【０００７】図２７（ｃ）は、同じ公報に示されてい
る、エージングテスト時用電圧ＶR2の別の実現方法であ
る。ここでは、ＶCCを抵抗分割することによってＶR2を
作っている。この方法によれば、ＶR2は２個の抵抗Ｒ
1、Ｒ2の比だけで決まるので、プロセスバラツキや温度
の影響を受けにくい。しかしこの方法には、ＶR2∝ＶCC
でなければならないため、エージングテスト電圧の設定
の自由度が小さいという問題点がある。

【０００８】これを図２８を用いて、具体的な数値例を
あげながら説明する。図２８は、通常動作時のＶCC＝
４．５〜５．５Ｖ、ＶL＝３．３Ｖ、エージングテスト
時のＶCC＝８Ｖの場合の、ＶCCとＶLの関係を示すグラ
フである。さて、ここでエージングテスト時のＶLを４
Ｖにしたいとする。この場合は、図中にｃで示すよう
に、ＶR2＝ＶCC／２とすればよい。このとき、折れ曲が
り点Ｐ2はＶCC＝６．６Ｖの位置にあり、問題はない。
しかし、エージングテスト時のＶLを５Ｖにしようとす
ると、図中にｄで示すように、ＶR2＝５ＶCC／８にしな
ければならない。すると、折れ曲がり点がＰ2’に移動
して通常動作時のＶCCの範囲内に入るので、通常動作時
のＶLが変化してしまう。逆に、通常動作時のＶLを変え
ないようにしようとすると、エージングテスト時のＶL
が制約される。この例の場合はＶL≦４．８Ｖでなけれ
ばならない。

【０００９】本発明の目的は、上記の問題点を解決し、
エージングテスト時の内部電源電圧ＶLの電圧値を自由
に、かつ正確に設定できる電圧変換回路を含む半導体集
積回路装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体集積回路装置は、外部電源電圧
を内部電源電圧に変換する電圧変換回路を含む半導体集
積回路装置であって、上記内部電源電圧の値は、上記外
部電源電圧の値よりも小さく、上記内部電源電圧は、上
記外部電源電圧が第１の電圧範囲内の値である時、実質
的に一定の第１電位であり、上記内部電源電圧は、上記
外部電源電圧が上記第１の電圧範囲よりも電圧の大きな
第２の電圧範囲内の値である時、上記外部電源電圧との
電位差が実質的に一定となる第２電位であり、上記電圧
変換回路は、上記外部電源電圧が上記第２の電圧範囲内
の値である時、上記第２電位の値を調整する第１調整手
段を有することを特徴とするものである。

【００１１】

【００１２】また、上記電圧変換回路は、上記外部電源
電圧が上記第１の電圧範囲内の値である時、上記内部電
源電圧の値を調整する第２調整手段を更に含むように構
成すれば好適である。すなわち、電圧を調整するトリミ
ングする手段を設ければ好適である。

【００１３】

【作用】本発明で、エージングテスト時のＶLとして外
部電源電圧ＶCCを基準に安定化した電圧を用いることに
より、ＶCCを正確に設定しさえすれば、ＶLの電圧値を
正確に設定できることになる。これにより、エージング
テストの信頼性を高めることが可能になる。

【００１４】

【実施例】以下、本発明の実施例を図面により説明す
る。

【００１５】〔実施例１〕図１に本発明の第１の実施例
の半導体集積回路の構成を示す。図中、１は半導体チッ
プ、２は外部電源電圧ＶCC用端子、３は接地電圧ＶSS用
端子、１０はＶCCから内部電源電圧ＶLを発生するため
の電圧変換回路、１１はＶCCで動作する回路、１２はＶ
Lで動作する回路である。電圧変換回路１０は、２個の
基準電圧発生回路２１、２２、選択回路２３、およびド
ライバ２４から成る。この電圧変換回路は、上記公開特
許公報〔２〕の回路と同様に、２つの基準電圧ＶR1、Ｖ
R2の高い方の電圧を選択する。ＶR1が通常動作時用基準
電圧、ＶR2がエージングテスト時用の電圧である。本発
明の特徴は、ＶR2をＶCCを基準として安定化しているこ
とにある。これを図２を用いて、具体的な数値例をあげ
ながら説明する。

【００１６】図２は、ＶCCと各電圧との関係の一例を示
すグラフである。ここでは、通常動作時のＶCC＝４．５
〜５．５Ｖ、ＶL＝３．３Ｖである。基準電圧発生回路
２１は、従来と同様、接地電圧ＶSSを基準に安定化され
た正電圧ＶR1を発生する。ここではＶR1＝３．３Ｖであ
る。これに対して、基準電圧発生回路２２は、電源電圧
ＶCCを基準に安定化された負電圧−Ｖ2を発生する。す
なわち、−Ｖ2＝ＶR2−ＶCCがＶCCによらずほぼ一定に
なる。たとえば、回路１１を８Ｖで、回路１２を５Ｖで
エージングテストをする場合は、図に示すように、−Ｖ
2＝−３Ｖ、すなわちＶR2＝ＶCC−３Ｖとすればよい。
こうすれば、ＶCC＜６．３ＶのときはＶR1＞ＶR2、ＶCC
＞６．３ＶのときはＶR1＜ＶR2になる。ＶLはＶR1とＶR
2との高い方に等しいから、ＶCC＜６．３ＶのときはＶL
＝３．３Ｖ、ＶCC＞６．３ＶのときはＶL＝ＶCC−３Ｖ
になり、ＶCC＝８Ｖに設定すればＶL＝５Ｖとなる。な
お、図には記載されていないが、ドライバ２４の出力Ｖ
L'の電圧レベルは、ＶLと同じである。ドライバ２４の
役割は、負荷回路１２を駆動するために、電流駆動能力
の大きいＶL'を作ることである。

【００１７】本実施例の特徴は、通常動作時だけでなく
エージング時のＶLをも正確に設定できることである。
たとえば、基準電圧発生回路２２として、後述のしきい
値電圧差方式やバンドギャップ方式の回路を用いればよ
い。エージング時にＶCCを正確に設定しさえすれば、Ｖ
Lを正確に設定できるので、回路１１、１２共に正確な
電圧でエージングテストを行うことができる。また、図
２と図２８とを比較してみれば明らかなように、本実施
例の方がエージングテスト電圧の設定の自由度が大き
い。これは、本実施例の方がエージング時のＶLのＶCC
依存性∂ＶL／∂ＶCCが大きいため、折れ曲がり点Ｐ2が
通常動作時のＶCCの範囲内に入りにくいからである。た
とえば、図２の場合は、エージング時のＶLを最大５．
８Ｖまで設定することができる。

【００１８】〔実施例２〕図３に本発明の第２の実施例
を示す。図１との相違点は、基準電圧発生回路２１、２
２と選択回路２３との間に、昇圧回路２５、２６が設け
られていることである。基準電圧発生回路として後述の
しきい値電圧差方式やバンドギャップ方式の回路を用い
た場合、その出力電圧は、必ずしも回路１２の動作電圧
ＶLとして適当な電圧であるとは限らない。昇圧回路２
５、２６の役割は、基準電圧発生回路の出力電圧をＶL
として適当な電圧に変換することである。図４に、ＶCC
と各電圧との関係の一例を示す。この例では、基準電圧
発生回路の出力電圧は、ＶR1＝１Ｖ、−Ｖ2＝−１Ｖで
ある。昇圧回路２５は、接地電圧ＶSSを基準にして、Ｖ
R1の３．３倍の電圧ＶR1'＝３．３Ｖを作る。昇圧回路
２６は、逆に、電源電圧ＶCCを基準にして、負の電圧−
Ｖ2＝−１Ｖの３倍の電圧−Ｖ2'＝−３Ｖを作る。すな
わちＶR2'＝ＶCC−３Ｖになる。本実施例では、ＶR1、
ＶR2共に昇圧しているが、もちろん一方だけでもよい。

【００１９】〔実施例３〕図５に本発明の第３の実施例
を示す。図３との相違点は、トリミング（電圧値の微調
整）を可能にしたことである。一般に、基準電圧発生回
路の出力電圧は、製造プロセスのばらつきによって変動
しやすい。この対策として、電圧値を調整して所定の電
圧になるようにする手法がトリミングである。この実施
例では、ＶR1をＶR1'に、−Ｖ2を−Ｖ2'にそれぞれ変換
する際の倍率を変えることにより、トリミングを行う。
ＶR1、ＶR2がそれぞれ、図６のハッチングを施した領域
で示すようにばらついても、トリミングによりＶR1'、
ＶR2'のばらつきを抑えることができる。本実施例で
は、ＶR1、ＶR2共にトリミングしているが、もちろん一
方だけでもよい。

【００２０】〔基準電圧発生回路〕次に、本発明に用い
る基準電圧発生回路について説明する。前述のように、
本発明には、ＶSSを基準に安定化された正電圧を発生す
る回路２１と、ＶCCを基準に安定化された負電圧を発生
する回路２２との、２種類の回路を用いる。基準電圧発
生回路としては、公知の回路がいくつかある。また、正
電圧を発生する回路において、トランジスタの極性をす
べて逆にし、ＶCCとＶSSを逆にすることにより、負電圧
を発生する回路を作ることができる。逆に、負電圧を発
生する回路において、トランジスタの極性をすべて逆に
し、ＶCCとＶSSを逆にすることにより、正電圧を発生す
る回路を作ることもできる。以下、具体的な回路例を図
面を用いて説明する。

【００２１】図７（ａ）は、アイ・イー・イー・イー、
ジャーナル・オブ・ソリッド・ステート・サーキッツ、
第１５巻第３号、第２６４頁から第２６９頁、１９８０
年６月（IEEE Journal of Solid-State Circuits, Vol.
SC-15, No.3, pp.264-269, June 1980）に掲げられてい
る基準電圧発生回路である。これは、２個のＮチャネル
ＭＯＳＦＥＴのしきい値電圧の差を基準電圧として取り
出す回路である。すなわち、Ｍ11、Ｍ12のしきい値電圧
をそれぞれＶT11、ＶT12とすると、ＶR1＝ＶT11−ＶT12
である。この回路は、本発明の基準電圧発生回路２１と
して用いることができる。この回路のＮチャネルＭＯＳ
ＦＥＴをＰチャネルＭＯＳＦＥＴで置き換え、ＶCCとＶ
SSとを逆にすることにより、ＶCCを基準に安定化された
負電圧を発生する回路を作ることができる。同図（ｂ）
にその回路を示す。この回路では、２個のＰチャネルＭ
ＯＳＦＥＴ・Ｍ21、Ｍ22のしきい値電圧をそれぞれＶT2
1、ＶT22とすると、−Ｖ2＝ＶT21−ＶT22である。すな
わちＶR2＝ＶCC−|ＶT21|＋|ＶT22|となり、ＶCCを基準
に安定化された電圧ＶR2が得られる。この回路は、本発
明の基準電圧発生回路２２として用いることができる。

【００２２】図８（ａ）も、上記の論文に掲げられてい
る基準電圧発生回路である。図中、Ａは差動増幅器であ
る。これも、Ｍ11とＭ12とのしきい値電圧差を基準電圧
として取り出す回路である。ただし、この回路の出力電
圧は、ＶCCを基準に安定化された負電圧−Ｖ2である。
この回路は、本発明の基準電圧発生回路２２として用い
ることができる。この回路のＮチャネルＭＯＳＦＥＴを
ＰチャネルＭＯＳＦＥＴで置き換え、ＶCCとＶSSとを逆
にすることにより、ＶSSを基準に安定化された正電圧を
発生する回路を作ることができる。同図（ｂ）にその回
路を示す。この回路は、本発明の基準電圧発生回路２１
として用いることができる。

【００２３】図９（ａ）は、特開平１−２９６４９１号
公報に開示されている基準電圧発生回路である。この回
路は、しきい値電圧の異なる２個のＰチャネルＭＯＳＦ
ＥＴ・Ｍ21とＭ22とのしきい値電圧差を基準電圧ＶR1と
して取り出す回路である。この回路は、本発明の基準電
圧発生回路２１として用いることができる。この回路の
ＭＯＳＦＥＴの極性をすべて逆にし、ＶCCとＶSSとを逆
にすることにより、ＶCCを基準に安定化された負電圧を
発生する回路を作ることができる。同図（ｂ）にその回
路を示す。この回路は、本発明の基準電圧発生回路２２
として用いることができる。図９（ｃ）は、同図（ａ）
の回路のＰチャネルＭＯＳＦＥＴ・Ｍ21、Ｍ22をＮチャ
ネルＭＯＳＦＥＴ・Ｍ11、Ｍ12で置き換えたものであ
り、Ｍ11とＭ12とのしきい値電圧差が基準電圧ＶR1とな
る。この回路は、本発明の基準電圧発生回路２１として
用いることができる。この回路のＭＯＳＦＥＴの極性を
すべて逆にし、ＶCCとＶSSとを逆にすることにより、Ｖ
CCを基準に安定化された負電圧を発生する回路を作るこ
とができる。同図（ｄ）にその回路を示す。この回路
は、本発明の基準電圧発生回路２２として用いることが
できる。

【００２４】図７〜図９の回路はいずれも、ＭＯＳＦＥ
Ｔのしきい値電圧差を基準とする方式である。これらの
回路には、しきい値電圧の温度依存性が相殺しあうの
で、基準電圧の温度依存性が小さくなるという特徴があ
る。これらの回路のうちには、ＮチャネルＭＯＳＦＥＴ
のしきい値電圧差による回路とＰチャネルＭＯＳＦＥＴ
のしきい値電圧差による回路とがあるが、本発明に用い
る場合は、同一チャネル形のＭＯＳＦＥＴのしきい値電
圧差による回路を組合せることが望ましい。しきい値電
圧の異なるＭＯＳＦＥＴを作るための工程の増加を少な
くできるからである。たとえば、ＰチャネルＭＯＳＦＥ
Ｔのしきい値電圧差による回路を組合せた例を図１０に
示す。ここでは、図９（ａ）の回路を基準電圧発生回路
２１として、図９（ｄ）の回路を基準電圧発生回路２２
として用いている。ＭＯＳＦＥＴ・Ｍ31、Ｍ32、抵抗Ｒ
30からなる動作点設定回路を回路２１と回路２２とで共
有することにより、半導体チップ上の占有面積と消費電
力とを低減することができる。また、この回路２２に示
すように、しきい値電圧の異なるＭＯＳＦＥＴを複数個
（ここでは２個）ずつ直列接続することにより、しきい
値電圧差の整数倍（ここでは２倍）の出力電圧が得られ
る。Ｍ21B、Ｍ21Cのしきい値電圧をＶT21、Ｍ22B、Ｍ22
Cのしきい値電圧をＶT22とすると、−Ｖ2＝２(ＶT21−
ＶT22)、すなわちＶR2＝ＶCC−２(|ＶT21|−|ＶT22|)と
なる。

【００２５】ここで、基準電圧発生回路中のカレントミ
ラー回路について補足する。図９（ａ）および（ｃ）の
Ｍ31とＭ33、Ｍ32とＭ34は、ソースとゲートをそれぞれ
共有しており、いわゆるカレントミラー回路を成してい
る。図９（ｂ）および（ｄ）のＭ31とＭ36、Ｍ32とＭ3
5、図１０のＭ31とＭ33とＭ36、Ｍ32とＭ34とＭ35も同
様である。カレントミラー回路を成す各ＭＯＳＦＥＴに
流れる電流の比は、各ＦＥＴの（チャネル幅／チャネル
長）の比に等しい。電流比を正確に設定するためには、
各ＦＥＴのチャネル幅、チャネル長を正確に設定するこ
とが必要である。そのためには、製造プロセスのばらつ
きの影響を受けにくいようにするために、レイアウト設
計に際して、次のような配慮をすることが望ましい。

【００２６】（１）各ＦＥＴのチャネル幅Ｗ、チャネル
長Ｌは十分大きくする。

【００２７】（２）各ＦＥＴは近接して配置し、電流の
流れる方向を同一にする。

【００２８】（３）電流比を１：１に設定するときは、
各ＦＥＴの形状は同一にする。

【００２９】（４）電流比をｎ：１（ｎは２以上の整
数）に設定するときは、チャネル幅をｎ倍にするのでは
なく、チャネル幅が等しいＦＥＴをｎ個並列接続する。
これは、チャネル幅の設計値と仕上り値の差異の影響を
なくすためである。たとえば、電流比を２：１にすると
きは、図１１（ａ）のレイアウトよりも、図１１（ｂ）
のレイアウトの方が望ましい。

【００３０】図１２は、いわゆるバンドギャップ方式の
基準電圧発生回路である。図中、Ｑ41、Ｑ42はＮＰＮバ
イポーラトランジスタ、Ｒ41〜Ｒ43は抵抗、Ａは差動増
幅器である。同図（ａ）は基準電圧発生回路２１とし
て、（ｂ）は基準電圧発生回路２２として用いることが
できる。これらの回路には、基準電圧の温度依存性が小
さいという特徴がある。

【００３１】〔昇圧回路〕次に、本発明に用いる昇圧回
路について説明する。図１３に昇圧回路の例を示す。同
図（ａ）は昇圧回路２５として用いることのできる回路
である。この回路は、ＭＯＳＦＥＴ・Ｍ51〜Ｍ54から成
る差動増幅器Ａと、Ｍ50および２個の抵抗Ｒ51、Ｒ52か
ら成る出力段との、２段の増幅段から成る。そして、出
力ＶR1'をＲ51、Ｒ52で分割した電圧ＶFBが差動増幅器
にフィードバックされている。フィードバック率はＲ52
／(Ｒ51＋Ｒ52)であるから、入力電圧と出力電圧との関
係は、ＶR1'＝ＶR1(Ｒ51＋Ｒ52)／Ｒ52となる。この回
路のＭＯＳＦＥＴの極性をすべて逆にし、ＶCCとＶSSと
を逆にすることにより、（ｂ）の回路が得られる。この
回路は、昇圧回路２６として用いることができる。入力
電圧と出力電圧との関係は、−Ｖ2'＝−Ｖ2(Ｒ53＋Ｒ5
4)／Ｒ54である。

【００３２】図１４に昇圧回路の他の例を示す。図１３
との相違点は、抵抗に並列にコンデンサが挿入されてい
ることである。これらは、フィードバックを高速化する
役割を果たす。図１４（ａ）の回路についてこれを説明
する。

【００３３】出力ＶR1'から差動増幅器へのフィードバ
ック回路には、抵抗Ｒ51とフィードバックノードの寄生
容量ＣFBとによる遅延がある。そのため、出力ＶR1'の
変化が入力端に伝わるのが、時定数Ｒ51・ＣFBの分だけ
遅れる。フィードバック増幅器の理論で知られているよ
うに、フィードバック回路に遅延があることは好ましく
ない。位相の遅れが増幅器の動作を不安定にするからで
ある。遅延の時定数を小さくするために抵抗Ｒ51、Ｒ52
を小さくすることは、消費電流の増大を招く。コンデン
サＣ51、Ｃ52を挿入することにより、出力ＶR1'の変化
が容量分割によって高速に伝わるようになる。これによ
り、消費電流を増大させることなく、増幅器の動作を安
定化できる。コンデンサの値は、寄生容量ＣFBよりも十
分大きくするのがよい。しかも、出力ＶR1'を抵抗Ｒ5
1、Ｒ52で分割した電圧と、コンデンサＣ51、Ｃ52で分
割した電圧とがほぼ等しくなるのが望ましい。すなわ
ち、Ｒ51：Ｒ52＝１／Ｃ51：１／Ｃ52である。コンデン
サＣ51、Ｃ52としては、たとえば図１５に示した構造の
ものを用いればよい。なお、図１５（ａ）はコンデンサ
の平面図であり、同図（ｂ）は同図（ａ）のａ−ａ’線
における断面図である。図中、１００はＰ基板、１０１
はＮウエル、１１４は活性領域、１１５はｎ ⁺ 拡散層、
１２２は多結晶シリコンなどのゲート材料、１３２，１
３３はコンタクト孔、１４４，１４５はアルミニウムな
どの配線材料、１５０，１６０，１７０は絶縁膜であ
る。

【００３４】〔昇圧・トリミング回路〕図１３、図１４
の回路では、フィードバック率が固定であるから、入力
電圧と出力電圧との比は固定である。これを可変にすれ
ば、トリミングが可能になる。フィードバック率を可変
にする一方法を図１６に示す。図中、４１はデコーダ、
Ｒ60〜Ｒ68は抵抗、Ｍ60〜Ｍ67はＮチャネルＭＯＳＦＥ
Ｔである。４２ａ、４２ｂ、４２ｃはヒューズＲＯＭで
あり、Ｆi（ｉ＝０〜２）はヒューズ、Ｍ80〜Ｍ82はＮ
チャネルＭＯＳＦＥＴ、４３はインバータである。図１
３（ａ）の抵抗Ｒ51、Ｒ52をこの回路４０で置き換えれ
ば、昇圧・トリミング回路２７として用いることのでき
る回路が得られる。また、同図（ｂ）の抵抗Ｒ53、Ｒ54
を回路４０で置き換えれば、昇圧・トリミング回路２８
として用いることのできる回路が得られる。以下、図１
３（ａ）の抵抗Ｒ51、Ｒ52を置き換えた場合について説
明する。

【００３５】出力電圧ＶR1'を抵抗分割した電圧Ｖ0〜Ｖ
7のうちの１つがスイッチの役割のＭＯＳＦＥＴ群Ｍ60
〜Ｍ67によって選択され、フィードバック電圧ＶFBとな
る。デコーダ４１がこの選択を制御する。すなわち、デ
コーダの出力信号ｂ0〜ｂ7のうち、１つだけが高レベ
ル、他は低レベルであるから、ゲートに高レベルが印加
されているＭＯＳＦＥＴのみが導通、他は非導通にな
る。デコーダとしては、たとえば図１７に示す回路を用
いればよい。

【００３６】デコーダ４１の入力信号ａ0〜ａ2は、それ
ぞれヒューズＲＯＭ・４２ａ〜４２ｃの出力である。ヒ
ューズＲＯＭは、ヒューズが切断されているか否かを電
圧の高低の形で出力する回路であり、以下に説明するよ
うにトリミング方法をプログラムするためのものであ
る。図１６に示した例では、ヒューズＦiが切断されて
いないときは、ノード４４がヒューズを通して電源ＶCC
に接続されているので高レベルになり、出力ａiは低レ
ベル、したがってＭ80は非導通状態になる。ヒューズＦ
iが切断されているときは逆に、ノード４４が低レベ
ル、出力ａiが高レベル、したがってＭ80は導通状態に
なりノード４４を低レベルにラッチする。なお、Ｍ81、
Ｍ82は、このラッチを初期化する（ヒューズが切断され
ているときノード４４を低レベルにする）ためのもので
ある。Ｍ82のゲートに与える信号φは、たとえば電源投
入時のみ高レベルになる信号を用いればよい。あるい
は、電源投入時だけでなく、適宜高レベルになる信号で
もよい。たとえば本発明をメモリＬＳＩに適用した場
合、サイクルの始めに高レベルになる信号を用いること
ができる。ヒューズＲＯＭとしては、図１８に示したよ
うなヒューズＦと抵抗Ｒから成る回路でもよい。しか
し、図１６に示したようなラッチ回路の方が、外来雑音
に強く、しかも通常時は電流が流れないという利点があ
る。

【００３７】ヒューズＲＯＭ内のヒューズＦ0、Ｆ1、Ｆ
2をそれぞれ切断するか否かによって、Ｖ0〜Ｖ7のうち
どれを選択するかをプログラムすることができる。たと
えば、Ｖ3を選択するためには、Ｆ0のみを切断すればよ
い。このとき、ａ0が高レベル、ａ1とａ2が低レベルに
なるから、デコーダの出力信号のうち、ｂ1のみが高レ
ベル、他は低レベルになり、Ｍ3のみが導通、他は非導
通となり、Ｖ3が選択される。フィードバック率を大き
く（たとえばＶ0を選択する）すれば出力電圧ＶR1'が低
くなり、フィードバック率を小さく（たとえばＶ7を選
択する）すればＶR1'が高くなる。トリミングを実行す
るには、まずヒューズを切断する前にＶR1またはＶR1'
の電圧を測定し、トリミング後のＶR1'が所望の電圧に
なるようにトリミング方法を決定し、それをプログラム
すればよい。そのために、ＶR1またはＶR1'の電圧測定
用パッドを設けておくことが望ましい。

【００３８】このトリミング方法には、少ない個数のヒ
ューズで細かいトリミングができるという特徴がある。
一般に、ｎ個のヒューズで２のｎ乗通りのトリミングが
可能である。

【００３９】本実施例では、デコーダの出力ｂ0〜ｂ7を
ＭＯＳＦＥＴ・Ｍ60からＭ67に割り当てる方法を工夫し
てある。もちろん、図１９に示すように番号順に割り当
てるという単純な方法でもよい。この方がトリミング方
法は分かりやすいが、図１６の実施例の方が、以下に説
明するように、切断すべきヒューズの数が少なくなると
いう点で優れている。

【００４０】基準電圧のばらつきは、ほぼ正規分布で近
似できる。すなわち、中央値に近いほど頻度が多く、中
央値から遠いほど頻度が少ない。したがって、トリミン
グを行う場合、Ｖ0〜Ｖ7のうち、中央付近のＶ3、Ｖ4を
選択すべき場合は比較的多く、両端のＶ0、Ｖ7を選択す
べき場合は比較的少ない。一方、デコーダの特定の出力
信号を高レベルにするために切断すべきヒューズの数は
次のとおりである。ｂ7を高レベルにするためには３個
のヒューズを切断する必要がある。ｂ3、ｂ5、またはｂ
6を高レベルにするためには２個のヒューズを、ｂ1、ｂ
2、またはｂ4を高レベルにするためには１個のヒューズ
を切断する必要がある。ｂ0を高レベルにするためには
全くヒューズを切断する必要がない。したがって、図１
６の実施例のように、ヒューズ切断数の少ないｂ0、ｂ
1、ｂ2、ｂ4を中央付近に、ヒューズ切断数の多いｂ7、
ｂ3、ｂ5、ｂ6を端に割り当てるようにすれば、統計的
に見てヒューズ切断数を少なくすることができる。これ
により、トリミングに要する時間を短縮でき、ＬＳＩの
テストのコストを低減することができる。

【００４１】図１６の実施例は、３個のヒューズによっ
て８通りのトリミングを可能にする回路である。しか
し、ヒューズ数はトリミングをどの程度細かく行う必要
があるかによって増減してもよいことはもちろんであ
る。図２０に４個のヒューズを用いて１６通りのトリミ
ングを可能にした例を示す。この実施例においても、図
１６と同じように、デコーダの出力ｂ0からｂ15をＭＯ
ＳＦＥＴ・Ｍ60〜Ｍ75に割り当てる方法を工夫してあ
る。

【００４２】図２１にトリマ回路の他の実施例を示す。
図１６との相違点は、Ｍ60〜Ｍ67としてＰチャネルＭＯ
ＳＦＥＴを用いていることである。これにともない、デ
コーダ４１の出力は、補信号に変更してある。このトリ
マ回路は、図１３（ｂ）の昇圧回路のＲ53、Ｒ54を置き
換えるのに好適である。なぜならば、フィードバック電
圧ＶFBが比較的高い（ＶCCに近い)からである。逆に、
図１３（ａ）の回路では、ＶFBが比較的低い（接地電位
に近い）ので、このＲ51、Ｒ52を置き換える場合は、図
１６のようなＮチャネルＭＯＳＦＥＴを用いた回路の方
がよい。

【００４３】図２２にトリマ回路の他の実施例を示す。
この回路の特徴は、抵抗Ｒ60〜Ｒ68に並列に、コンデン
サＣ60〜Ｃ68がそれぞれ接続されていることである。こ
れらのコンデンサは、図１４（ａ）におけるＣ51、Ｃ52
と同様に、フィードバックを高速化する役割を果たす。
コンデンサの値は、出力ＶR1'を抵抗で分割した各電圧
とコンデンサで分割した各電圧とが、ほぼ等しくなるよ
うに選ぶことが望ましい。すなわち、Ｒ60：Ｒ61：…
…：Ｒ68＝１／Ｃ60：１／Ｃ61：……：１／Ｃ68であ
る。

【００４４】図２３にトリマ回路の他の実施例を示す。
この回路にも、図２２の実施例と同様に、フィードバッ
クを高速化するためのコンデンサＣ69、Ｃ70が接続され
ている。コンデンサＣ69、Ｃ70の値は、出力ＶR1'をＣ6
9とＣ70で分割した電圧が、Ｖ0〜Ｖ7の中央付近の電
圧、たとえばＶ4に等しくなるようにしておく。すなわ
ち、（Ｒ60＋Ｒ61＋Ｒ62＋Ｒ63＋Ｒ64）：（Ｒ65＋Ｒ66
＋Ｒ67＋Ｒ68）＝１／Ｃ69：１／Ｃ70である。本実施例
の特徴は、図２２の実施例よりも占有面積が小さくなる
ことである。図２２の実施例では、コンデンサは抵抗と
同数必要である。しかも、Ｃ61〜Ｃ67はＣ60、Ｃ68より
も十分大きくしなければならない。トリマ回路はフィー
ドバック率の微調整のためのものなので、抵抗Ｒ61〜Ｒ
67は両端の抵抗Ｒ60、Ｒ68よりも十分小さいのが普通だ
からである。これは占有面積の増大を意味する。一方、
本実施例においては、大面積を要するＣ61〜Ｃ67は不要
である。ただし、トリミングによってＶ4以外の電圧が
選択されたときは、抵抗による分割とコンデンサによる
分割との間に多少のずれが生ずるが、抵抗Ｒ61〜Ｒ67が
小さいため、このずれはほとんど問題にならない。

【００４５】トリミング方法をプログラムする素子とし
て、実施例ではレーザ光で切断されるヒューズを用いて
いるが、他の素子を用いることもできる。たとえば、切
断用の回路を付加してヒューズを電気的に切断するよう
にすることもできる。レーザ光で切断する方法には、切
断用の回路が不要であるため、占有面積を小さくできる
という利点があり、電気的な方法には、高価なレーザ光
照射装置を用いなくてもよいという利点がある。ヒュー
ズの材質としては、たとえば多結晶シリコンやシリサイ
ドなどを用いることができる。特に、本発明を欠陥救済
回路を有する半導体メモリに適用する場合は、欠陥救済
に用いられているものと同じものを利用すれば、ヒュー
ズを作るために特に工程を追加する必要がなくなる。プ
ログラム素子としては、ヒューズのかわりにＥＰＲＯＭ
などの不揮発性メモリを用いてもよい。

【００４６】〔選択回路〕次に、本発明に用いる選択回
路について説明する。図２４に、上記公開特許公報
〔２〕に掲げられている選択回路の一例を示す。図中、
Ａ91、Ａ92は差動増幅器、Ｍ91、Ｍ92はＰチャネルＭＯ
ＳＦＥＴである。出力電圧ＶLは、２つの入力電圧ＶR1
とＶR2との高い方に等しくなる。詳細は上記公報に記載
されているので、ここでは省略する。

【００４７】本発明には、昇圧回路もしくは昇圧・トリ
ミング回路と選択回路とを兼用した回路を採用してもよ
い。図２５に、昇圧回路２５と選択回路２３とを兼用し
た回路の例を示す。この回路では、差動増幅器Ａ92には
出力電圧ＶLが直接帰還されているが、Ａ91にはＶLを抵
抗Ｒ91、Ｒ92で分割した電圧ＶFBが帰還されている。し
たがって、ＶLは、ＶR1を昇圧した電圧ＶR1(Ｒ91＋Ｒ9
2)／Ｒ92とＶR2との高い方に等しくなる。また、この回
路の抵抗Ｒ91、Ｒ92を図１６もしくは図１９〜２３の回
路４０で置き換えることによって、トリミングを可能に
することができる。すなわち、昇圧・トリミング回路２
７と選択回路２３とを兼用した回路を作ることができ
る。このような昇圧回路もしくは昇圧・トリミング回路
と選択回路とを兼用した回路を採用することによって、
半導体チップ上の占有面積と消費電力とを低減すること
ができる。

【００４８】以上、実施例に従って本発明を説明した
が、本発明はこれらの実施例に限定されるものではな
い。たとえば、実施例はＣＭＯＳ技術を用いた半導体装
置に適用することを想定しているが、本発明は他の技
術、たとえば単一極性のＭＯＳトランジスタ、バイポー
ラトランジスタ、あるいはそれらの組合せを用いた半導
体装置にも適用できる。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
エージング時の内部電源電圧ＶLの設定精度を高めるこ
とができ、エージングテストの信頼性を向上させること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例である電圧変換回路を有する半
導体装置のブロック図である。

【図２】図１の実施例の直流特性を示すグラフである。

【図３】本発明の実施例である電圧変換回路を有する半
導体装置のブロック図である。

【図４】図３の実施例の直流特性を示すグラフである。

【図５】本発明の実施例である電圧変換回路を有する半
導体装置のブロック図である。

【図６】図５の実施例の直流特性を示すグラフである。

【図７】本発明に用いる基準電圧発生回路の回路図であ
る。

【図８】本発明に用いる基準電圧発生回路の回路図であ
る。

【図９】本発明に用いる基準電圧発生回路の回路図であ
る。

【図１０】本発明に用いる基準電圧発生回路の回路図で
ある。

【図１１】本発明に用いる基準電圧発生回路のレイアウ
ト図である。

【図１２】本発明に用いる基準電圧発生回路の回路図で
ある。

【図１３】本発明に用いる昇圧回路の回路図である。

【図１４】本発明に用いる昇圧回路の回路図である。

【図１５】本発明に用いるコンデンサの平面図および断
面図である。

【図１６】本発明に用いるトリマ回路の回路図である。

【図１７】本発明に用いるデコーダ回路の回路図であ
る。

【図１８】本発明に用いるヒューズＲＯＭの回路図であ
る。

【図１９】本発明に用いるトリマ回路の回路図である。

【図２０】本発明に用いるトリマ回路の回路図である。

【図２１】本発明に用いるトリマ回路の回路図である。

【図２２】本発明に用いるトリマ回路の回路図である。

【図２３】本発明に用いるトリマ回路の回路図である。

【図２４】本発明に用いる選択回路の回路図である。

【図２５】本発明に用いる選択回路兼昇圧回路の回路図
である。

【図２６】従来の電圧変換回路の直流特性を示すグラフ
である。

【図２７】従来の電圧変換回路の回路図である。

【図２８】従来の電圧変換回路の直流特性を示すグラフ
である。

【符号の説明】

１……半導体チップ、２……電源電圧端子、３……接地
電圧端子、１０……電圧変換回路、２１、２２……基準
電圧発生回路、２３……選択回路、２４……ドライバ、
２５、２６……昇圧回路、２７、２８……昇圧・トリミ
ング回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者池永伸一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体設計開発センタ内 (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開平１−185461（ＪＰ，Ａ) 特開昭59−111514（ＪＰ，Ａ) 特開平１−296491（ＪＰ，Ａ) 米国特許4100437（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/66 H01L 21/822 G05F 1/56 310

Claims

(57)【特許請求の範囲】

【請求項１】外部電源電圧を内部電源電圧に変換する電
圧変換回路を含む半導体集積回路装置であって、上記内部電源電圧の値は、上記外部電源電圧の値よりも
小さく、上記内部電源電圧は、上記外部電源電圧が第１の電圧範
囲内の値である時、実質的に一定の第１電位であり、上記内部電源電圧は、上記外部電源電圧が上記第１の電
圧範囲よりも電圧の大きな第２の電圧範囲内の値である
時、上記外部電源電圧との電位差が実質的に一定となる
第２電位であり、上記電圧変換回路は、上記外部電源電圧が上記第２の電
圧範囲内の値である時、上記第２電位の値を調整する第
１調整手段を有することを特徴とする半導体集積回路装
置。
【請求項２】請求項１に記載の半導体集積回路装置にお
いて、上記電圧変換回路は、上記外部電源電圧が上記第１の電
圧範囲内の値である時、上記内部電源電圧の値を調整す
る第２調整手段を更に含む半導体集積回路装置。
【請求項３】請求項１または２に記載の半導体集積回路
装置において、上記電圧変換回路は、第１参照電圧を受け、第１基準電圧を形成する第１基準
電圧発生回路と、第２参照電圧を受け、第２基準電圧を形成する第２基準
電圧発生回路と、上記第１基準電圧又は上記第２基準電圧を受ける選択回
路と、内部電源電圧発生回路とを更に含み、上記選択回路は、上記外部電源電圧が上記第１の電圧範
囲内の値である時、上記第１基準電圧を出力し、上記選択回路は、上記外部電源電圧が上記第２の電圧範
囲内の値である時、上記第２基準電圧を出力し、上記内部電源電圧発生回路は、上記選択回路の出力電圧
を受け、上記内部電源電圧を出力し、上記内部電源電圧の上記第１電位は、上記第１基準電圧
に対応し、上記内部電源電圧の上記第２電位は、上記第２基準電圧
に対応する半導体集積回路装置。
【請求項４】請求項３に記載の半導体集積回路装置にお
いて、上記第１基準電圧発生回路は、出力端子と、第１入力端子と、上記第１参照電圧を受け
る第２入力端子とを有する第１差動増幅回路と、上記第１差動増幅回路の上記出力端子に結合されたゲー
トを有する第１ＭＯＳＦＥＴと、上記第１基準電圧に対して所定のフィードバック率を有
する電圧を上記第１差動増幅回路の上記第１入力端子に
出力する第１フィードバック回路とを更に含み、上記第２基準電圧発生回路は、出力端子と、第１入力端子と、上記第２参照電圧を受け
る第２入力端子とを有する第２差動増幅回路と、上記第２差動増幅回路の上記出力端子に結合されたゲー
トを有する第２ＭＯＳＦＥＴと、上記第２基準電圧に対して所定のフィードバック率を有
する電圧を上記第２差動増幅回路の上記第１入力端子に
出力する第２フィードバック回路とを更に含み、上記内部電源電圧の調整は、上記第１フィードバック回
路のフィードバック率又は上記第２フィードバック回路
のフィードバック率を変えることによって行う半導体集
積回路装置。
【請求項５】請求項２〜４のいずれか１項に記載の半導
体集積回路装置において、上記第１調整手段は、第１ヒューズ手段を含み、上記第１フィードバック回路のフィードバック率は、上
記第１ヒューズ手段の状態により決定され、上記第２調整手段は、第２ヒューズ手段を含み、上記第２フィードバック回路のフィードバック率は、上
記第２ヒューズ手段の状態により決定される半導体集積
回路装置。
【請求項６】請求項１に記載の半導体集積回路装置にお
いて、上記第１電位は、上記外部電源電圧が上記第１の電圧範
囲内の値である時、上記外部電源電圧の値の変化に対し
て小さな変化の傾きである第１の傾きを持ち、上記第２電位は、上記外部電源電圧が上記第２の電圧範
囲内の値である時、上記第１の傾きより大きな第２の傾
きを持ち、上記外部電源電圧の値に追随して変化する半
導体集積回路装置。
【請求項７】請求項１〜６のいずれか１項に記載の半導
体集積回路装置において、上記第１の電圧範囲は上記半導体集積回路装置の通常動
作のために供給される上記外部電源電圧の電圧範囲を含
み、第２の電圧範囲は上記半導体集積回路のエージング
テストのために供給される上記外部電源電圧の電圧範囲
を含む半導体集積回路装置。
【請求項８】請求項１〜６のいずれか１項に記載の半導
体集積回路装置において、上記半導体集積回路装置は、上記外部電源電圧が上記第
２の電圧範囲内の値である時、テスト動作で動作する半
導体集積回路装置。
【請求項９】請求項８に記載の半導体集積回路装置にお
いて、上記テスト動作により、上記半導体集積回路装置の動作
マージンがテストされる半導体集積回路装置。
【請求項１０】電圧変換回路と内部回路とを有する一つ
の半導体基板に形成された半導体集積回路装置であっ
て、上記電圧変換回路は、第１電源電圧と、上記第１電源電圧よりも絶対値的に小
さい第２電源電圧とを受け、上記第２電源電圧を基準に
第１出力電圧を形成する第１電圧発生回路と、上記第１電源電圧と上記第２電源電圧とを受け、上記第
１電源電圧を基準に第２出力電圧を形成する第２電圧発
生回路と、上記第１出力電圧と上記第２出力電圧とを受け、上記第
１出力電圧と上記第２出力電圧のうちのいずれか一方に
基づいて内部電源電圧を形成し、上記内部電源電圧を出
力する選択回路とを含み、上記内部回路は、上記内部電源電圧を受けることを特徴
とする半導体集積回路装置。
【請求項１１】請求項１０に記載の半導体集積回路装置
において、上記第１出力電圧は、上記第２電源電圧よりも所定の第
１電圧値だけ大きく、上記第２出力電圧は、上記第１電源電圧よりも所定の第
２電圧値だけ小さい半導体集積回路装置。
【請求項１２】電圧変換回路と内部回路とを有する一つ
の半導体基板に形成された半導体集積回路装置であっ
て、上記電圧変換回路は、第１電源電圧と、上記第１電源電圧よりも絶対値的に小
さい第２電源電圧とを受け、第１出力電圧を形成する第
１電圧発生回路と、上記第１電源電圧と上記第２電源電圧とを受け、上記第
１電源電圧に基づいて形成される第２出力電圧を形成す
る第２電圧発生回路と、上記第１出力電圧と上記第２出力電圧とを受け、上記第
１出力電圧と上記第２出力電圧のうちのいずれか一方に
基づいて内部電源電圧を形成し、上記内部電源電圧を出
力する選択回路とを含み、上記第１電圧発生回路は、上記第１出力電圧の値を調整
するための第１調整手段を含み、上記内部回路は、上記内部電源電圧を受けることを特徴
とする半導体集積回路装置。
【請求項１３】請求項１２に記載の半導体集積回路装置
において、上記第２電圧発生回路は、上記第２出力電圧の値を調整
するための第２調整手段を含む半導体集積回路装置。
【請求項１４】請求項１２または１３に記載の半導体集
積回路装置において、上記第１出力電圧は、上記第２電源電圧に基づいて形成
される半導体集積回路装置。
【請求項１５】請求項１２〜１４のいずれか１項に記載
の半導体集積回路装置において、上記第１出力電圧は、上記第２電源電圧に所定の第１電
圧値を加えた電圧であり、上記第２出力電圧は、上記第１電源電圧から所定の第２
電圧値を引いた電圧である半導体集積回路装置。
【請求項１６】請求項１０〜１５のいずれか１項に記載
の半導体集積回路装置において、上記第１出力電圧は、上記第１電源電圧が第１の電圧範
囲内の値である時、上記第２電源電圧よりも所定の第１
電圧値だけ大きな値であり、上記第２出力電圧は、上記第１電源電圧が第２の電圧範
囲内の値である時、上記第１電源電圧よりも所定の第２
電圧値だけ小さな値である半導体集積回路装置。
【請求項１７】請求項１０〜１６のいずれか１項に記載
の半導体集積回路装置において、上記第１の電圧範囲と上記第２の電圧範囲は連続してい
る半導体集積回路装置。
【請求項１８】請求項１０〜１７のいずれか１項に記載
の半導体集積回路装置において、上記第１出力電圧は、上記第１電源電圧が第３の電圧範
囲内の値である時、上記第１電源電圧と実質的に同じ値
である半導体集積回路装置。
【請求項１９】請求項１８に記載の半導体集積回路装置
において、上記第３の電圧範囲は、第１電位と第２電位との間の範
囲であり、上記第２電位は、上記第１電位よりも大きく、上記第１の電圧範囲は、上記第２電位と第３電位との間
の範囲であり、上記第３電位は、上記第２電位よりも大きく、上記第２の電圧範囲は、上記第３電位と第４電位との間
の範囲であり、上記第４電位は、上記第３電位よりも大きい半導体集積
回路装置。
【請求項２０】請求項１０〜１９のいずれか１項に記載
の半導体集積回路装置において、上記選択回路は、上記第１出力電圧と上記第２出力電圧
のうちで大きい方を選択して、内部電源電圧として出力
する半導体集積回路装置。
【請求項２１】請求項１０〜２０のいずれか１項に記載
の半導体集積回路装置において、上記第１電圧発生回路は、少なくとも一つのＭＯＳＦＥ
Ｔを含み、上記第１電位は、上記第１電圧発生回路に含まれる上記
ＭＯＳＦＥＴのしきい値電圧に対応した値であり、上記第２電圧発生回路は、少なくとも一つのＭＯＳＦＥ
Ｔを含み、上記第２電位は、上記第２電圧発生回路に含まれる上記
ＭＯＳＦＥＴのしきい値電圧に対応した値である半導体
集積回路装置。
【請求項２２】請求項１２〜１５のいずれか１項に記載
の半導体集積回路装置において、上記第１調整手段は、少なくとも一つのヒューズ素子を
含む半導体集積回路装置。
【請求項２３】電圧変換回路と内部回路とを有する一つ
の半導体基板に形成された半導体集積回路装置であっ
て、上記電圧変換回路は、第１電源電圧と、上記第１電源電圧よりも絶対値的に小
さい第２電源電圧とを受け、上記第２電源電圧を基準に
第１出力電圧を形成する第１電圧発生回路と、上記第１電源電圧と上記第２電源電圧とを受け、上記第
１電源電圧を基準に第２出力電圧を形成する第２電圧発
生回路と、上記第１出力電圧を受け、第３出力電圧を出力する第３
電圧発生回路と、上記第２出力電圧を受け、第４出力電圧を出力する第４
電圧発生回路と、上記第３出力電圧と上記第４出力電圧とを受け、上記第
３出力電圧と上記第４出力電圧のうちのいずれか一方に
基づいて内部電源電圧を形成し、上記内部電源電圧を出
力する選択回路とを含み、上記内部回路は、上記内部電源電圧を受けることを特徴
とする半導体集積回路装置。
【請求項２４】請求項２３に記載の半導体集積回路装置
において、上記第１出力電圧は、上記第２電源電圧よりも所定の第
１電圧値だけ大きな値であり、上記第２出力電圧は、上記第１電源電圧よりも所定の第
２電圧値だけ小さな値である半導体集積回路装置。
【請求項２５】請求項２３または２４に記載の半導体集
積回路装置において、上記選択回路は、上記第３出力電圧と上記第４出力電圧
のうちで大きい方を選択して、内部電源電圧として出力
する半導体集積回路装置。
【請求項２６】請求項２３〜２５のいずれか１項に記載
の半導体集積回路装置において、上記第１出力電圧は、上記第１電源電圧が第１の電圧範
囲内の値である時、上記第２電源電圧よりも所定の第１
電圧値だけ大きな値であり、上記第２出力電圧は、上記第１電源電圧が第２の電圧範
囲内の値である時、上記第１電源電圧よりも所定の第２
電圧値だけ小さな値である半導体集積回路装置。
【請求項２７】請求項２３〜２６のいずれか１項に記載
の半導体集積回路装置において、上記第１の電圧範囲と上記第２の電圧範囲は連続してい
る半導体集積回路装置。
【請求項２８】請求項２３〜２７のいずれか１項に記載
の半導体集積回路装置において、上記第１出力電圧は、上記第１電源電圧が第３の電圧範
囲内の値である時、上記第１電源電圧と実質的に同じ値
であり、上記第３の電圧範囲と上記第１の電圧範囲は連続してい
る半導体集積回路装置。
【請求項２９】請求項２８に記載の半導体集積回路装置
において、上記第３の電圧範囲は、第１電位と第２電位との間の範
囲であり、上記第２電位は、上記第１電位よりも大きく、上記第１の電圧範囲は、上記第２電位と第３電位との間
の範囲であり、上記第３電位は、上記第２電位よりも大きく、上記第２の電圧範囲は、上記第３電位と第４電位との間
の範囲であり、上記第４電位は、上記第３電位よりも大きい半導体集積
回路装置。
【請求項３０】請求項２３〜２９のいずれか１項に記載
の半導体集積回路装置において、上記第１電圧発生回路は、少なくとも一つのＭＯＳＦＥ
Ｔを含み、上記第１電圧値は、上記第１電圧発生回路に含まれる上
記ＭＯＳＦＥＴのしきい値電圧に対応した値であり、上記第２電圧発生回路は、少なくとも一つのＭＯＳＦＥ
Ｔを含み、上記第２電圧値は、上記第２電圧発生回路に含まれる上
記ＭＯＳＦＥＴのしきい値電圧に対応した値である半導
体集積回路装置。
【請求項３１】請求項２６に記載の半導体集積回路装置
において、上記第３出力電圧は、上記第１電源電圧が第４の電圧範
囲内の値である時、上記第２電源電圧よりも所定の第３
電圧値だけ大きな値であり、上記第４出力電圧は、上記第１電源電圧が第５の電圧範
囲内の値である時、上記第１電源電圧よりも所定の第４
電圧値だけ小さな値である半導体集積回路装置。
【請求項３２】請求項３１に記載の半導体集積回路装置
において、上記第４の電圧範囲と上記第５の電圧範囲は連続してい
る半導体集積回路装置。
【請求項３３】請求項３２に記載の半導体集積回路装置
において、上記第１出力電圧は、上記第１電源電圧が第６の電圧範
囲内の値である時、上記第１電源電圧と実質的に同じ値
であり、上記第４の電圧範囲と上記第６の電圧範囲は連続してい
る半導体集積回路装置。
【請求項３４】請求項３３に記載の半導体集積回路装置
において、上記第６の電圧範囲は、第４電位と第５電位との間の範
囲であり、上記第５電位は、上記第４電位よりも大きく、上記第４の電圧範囲は、上記第５電位と第６電位との間
の範囲であり、上記第６電位は、上記第５電位よりも大きく、上記第５の電圧範囲は、上記第６電位と第７電位との間
の範囲であり、上記第７電位は、上記第６電位よりも大きい半導体集積
回路装置。
【請求項３５】請求項３４に記載の半導体集積回路装置
において、上記選択回路は、上記第３出力電圧と上記第４出力電圧
のうちで大きい方を選択して、内部電源電圧として出力
する半導体集積回路装置。
【請求項３６】請求項２３〜３５のいずれか１項に記載
の半導体集積回路装置において、上記第３電圧発生回路は、上記第１出力電圧を受ける第１入力と、第２入力とを有
し、第５出力電圧を出力する差動増幅回路と、上記差動増幅回路が出力した上記第５出力電圧により制
御される端子を有するスイッチ回路と、上記スイッチ回路に結合し、上記第３出力電圧を出力す
る出力ノードと、上記出力ノードと上記スイッチ回路とに結合され、上記
差動増幅回路の上記第２入力に基準電圧を出力するフィ
ードバック回路とを含む半導体集積回路装置。
【請求項３７】請求項３６に記載の半導体集積回路装置
において、上記スイッチ回路は、上記差動増幅回路が出力した第５
出力電圧を受けるゲートと上記第１電源電圧と上記第２
電源電圧との間に結合されるソース−ドレイン経路とを
有するＭＯＳＦＥＴを含み、上記フィードバック回路は、上記ＭＯＳＦＥＴの上記ソ
ース−ドレイン経路の一方と上記第２電源電圧との間に
直列形態に接続された複数の抵抗を含み、上記差動増幅回路の上記第２入力は、上記複数の抵抗の
うちの一つの一端に結合され、上記出力ノードは、上記ＭＯＳＦＥＴの上記ソース−ド
レイン経路の一方に結合される半導体集積回路装置。
【請求項３８】電圧変換回路と内部回路とを有する一つ
の半導体基板に形成された半導体集積回路装置であっ
て、上記電圧変換回路は、第１電源電圧と、上記第１電源電圧よりも絶対値的に小
さい第２電源電圧とを受け、上記第２電源電圧を基準に
第１出力電圧を形成する第１基準電圧発生回路と、上記第１電源電圧と上記第２電源電圧とを受け、上記第
１電源電圧を基準に第２出力電圧を形成する第２基準電
圧発生回路と、上記第１出力電圧を受け、第３出力電圧を出力する第１
昇圧回路と、上記第２出力電圧を受け、第４出力電圧を出力する第２
昇圧回路と、上記第３出力電圧と上記第４出力電圧とを受け、上記第
３出力電圧と上記第４出力電圧のうちのいずれか一方に
基づいて内部電源電圧を形成し、上記内部電源電圧を出
力する選択回路とを含み、上記内部回路は、上記内部電源電圧を受け、上記第１基準電圧発生回路は、上記第１出力電圧を調整
する第１調整手段を含むことを特徴とする半導体集積回
路装置。
【請求項３９】請求項３８に記載の半導体集積回路装置
において、上記第１昇圧回路は、上記第１出力電圧を受ける第１入力と、第２入力とを有
し、第５出力電圧を出力する差動増幅回路と、上記差動増幅回路が出力した上記第５電圧を受ける制御
端子を有するスイッチ回路と、上記スイッチ回路に結合し、上記第３出力電圧を出力す
る出力ノードと、上記出力ノードと上記スイッチ回路とに結合され、上記
差動増幅回路の上記第２入力に基準電圧を出力するフィ
ードバック回路とを含む半導体集積回路装置。
【請求項４０】請求項３９に記載の半導体集積回路装置
において、上記スイッチ回路は、上記差動増幅回路が出力した第５
出力電圧を受けるゲートと上記第１電源電圧と上記第２
電源電圧との間に結合されるソース−ドレイン経路とを
有するＭＯＳＦＥＴを含み、上記フィードバック回路は、上記ＭＯＳＦＥＴの上記ソ
ース−ドレイン経路の一方と上記第２電源電圧との間に
直列形態に接続された複数の抵抗を含み、上記差動増幅回路の上記第２入力は、上記複数の抵抗の
うちの一つの一端に結合され、上記出力端子は、上記ＭＯＳＦＥＴの上記ソース−ドレ
イン経路の一方に結合される半導体集積回路装置。
【請求項４１】請求項３９または４０に記載の半導体集
積回路装置において、上記フィードバック回路のフィードバック率は、可変に
設定可能である半導体集積回路装置。
【請求項４２】請求項３９〜４１のいずれか１項に記載
の半導体集積回路装置において、上記第２基準電圧発生回路は、上記第２出力電圧を調整
する第２調整手段を含む半導体集積回路装置。
【請求項４３】請求項３８〜４２のいずれか１項に記載
の半導体集積回路装置において、上記第１出力電圧は、上記第２電源電圧よりも所定の第
１電圧値だけ大きな値であり、上記第２出力電圧は、上記第１電源電圧よりも所定の第
２電圧値だけ小さな値である半導体集積回路装置。
【請求項４４】請求項３８〜４３のいずれか１項に記載
の半導体集積回路装置において、上記選択回路は、上記第３出力電圧と上記第４出力電圧
のうちで大きい方を選択して、内部電源電圧として出力
する半導体集積回路装置。
【請求項４５】請求項３８〜４４のいずれか１項に記載
の半導体集積回路装置において、上記第１出力電圧は、上記第１電源電圧が第１の電圧範
囲内の値である時、上記第２電源電圧よりも所定の第１
電圧値だけ大きな値であり、上記第２出力電圧は、上記第１電源電圧が第２の電圧範
囲内の値である時、上記第１電源電圧よりも所定の第２
電圧値だけ小さな値である半導体集積回路装置。
【請求項４６】請求項３８〜４５のいずれか１項に記載
の半導体集積回路装置において、上記第１の電圧範囲と上記第２の電圧範囲は連続してい
る半導体集積回路装置。
【請求項４７】請求項３８〜４６のいずれか１項に記載
の半導体集積回路装置において、上記第１出力電圧は、上記第１電源電圧が第３の電圧範
囲内の値である時、上記第１電源電圧と実質的に同じ値
であり、上記第３の電圧範囲と上記第１の電圧範囲は連続してい
る半導体集積回路装置。
【請求項４８】請求項４７に記載の半導体集積回路装置
において、上記第３の電圧範囲は、第１電位と第２電位との間の範
囲であり、上記第２電位は、上記第１電位よりも大きく、上記第１の電圧範囲は、上記第２電位と第３電位との間
の範囲であり、上記第３電位は、上記第２電位よりも大きく、上記第２の電圧範囲は、上記第３電位と第４電位との間
の範囲であり、上記第４電位は、上記第３電位よりも大きい半導体集積
回路装置。
【請求項４９】請求項３８〜４８のいずれか１項に記載
の半導体集積回路装置において、上記第１電圧発生回路は、少なくとも一つのＭＯＳＦＥ
Ｔを含み、上記第１電圧値は、上記第１電圧発生回路に含まれる上
記ＭＯＳＦＥＴのしきい値電圧に対応した値であり、上記第２電圧発生回路は、少なくとも一つのＭＯＳＦＥ
Ｔを含み、上記第２電圧値は、上記第２電圧発生回路に含まれる上
記ＭＯＳＦＥＴのしきい値電圧に対応した値である半導
体集積回路装置。
【請求項５０】請求項４７に記載の半導体集積回路装置
において、上記第３出力電圧は、上記第１電源電圧が第４の電圧範
囲内の値である時、上記第２電源電圧よりも所定の第３
電圧値だけ大きな値であり、上記第４出力電圧は、上記第１電源電圧が第５の電圧範
囲内の値である時、上記第１電源電圧よりも所定の第４
電圧値だけ小さな値である半導体集積回路装置。
【請求項５１】請求項５０に記載の半導体集積回路装置
において、上記第４の電圧範囲と上記第５の電圧範囲は連続してい
る半導体集積回路装置。
【請求項５２】請求項５１に記載の半導体集積回路装置
において、上記第１出力電圧は、上記第１電源電圧が第６の電圧範
囲内の値である時、上記第１電源電圧と実質的に同じ値
であり、上記第４の電圧範囲と上記第６の電圧範囲は連続してい
る半導体集積回路装置。
【請求項５３】請求項５２に記載の半導体集積回路装置
において、上記第６の電圧範囲は、第４電位と第５電位との間の範
囲であり、上記第５電位は、上記第４電位よりも大きく、上記第４の電圧範囲は、上記第５電位と第６電位との間
の範囲であり、上記第６電位は、上記第５電位よりも大きく、上記第５の電圧範囲は、上記第６電位と第７電位との間
の範囲であり、上記第７電位は、上記第６電位よりも大きい半導体集積
回路装置。
【請求項５４】請求項５３に記載の半導体集積回路装置
において、上記選択回路は、上記第３出力電圧と上記第４出力電圧
のうちで大きい方を選択して、内部電源電圧として出力
する半導体集積回路装置。
【請求項５５】請求項１６、２６、４５のいずれか１項
に記載の半導体集積回路装置において、上記内部回路は、上記第１電源電圧が上記第１の電圧範
囲内の値である時に、通常動作を行い、上記内部回路は、上記第１電源電圧が上記第２の電圧範
囲内の値である時に、テスト動作を行う半導体集積回路
装置。
【請求項５６】請求項５５に記載の半導体集積回路装置
において、上記テスト動作は、バーンインテスト動作である半導体
集積回路装置。