JPH04230878A

JPH04230878A - 半導体集積回路装置

Info

Publication number: JPH04230878A
Application number: JP3110129A
Authority: JP
Inventors: Shinji Horiguchi; 真志堀口; Jun Eto; 潤衛藤; Masakazu Aoki; 正和青木; Shinichi Ikenaga; 伸一池永; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-05-21
Filing date: 1991-05-15
Publication date: 1992-08-19
Anticipated expiration: 2018-07-14
Also published as: JP3425766B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置内の電圧変換
回路に係り、とくにエージング電圧精度の高い電圧変換
回路に関する。

【０００２】

【従来の技術】近年、半導体装置内において外部電源電
圧よりも低い内部電圧を発生し、それを電源として半導
体装置内の一部の回路を動作させることがしばしば行わ
れている。これは、回路の消費電力を低減するため、お
よび素子の微細化に伴う耐圧低下に対処するためである
。外部電源電圧から内部電源電圧を発生するための電圧
変換回路（電圧リミッタ回路、もしくは降圧回路）につ
いては、次の公開特許公報で論じられている。

【０００３】〔１〕特開昭５９−１１１５１４〔２〕特
開平１−１８５４６１号これらの公報は、半導体装置のエージング（バーンイン
）テストにも言及している。エージングテストとは、半
導体装置の出荷前に、電源端子に通常動作時よりも高い
電圧を印加して、不良となったものを除去することであ
り、出荷後の初期不良低減に有効な手法である。上記公
報では、エージングテストを容易にするために、外部電
源電圧ＶＣＣと内部電源電圧ＶＬとの関係を、図２６の
ような特性にすることが提案されている。すなわち、通
常動作時（図中ａで示す）にはＶＬのＶＣＣ依存性（傾
きｍ１）が小さくなるように、エージングテスト時（図
中ｂで示す）にはＶＬのＶＣＣ依存性（傾きｍ２）が大
きくなるようにする。これにより、通常動作時にはＶＬ
を電源として動作する回路の動作が安定になり、エージ
ングテスト時には通常動作時よりも十分高い電圧が印加
されるようになる。

【０００４】

【発明が解決しようとする課題】上記従来技術の問題点
は、エージング時の内部電源電圧ＶＬの正確さについて
考慮されていないことである。

【０００５】図２７（ａ）は、図２６に示した特性を実
現するために上記公報〔１〕で提案されている回路であ
る。図中、Ｒは抵抗素子、Ｍ１〜ＭＮはＮチャネルＭＯ
Ｓトランジスタである。詳細は公報に記述されているの
でここでは省略するが、この回路では、ＭＯＳトランジ
スタのしきい値電圧を基準にして、図２７の折れ曲がり
点Ｐ１、Ｐ２の位置や傾きｍ１、ｍ２を決めている。し
かし、周知のように、しきい値電圧は半導体製造プロセ
スのバラツキの影響を受けやすく、±０．１Ｖ程度の誤
差は覚悟せねばならない。また、温度依存性も数ｍＶ／
℃と大きい。したがって、エージング時にＶＣＣを正確
に設定しても、ＶＬを正確に所定の値に設定することは
困難である。ＶＬの電圧レベルが低すぎればＶＬを電源
として動作する回路のエージングが不十分になり、高す
ぎれば素子の破壊を招く。

【０００６】上記公報〔２〕には、通常動作時用の電圧
ＶＲ１とエージングテスト時用の電圧ＶＲ２とを発生し
ておき、それらの高い方の電圧を選択してＶＬとするこ
とにより図２６に示した特性を実現するという方法が述
べられている。図２７（ｂ）は、公報に示されている、
エージングテスト時用電圧ＶＲ２の一実現方法である。この回路はダイオードの順方向電圧を利用している。ダ
イオードの順方向電圧はプロセスのバラツキの影響は少
ないが、温度依存性は数ｍＶ／℃と大きい。

【０００７】図２７（ｃ）は、同じ公報に示されている
、エージングテスト時用電圧ＶＲ２の別の実現方法であ
る。ここでは、ＶＣＣを抵抗分割することによってＶＲ
２を作っている。この方法によれば、ＶＲ２は２個の抵
抗Ｒ１、Ｒ２の比だけで決まるので、プロセスバラツキ
や温度の影響を受けにくい。しかしこの方法には、ＶＲ
２∝ＶＣＣでなければならないため、エージングテスト
電圧の設定の自由度が小さいという問題点がある。

【０００８】これを図２８を用いて、具体的な数値例を
あげながら説明する。図２８は、通常動作時のＶＣＣ＝
４．５〜５．５Ｖ、ＶＬ＝３．３Ｖ、エージングテスト
時のＶＣＣ＝８Ｖの場合の、ＶＣＣとＶＬの関係を示す
グラフである。さて、ここでエージングテスト時のＶＬ
を４Ｖにしたいとする。この場合は、図中にｃで示すよ
うに、ＶＲ２＝ＶＣＣ／２とすればよい。このとき、折
れ曲がり点Ｐ２はＶＣＣ＝６．６Ｖの位置にあり、問題
はない。しかし、エージングテスト時のＶＬを５Ｖにしようとす
ると、図中にｄで示すように、ＶＲ２＝５ＶＣＣ／８に
しなければならない。すると、折れ曲がり点がＰ２’に
移動して通常動作時のＶＣＣの範囲内に入るので、通常
動作時のＶＬが変化してしまう。逆に、通常動作時のＶ
Ｌを変えないようにしようとすると、エージングテスト
時のＶＬが制約される。この例の場合はＶＬ≦４．８Ｖ
でなければならない。

【０００９】本発明の目的は、上記の問題点を解決し、
エージングテスト時のＶＬの電圧値を自由に、かつ正確
に設定できる電圧変換回路を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
、本発明の電圧変換回路は、同回路を含む半導体装置の
接地電圧を基準に安定化した第１の電圧を発生する手段
と、上記半導体装置の外部電源電圧を基準に安定化した
第２の電圧を発生する手段と、該第１、第２の電圧の一
方を選択する選択手段とを備えることを特徴とする。すなわち本発明では、接地電圧を基準に安定化した電圧
を通常動作時電圧として選択して用い、また外部電源電
圧を基準に安定化した電圧をエージングテスト時電圧と
して選択して用いることができる。

【００１１】ここで、上記第１の電圧と上記第２の電圧
との一方または両方をトリミングする手段を有するよう
にすることが電圧精度を高めるうえで好ましい。

【００１２】また上記選択手段は、上記第１の電圧と上
記第２の電圧との絶対値の大きい方の電圧を選択する手
段とすればよい。

【００１３】

【作用】本発明で、エージングテスト時のＶＬとして外
部電源電圧ＶＣＣを基準に安定化した電圧を用いること
により、ＶＣＣを正確に設定しさえすれば、ＶＬの電圧
値を正確に設定できることになる。これにより、エージ
ングテストの信頼性を高めることが可能になる。

【００１４】

【実施例】以下、本発明の実施例を図面により説明する
。

【００１５】〔実施例１〕図１に本発明の第１の実施例
の半導体集積回路の構成を示す。図中、１は半導体チッ
プ、２は外部電源電圧ＶＣＣ用端子、３は接地電圧ＶＳ
Ｓ用端子、１０はＶＣＣから内部電源電圧ＶＬを発生す
るための電圧変換回路、１１はＶＣＣで動作する回路、
１２はＶＬで動作する回路である。電圧変換回路１０は
、２個の基準電圧発生回路２１、２２、選択回路２３、
およびドライバ２４から成る。この電圧変換回路は、上
記公開特許公報〔２〕の回路と同様に、２つの基準電圧
ＶＲ１、ＶＲ２の高い方の電圧を選択する。ＶＲ１が通
常動作時用基準電圧、ＶＲ２がエージングテスト時用の
電圧である。本発明の特徴は、ＶＲ２をＶＣＣを基準と
して安定化していることにある。これを図２を用いて、
具体的な数値例をあげながら説明する。

【００１６】図２は、ＶＣＣと各電圧との関係の一例を
示すグラフである。ここでは、通常動作時のＶＣＣ＝４
．５〜５．５Ｖ、ＶＬ＝３．３Ｖである。基準電圧発生
回路２１は、従来と同様、接地電圧ＶＳＳを基準に安定
化された正電圧ＶＲ１を発生する。ここではＶＲ１＝３
．３Ｖである。これに対して、基準電圧発生回路２２は
、電源電圧ＶＣＣを基準に安定化された負電圧−Ｖ２を
発生する。すなわち、−Ｖ２＝ＶＲ２−ＶＣＣがＶＣＣ
によらずほぼ一定になる。たとえば、回路１１を８Ｖで
、回路１２を５Ｖでエージングテストをする場合は、図
に示すように、−Ｖ２＝−３Ｖ、すなわちＶＲ２＝ＶＣ
Ｃ−３Ｖとすればよい。こうすれば、ＶＣＣ＜６．３ＶのときはＶＲ１＞ＶＲ２
、ＶＣＣ＞６．３ＶのときはＶＲ１＜ＶＲ２になる。Ｖ
ＬはＶＲ１とＶＲ２との高い方に等しいから、ＶＣＣ＜
６．３ＶのときはＶＬ＝３．３Ｖ、ＶＣＣ＞６．３Ｖの
ときはＶＬ＝ＶＣＣ−３Ｖになり、ＶＣＣ＝８Ｖに設定
すればＶＬ＝５Ｖとなる。なお、図には記載されていな
いが、ドライバ２４の出力ＶＬ’の電圧レベルは、ＶＬ
と同じである。ドライバ２４の役割は、負荷回路１２を
駆動するために、電流駆動能力の大きいＶＬ’を作るこ
とである。

【００１７】本実施例の特徴は、通常動作時だけでなく
エージング時のＶＬをも正確に設定できることである。たとえば、基準電圧発生回路２２として、後述のしきい
値電圧差方式やバンドギャップ方式の回路を用いればよ
い。エージング時にＶＣＣを正確に設定しさえすれば、
ＶＬを正確に設定できるので、回路１１、１２共に正確
な電圧でエージングテストを行うことができる。また、
図２と図２８とを比較してみれば明らかなように、本実
施例の方がエージングテスト電圧の設定の自由度が大き
い。これは、本実施例の方がエージング時のＶＬのＶＣ
Ｃ依存性∂ＶＬ／∂ＶＣＣが大きいため、折れ曲がり点
Ｐ２が通常動作時のＶＣＣの範囲内に入りにくいからで
ある。たとえば、図２の場合は、エージング時のＶＬを
最大５．８Ｖまで設定することができる。

【００１８】〔実施例２〕図３に本発明の第２の実施例
を示す。図１との相違点は、基準電圧発生回路２１、２
２と選択回路２３との間に、昇圧回路２５、２６が設け
られていることである。基準電圧発生回路として後述の
しきい値電圧差方式やバンドギャップ方式の回路を用い
た場合、その出力電圧は、必ずしも回路１２の動作電圧
ＶＬとして適当な電圧であるとは限らない。昇圧回路２
５、２６の役割は、基準電圧発生回路の出力電圧をＶＬ
として適当な電圧に変換することである。図４に、ＶＣ
Ｃと各電圧との関係の一例を示す。この例では、基準電
圧発生回路の出力電圧は、ＶＲ１＝１Ｖ、−Ｖ２＝−１
Ｖである。昇圧回路２５は、接地電圧ＶＳＳを基準にし
て、ＶＲ１の３．３倍の電圧ＶＲ１’＝３．３Ｖを作る
。昇圧回路２６は、逆に、電源電圧ＶＣＣを基準にして
、負の電圧−Ｖ２＝−１Ｖの３倍の電圧−Ｖ２’＝−３
Ｖを作る。すなわちＶＲ２’＝ＶＣＣ−３Ｖになる。本
実施例では、ＶＲ１、ＶＲ２共に昇圧しているが、もち
ろん一方だけでもよい。

【００１９】〔実施例３〕図５に本発明の第３の実施例
を示す。図３との相違点は、トリミング（電圧値の微調
整）を可能にしたことである。一般に、基準電圧発生回
路の出力電圧は、製造プロセスのばらつきによって変動
しやすい。この対策として、電圧値を調整して所定の電
圧になるようにする手法がトリミングである。この実施
例では、ＶＲ１をＶＲ１’に、−Ｖ２を−Ｖ２’にそれ
ぞれ変換する際の倍率を変えることにより、トリミング
を行う。ＶＲ１、ＶＲ２がそれぞれ、図６のハッチングを施した
領域で示すようにばらついても、トリミングによりＶＲ
１’、ＶＲ２’のばらつきを抑えることができる。本実
施例では、ＶＲ１、ＶＲ２共にトリミングしているが、
もちろん一方だけでもよい。

【００２０】〔基準電圧発生回路〕次に、本発明に用い
る基準電圧発生回路について説明する。前述のように、
本発明には、ＶＳＳを基準に安定化された正電圧を発生
する回路２１と、ＶＣＣを基準に安定化された負電圧を
発生する回路２２との、２種類の回路を用いる。基準電
圧発生回路としては、公知の回路がいくつかある。また
、正電圧を発生する回路において、トランジスタの極性
をすべて逆にし、ＶＣＣとＶＳＳを逆にすることにより
、負電圧を発生する回路を作ることができる。逆に、負
電圧を発生する回路において、トランジスタの極性をす
べて逆にし、ＶＣＣとＶＳＳを逆にすることにより、正
電圧を発生する回路を作ることもできる。以下、具体的
な回路例を図面を用いて説明する。

【００２１】図７（ａ）は、アイ・イー・イー・イー、
ジャーナル・オブ・ソリッド・ステート・サーキッツ、
第１５巻第３号、第２６４頁から第２６９頁、１９８０
年６月（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ
−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　Ｖｏｌ．ＳＣ−１
５，　Ｎｏ．３，　ｐｐ．２６４−２６９，　Ｊｕｎｅ
　１９８０）に掲げられている基準電圧発生回路である
。これは、２個のＮチャネルＭＯＳＦＥＴのしきい値電
圧の差を基準電圧として取り出す回路である。すなわち
、Ｍ１１、Ｍ１２のしきい値電圧をそれぞれＶＴ１１、
ＶＴ１２とすると、ＶＲ１＝ＶＴ１１−ＶＴ１２である
。この回路は、本発明の基準電圧発生回路２１として用
いることができる。この回路のＮチャネルＭＯＳＦＥＴ
をＰチャネルＭＯＳＦＥＴで置き換え、ＶＣＣとＶＳＳ
とを逆にすることにより、ＶＣＣを基準に安定化された
負電圧を発生する回路を作ることができる。同図（ｂ）
にその回路を示す。この回路では、２個のＰチャネルＭ
ＯＳＦＥＴ・Ｍ２１、Ｍ２２のしきい値電圧をそれぞれ
ＶＴ２１、ＶＴ２２とすると、−Ｖ２＝ＶＴ２１−ＶＴ
２２である。すなわちＶＲ２＝ＶＣＣ−｜ＶＴ２１｜＋
｜ＶＴ２２｜となり、ＶＣＣを基準に安定化された電圧
ＶＲ２が得られる。この回路は、本発明の基準電圧発生
回路２２として用いることができる。

【００２２】図８（ａ）も、上記の論文に掲げられてい
る基準電圧発生回路である。図中、Ａは差動増幅器であ
る。これも、Ｍ１１とＭ１２とのしきい値電圧差を基準
電圧として取り出す回路である。ただし、この回路の出
力電圧は、ＶＣＣを基準に安定化された負電圧−Ｖ２で
ある。この回路は、本発明の基準電圧発生回路２２として用い
ることができる。この回路のＮチャネルＭＯＳＦＥＴを
ＰチャネルＭＯＳＦＥＴで置き換え、ＶＣＣとＶＳＳと
を逆にすることにより、ＶＳＳを基準に安定化された正
電圧を発生する回路を作ることができる。同図（ｂ）に
その回路を示す。この回路は、本発明の基準電圧発生回
路２１として用いることができる。

【００２３】図９（ａ）は、特開平１−２９６４９１で
提案されている基準電圧発生回路である。この回路は、
しきい値電圧の異なる２個のＰチャネルＭＯＳＦＥＴ・
Ｍ２１とＭ２２とのしきい値電圧差を基準電圧ＶＲ１と
して取り出す回路である。この回路は、本発明の基準電
圧発生回路２１として用いることができる。この回路の
ＭＯＳＦＥＴの極性をすべて逆にし、ＶＣＣとＶＳＳと
を逆にすることにより、ＶＣＣを基準に安定化された負
電圧を発生する回路を作ることができる。同図（ｂ）に
その回路を示す。この回路は、本発明の基準電圧発生回
路２２として用いることができる。図９（ｃ）は、（ａ
）の回路のＰチャネルＭＯＳＦＥＴ・Ｍ２１、Ｍ２２を
ＮチャネルＭＯＳＦＥＴ・Ｍ１１、Ｍ１２で置き換えた
ものであり、Ｍ１１とＭ１２とのしきい値電圧差が基準
電圧ＶＲ１となる。この回路は、本発明の基準電圧発生
回路２１として用いることができる。この回路のＭＯＳ
ＦＥＴの極性をすべて逆にし、ＶＣＣとＶＳＳとを逆に
することにより、ＶＣＣを基準に安定化された負電圧を
発生する回路を作ることができる。同図（ｄ）にその回
路を示す。この回路は、本発明の基準電圧発生回路２２
として用いることができる。

【００２４】図７〜図９の回路はいずれも、ＭＯＳＦＥ
Ｔのしきい値電圧差を基準とする方式である。これらの
回路には、しきい値電圧の温度依存性が相殺しあうので
、基準電圧の温度依存性が小さくなるという特徴がある
。これらの回路のうちには、ＮチャネルＭＯＳＦＥＴの
しきい値電圧差による回路とＰチャネルＭＯＳＦＥＴの
しきい値電圧差による回路とがあるが、本発明に用いる
場合は、同一チャネル形のＭＯＳＦＥＴのしきい値電圧
差による回路を組合せることが望ましい。しきい値電圧
の異なるＭＯＳＦＥＴを作るための工程の増加を少なく
できるからである。たとえば、ＰチャネルＭＯＳＦＥＴ
のしきい値電圧差による回路を組合せた例を図１０に示
す。ここでは、図９（ａ）の回路を基準電圧発生回路２
１として、図９（ｄ）の回路を基準電圧発生回路２２と
して用いている。ＭＯＳＦＥＴ・Ｍ３１、Ｍ３２、抵抗
Ｒ３０からなる動作点設定回路を回路２１と回路２２と
で共有することにより、半導体チップ上の占有面積と消
費電力とを低減することができる。また、この回路２２
に示すように、しきい値電圧の異なるＭＯＳＦＥＴを複
数個（ここでは２個）ずつ直列接続することにより、し
きい値電圧差の整数倍（ここでは２倍）の出力電圧が得
られる。Ｍ２１Ｂ、Ｍ２１Ｃのしきい値電圧をＶＴ２１
、Ｍ２２Ｂ、Ｍ２２Ｃのしきい値電圧をＶＴ２２とする
と、−Ｖ２＝２（ＶＴ２１−ＶＴ２２）、すなわちＶＲ
２＝ＶＣＣ−２（｜ＶＴ２１｜−｜ＶＴ２２｜）となる
。

【００２５】ここで、基準電圧発生回路中のカレントミ
ラー回路について補足する。図９（ａ）および（ｃ）の
Ｍ３１とＭ３３、Ｍ３２とＭ３４は、ソースとゲートを
それぞれ共有しており、いわゆるカレントミラー回路を
成している。図９（ｂ）および（ｄ）のＭ３１とＭ３６
、Ｍ３２とＭ３５、図１０のＭ３１とＭ３３とＭ３６、
Ｍ３２とＭ３４とＭ３５も同様である。カレントミラー
回路を成す各ＭＯＳＦＥＴに流れる電流の比は、各ＦＥ
Ｔの（チャネル幅／チャネル長）の比に等しい。電流比
を正確に設定するためには、各ＦＥＴのチャネル幅、チ
ャネル長を正確に設定することが必要である。そのため
には、製造プロセスのばらつきの影響を受けにくいよう
にするために、レイアウト設計に際して、次のような配
慮をすることが望ましい。

【００２６】（１）各ＦＥＴのチャネル幅Ｗ、チャネル
長Ｌは十分大きくする。

【００２７】（２）各ＦＥＴは近接して配置し、電流の
流れる方向を同一にする。

【００２８】（３）電流比を１：１に設定するときは、
各ＦＥＴの形状は同一にする。

【００２９】（４）電流比をｎ：１（ｎは２以上の整数
）に設定するときは、チャネル幅をｎ倍にするのではな
く、チャネル幅が等しいＦＥＴをｎ個並列接続する。これは、チャネル幅の設計値と仕上り値の差異の影響を
なくすためである。たとえば、電流比を２：１にすると
きは、図１１（ａ）のレイアウトよりも、図１１（ｂ）
のレイアウトの方が望ましい。

【００３０】図１２は、いわゆるバンドギャップ方式の
基準電圧発生回路である。図中、Ｑ４１、Ｑ４２はＮＰ
Ｎバイポーラトランジスタ、Ｒ４１〜Ｒ４３は抵抗、Ａ
は差動増幅器である。同図（ａ）は基準電圧発生回路２
１として、（ｂ）は基準電圧発生回路２２として用いる
ことができる。これらの回路には、基準電圧の温度依存
性が小さいという特徴がある。

【００３１】〔昇圧回路〕次に、本発明に用いる昇圧回
路について説明する。図１３に昇圧回路の例を示す。同
図（ａ）は昇圧回路２５として用いることのできる回路
である。この回路は、ＭＯＳＦＥＴ・Ｍ５１〜Ｍ５４か
ら成る差動増幅器Ａと、Ｍ５０および２個の抵抗Ｒ５１
、Ｒ５２から成る出力段との、２段の増幅段から成る。そして、出力ＶＲ１’をＲ５１、Ｒ５２で分割した電圧
ＶＦＢが差動増幅器にフィードバックされている。フィ
ードバック率はＲ５２／（Ｒ５１＋Ｒ５２）であるから
、入力電圧と出力電圧との関係は、ＶＲ１’＝ＶＲ１（
Ｒ５１＋Ｒ５２）／Ｒ５２となる。この回路のＭＯＳＦ
ＥＴの極性をすべて逆にし、ＶＣＣとＶＳＳとを逆にす
ることにより、（ｂ）の回路が得られる。この回路は、
昇圧回路２６として用いることができる。入力電圧と出
力電圧との関係は、−Ｖ２’＝−Ｖ２（Ｒ５３＋Ｒ５４
）／Ｒ５４である。

【００３２】図１４に昇圧回路の他の例を示す。図１３
との相違点は、抵抗に並列にコンデンサが挿入されてい
ることである。これらは、フィードバックを高速化する
役割を果たす。図１４（ａ）の回路についてこれを説明
する。

【００３３】出力ＶＲ１’から差動増幅器へのフィード
バック回路には、抵抗Ｒ５１とフィードバックノードの
寄生容量ＣＦＢとによる遅延がある。そのため、出力Ｖ
Ｒ１’の変化が入力端に伝わるのが、時定数Ｒ５１・Ｃ
ＦＢの分だけ遅れる。フィードバック増幅器の理論で知
られているように、フィードバック回路に遅延があるこ
とは好ましくない。位相の遅れが増幅器の動作を不安定
にするからである。遅延の時定数を小さくするためにＲ
５１、Ｒ５２を小さくすることは、消費電流の増大を招
く。コンデンサＣ５１、Ｃ５２を挿入することにより、
出力ＶＲ１’の変化が容量分割によって高速に伝わるよ
うになる。これにより、消費電流を増大させることなく
、増幅器の動作を安定化できる。コンデンサの値は、寄
生容量ＣＦＢよりも十分大きくするのがよい。しかも、
出力ＶＲ１’を抵抗Ｒ５１、Ｒ５２で分割した電圧と、
コンデンサＣ５１、Ｃ５２で分割した電圧とがほぼ等し
くなるのが望ましい。すなわち、Ｒ５１：Ｒ５２＝１／
Ｃ５１：１／Ｃ５２である。コンデンサＣ５１、Ｃ５２
としては、たとえば図１５に示した構造のものを用いれ
ばよい。

【００３４】〔昇圧・トリミング回路〕図１３、図１４
の回路では、フィードバック率が固定であるから、入力
電圧と出力電圧との比は固定である。これを可変にすれ
ば、トリミングが可能になる。フィードバック率を可変
にする一方法を図１６に示す。図中、４１はデコーダ、
Ｒ６０〜Ｒ６８は抵抗、Ｍ６０〜Ｍ６７はＮチャネルＭ
ＯＳＦＥＴである。４２ａ、４２ｂ、４２ｃはヒューズ
ＲＯＭであり、Ｆｉ（ｉ＝０〜２）はヒューズ、Ｍ８０
〜Ｍ８２はＮチャネルＭＯＳＦＥＴ、４３はインバータ
である。図１３（ａ）の抵抗Ｒ５１、Ｒ５２をこの回路
４０で置き換えれば、昇圧・トリミング回路２７として
用いることのできる回路が得られる。また、同図（ｂ）
の抵抗Ｒ５３、Ｒ５４を回路４０で置き換えれば、昇圧
・トリミング回路２８として用いることのできる回路が
得られる。以下、図１３（ａ）の抵抗Ｒ５１、Ｒ５２を
置き換えた場合について説明する。

【００３５】出力電圧ＶＲ１’を抵抗分割した電圧Ｖ０
〜Ｖ７のうちの１つがスイッチの役割のＭＯＳＦＥＴ群
Ｍ６０〜Ｍ６７によって選択され、フィードバック電圧
ＶＦＢとなる。デコーダ４１がこの選択を制御する。す
なわち、デコーダの出力信号ｂ０〜ｂ７のうち、１つだ
けが高レベル、他は低レベルであるから、ゲートに高レ
ベルが印加されているＭＯＳＦＥＴのみが導通、他は非
導通になる。デコーダとしては、たとえば図１７に示す
回路を用いればよい。

【００３６】デコーダ４１の入力信号ａ０〜ａ２は、そ
れぞれヒューズＲＯＭ・４ａ〜４ｃの出力である。ヒュ
ーズＲＯＭは、ヒューズが切断されているか否かを電圧
の高低の形で出力する回路であり、以下に説明するよう
にトリミング方法をプログラムするためのものである。図１６に示した例では、ヒューズＦｉが切断されていな
いときは、ノード４４がヒューズを通して電源ＶＣＣに
接続されているので高レベルになり、出力ａｉは低レベ
ル、したがってＭ８０は非導通状態になる。ヒューズＦ
ｉが切断されているときは逆に、ノード４４が低レベル
、出力ａｉが高レベル、したがってＭ８０は導通状態に
なりノード４４を低レベルにラッチする。なお、Ｍ８１
、Ｍ８２は、このラッチを初期化する（ヒューズが切断
されているときノード４４を低レベルにする）ためのも
のである。Ｍ８２のゲートに与える信号φは、たとえば
電源投入時のみ高レベルになる信号を用いればよい。あ
るいは、電源投入時だけでなく、適宜高レベルになる信
号でもよい。たとえば本発明をメモリＬＳＩに適用した
場合、サイクルの初めに高レベルになる信号を用いるこ
とができる。ヒューズＲＯＭとしては、図１８のような
ヒューズＦと抵抗Ｒから成る回路でもよい。しかし、図
１６に示したようなラッチ回路の方が、外来雑音に強く
、しかも通常時は電流が流れないという利点がある。

【００３７】ヒューズＲＯＭ内のヒューズＦ０、Ｆ１、
Ｆ２をそれぞれ切断するか否かによって、Ｖ０〜Ｖ７の
うちどれを選択するかをプログラムすることができる。たとえば、Ｖ３を選択するためには、Ｆ０のみを切断す
ればよい。このとき、ａ０が高レベル、ａ１とａ２が低
レベルになるから、デコーダの出力信号のうち、ｂ１の
みが高レベル、他は低レベルになり、Ｍ３のみが導通、
他は非導通となり、Ｖ３が選択される。フィードバック
率を大きく（たとえばＶ０を選択する）すれば出力電圧
ＶＲ１’が低くなり、フィードバック率を小さく（たと
えばＶ７を選択する）すればＶＲ１’が高くなる。トリ
ミングを実行するには、まずヒューズを切断する前にＶ
Ｒ１またはＶＲ１’の電圧を測定し、トリミング後のＶ
Ｒ１’が所望の電圧になるようにトリミング方法を決定
し、それをプログラムすればよい。そのために、ＶＲ１
またはＶＲ１’の電圧測定用パッドを設けておくことが
望ましい。

【００３８】このトリミング方法には、少ない個数のヒ
ューズで細かいトリミングができるという特徴がある。一般に、ｎ個のヒューズで２のｎ乗通りのトリミングが
可能である。

【００３９】本実施例では、デコーダの出力ｂ０〜ｂ７
をＭＯＳＦＥＴ・Ｍ６０からＭ６７に割り当てる方法を
工夫してある。もちろん、図１９に示すように番号順に
割り当てるという単純な方法でもよい。この方がトリミ
ング方法は分かりやすいが、図１６の実施例の方が、以
下に説明するように、切断すべきヒューズの数が少なく
なるという点で優れている。

【００４０】基準電圧のばらつきは、ほぼ正規分布で近
似できる。すなわち、中央値に近いほど頻度が多く、中
央値から遠いほど頻度が少ない。したがって、トリミン
グを行う場合、Ｖ０〜Ｖ７のうち、中央付近のＶ３、Ｖ
４を選択すべき場合は比較的多く、両端のＶ０、Ｖ７を
選択すべき場合は比較的少ない。一方、デコーダの特定
の出力信号を高レベルにするために切断すべきヒューズ
の数は次のとおりである。ｂ７を高レベルにするために
は３個のヒューズを切断する必要がある。ｂ３、ｂ５、
またはｂ６を高レベルにするためには２個のヒューズを
、ｂ１、ｂ２、またはｂ４を高レベルにするためには１
個のヒューズを切断する必要がある。ｂ０を高レベルに
するためには全くヒューズを切断する必要がない。した
がって、図１６の実施例のように、ヒューズ切断数の少
ないｂ０、ｂ１、ｂ２、ｂ４を中央付近に、ヒューズ切
断数の多いｂ７、ｂ３、ｂ５、ｂ６を端に割り当てるよ
うにすれば、統計的に見てヒューズ切断数を少なくする
ことができる。これにより、トリミングに要する時間を
短縮でき、ＬＳＩのテストのコストを低減することがで
きる。

【００４１】図１６の実施例は、３個のヒューズによっ
て８通りのトリミングを可能にする回路である。しかし
、ヒューズ数はトリミングをどの程度細かく行う必要が
あるかによって増減してもよいことはもちろんである。図２０に４個のヒューズを用いて１６通りのトリミング
を可能にした例を示す。この実施例においても、図１６
と同じように、デコーダの出力ｂ０からｂ１５をＭＯＳ
ＦＥＴ・Ｍ６０〜Ｍ７５に割り当てる方法を工夫してあ
る。

【００４２】図２１にトリマ回路の他の実施例を示す。図１６との相違点は、Ｍ６０〜Ｍ６７としてＰチャネル
ＭＯＳＦＥＴを用いていることである。これにともない
、デコーダ４１の出力は、補信号に変更してある。この
トリマ回路は、図１３（ｂ）の昇圧回路のＲ５３、Ｒ５
４を置き換えるのに好適である。なぜならば、フィード
バック電圧ＶＦＢが比較的高い（ＶＣＣに近い）からで
ある。逆に、図１３（ａ）の回路では、ＶＦＢが比較的
低い（接地電位に近い）ので、このＲ５１、Ｒ５２を置
き換える場合は、図１６のようなＮチャネルＭＯＳＦＥ
Ｔを用いた回路の方がよい。

【００４３】図２２にトリマ回路の他の実施例を示す。この回路の特徴は、抵抗Ｒ６０〜Ｒ６８に並列に、コン
デンサＣ６０〜Ｃ６８がそれぞれ接続されていることで
ある。これらのコンデンサは、図１４（ａ）におけるＣ
５１、Ｃ５２と同様に、フィードバックを高速化する役
割を果たす。コンデンサの値は、出力ＶＲ１’を抵抗で分割した各電
圧とコンデンサで分割した各電圧とが、ほぼ等しくなる
ように選ぶことが望ましい。すなわち、Ｒ６０：Ｒ６１
：……：Ｒ６８＝１／Ｃ６０：１／Ｃ６１：……：１／
Ｃ６８である。

【００４４】図２３にトリマ回路の他の実施例を示す。この回路にも、図２２の実施例と同様に、フィードバッ
クを高速化するためのコンデンサＣ６９、Ｃ７０が接続
されている。コンデンサＣ６９、Ｃ７０の値は、出力Ｖ
Ｒ１’をＣ６９とＣ７０で分割した電圧が、Ｖ０〜Ｖ７
の中央付近の電圧、たとえばＶ４に等しくなるようにし
ておく。すなわち、（Ｒ６０＋Ｒ６１＋Ｒ６２＋Ｒ６３
＋Ｒ６４）：（Ｒ６５＋Ｒ６６＋Ｒ６７＋Ｒ６８）＝１
／Ｃ６９：１／Ｃ７０である。本実施例の特徴は、図２
２の実施例よりも占有面積が小さくなることである。図
２２の実施例では、コンデンサは抵抗と同数必要である
。しかも、Ｃ６１〜Ｃ６７はＣ６０、Ｃ６８よりも十分
大きくしなければならない。トリマ回路はフィードバッ
ク率の微調整のためのものなので、抵抗Ｒ６１〜Ｒ６７
は両端の抵抗Ｒ６０、Ｒ６８よりも十分小さいのが普通
だからである。これは占有面積の増大を意味する。一方
、本実施例においては、大面積を要するＣ６１〜Ｃ６７
は不要である。ただし、トリミングによってＶ４以外の
電圧が選択されたときは、抵抗による分割とコンデンサ
による分割との間に多少のずれが生ずるが、抵抗Ｒ６１
〜Ｒ６７が小さいため、このずれはほとんど問題になら
ない。

【００４５】トリミング方法をプログラムする素子とし
て、実施例ではレーザ光で切断されるヒューズを用いて
いるが、他の素子を用いることもできる。たとえば、切
断用の回路を付加してヒューズを電気的に切断するよう
にすることもできる。レーザ光で切断する方法には、切
断用の回路が不要であるため、占有面積を小さくできる
という利点があり、電気的な方法には、高価なレーザ光
照射装置を用いなくてもよいという利点がある。ヒュー
ズの材質としては、たとえば多結晶シリコンやシリサイ
ドなどを用いることができる。特に、本発明を欠陥救済
回路を有する半導体メモリに適用する場合は、欠陥救済
に用いられているものと同じものを利用すれば、ヒュー
ズを作るために特に工程を追加する必要がなくなる。プ
ログラム素子としては、ヒューズのかわりにＥＰＲＯＭ
などの不揮発性メモリを用いてもよい。

【００４６】〔選択回路〕次に、本発明に用いる選択回
路について説明する。図２４に、上記公開特許公報〔２
〕に掲げられている選択回路の一例を示す。図中、Ａ９
１、Ａ９２は差動増幅器、Ｍ９１、Ｍ９２はＰチャネル
ＭＯＳＦＥＴである。出力電圧ＶＬは、２つの入力電圧
ＶＲ１とＶＲ２との高い方に等しくなる。詳細は上記公
報に記載されているので、ここでは省略する。

【００４７】本発明には、昇圧回路もしくは昇圧・トリ
ミング回路と選択回路とを兼用した回路を採用してもよ
い。図２５に、昇圧回路２５と選択回路２３とを兼用し
た回路の例を示す。この回路では、差動増幅器Ａ９２に
は出力電圧ＶＬが直接帰還されているが、Ａ９１にはＶ
Ｌを抵抗Ｒ９１、Ｒ９２で分割した電圧ＶＦＢが帰還さ
れている。したがって、ＶＬは、ＶＲ１を昇圧した電圧
ＶＲ１（Ｒ９１＋Ｒ９２）／Ｒ９２とＶＲ２との高い方
に等しくなる。また、この回路の抵抗Ｒ９１、Ｒ９２を
図１６もしくは図１９〜２３の回路４０で置き換えるこ
とによって、トリミングを可能にすることができる。す
なわち、昇圧・トリミング回路２７と選択回路２３とを
兼用した回路を作ることができる。このような昇圧回路
もしくは昇圧・トリミング回路と選択回路とを兼用した
回路を採用することによって、半導体チップ上の占有面
積と消費電力とを低減することができる。

【００４８】以上、実施例に従って本発明を説明したが
、本発明はこれらの実施例に限定されるものではない。たとえば、実施例はＣＭＯＳ技術を用いた半導体装置に
適用することを想定しているが、本発明は他の技術、た
とえば単一極性のＭＯＳトランジスタ、バイポーラトラ
ンジスタ、あるいはそれらの組合せを用いた半導体装置
にも適用できる。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
エージング時の内部電源電圧ＶＬの設定精度を高めるこ
とができ、エージングテストの信頼性を向上させること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例である電圧変換回路を有する半
導体装置のブロック図である。

【図２】図１の実施例の直流特性を示すグラフである。

【図３】本発明の実施例である電圧変換回路を有する半
導体装置のブロック図である。

【図４】図３の実施例の直流特性を示すグラフである。

【図５】本発明の実施例である電圧変換回路を有する半
導体装置のブロック図である。

【図６】図５の実施例の直流特性を示すグラフである。

【図７】本発明に用いる基準電圧発生回路の回路図であ
る。

【図８】本発明に用いる基準電圧発生回路の回路図であ
る。

【図９】本発明に用いる基準電圧発生回路の回路図であ
る。

【図１０】本発明に用いる基準電圧発生回路の回路図で
ある。

【図１１】本発明に用いる基準電圧発生回路のレイアウ
ト図である。

【図１２】本発明に用いる基準電圧発生回路の回路図で
ある。

【図１３】本発明に用いる昇圧回路の回路図である。

【図１４】本発明に用いる昇圧回路の回路図である。

【図１５】本発明に用いるコンデンサの平面図および断
面図である。

【図１６】本発明に用いるトリマ回路の回路図である。

【図１７】本発明に用いるデコーダ回路の回路図である
。

【図１８】本発明に用いるヒューズＲＯＭの回路図であ
る。

【図１９】本発明に用いるトリマ回路の回路図である。

【図２０】本発明に用いるトリマ回路の回路図である。

【図２１】本発明に用いるトリマ回路の回路図である。

【図２２】本発明に用いるトリマ回路の回路図である。

【図２３】本発明に用いるトリマ回路の回路図である。

【図２４】本発明に用いる選択回路の回路図である。

【図２５】本発明に用いる選択回路兼昇圧回路の回路図
である。

【図２６】従来の電圧変換回路の直流特性を示すグラフ
である。

【図２７】従来の電圧変換回路の回路図である。

【図２８】従来の電圧変換回路の直流特性を示すグラフ
である。

【符号の説明】

１……半導体チップ、２……電源電圧端子、３……接地
電圧端子、１０……電圧変換回路、２１、２２……基準
電圧発生回路、２３……選択回路、２４……ドライバ、
２５、２６……昇圧回路、２７、２８……昇圧・トリミ
ング回路。

Claims

【特許請求の範囲】

【請求項１】半導体装置内で、該装置の外部電源電圧と
異なる内部電圧を発生して該装置内の少なくとも一部の
回路を動作させる電圧変換回路において、該装置の接地
電圧を基準にした第１の電圧を発生する手段と、上記外
部電源電圧を基準にした第２の電圧を発生する手段と、
該第１、第２の電圧の一方を選択する選択手段とを含む
ことを特徴とする電圧変換回路。
【請求項２】請求項１記載の電圧変換回路において、上
記第１の電圧と上記第２の電圧との少なくとも一方をト
リミングする手段を有することを特徴とする電圧変換回
路。
【請求項３】請求項１又は請求項２の何れかに記載の電
圧変換回路において、上記選択手段は、上記第１の電圧
と上記第２の電圧との絶対値の大きい方の電圧を選択す
る手段であることを特徴とする電圧変換回路。