KR0171228B1 - 기준 전압 발생 회로 - Google Patents

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마사오 다구치
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

본 발명의 기준 전압 발생 회로는 고전압 전원 공급 라인(23)에 접속된 하나의 단부(24A)를 갖는 부하 유니트(24)와; 상기 부하 유니트의 다른 단부(24B)에 접속된 드레인(27)과 저전압 전력 공급 라인에 접속된 소오스를 갖는 증가형 n 채널 MIS 트랜지스터(25)와; MIS 트랜지스터를 구동 소자처럼 사용하는 소오스 폴로워 회로(26)를 포함하는데, 상기 소오스 폴로워 회로는 n 채널 MIS 트랜지스터의 드레인에 접속된 입력 단부(26A)와 n 채널 MIS 트랜지스터의 게이트에 접속된 출력 단부(26B)를 가지고 있다. 기준 전압 Vref은 n 채널 MIS 트랜지스터의 드레인에서 얻어진다.

Description

기준 전압 발생 회로
제1도는 종래의 기준 전압 발생 회로의 구성을 나타낸 회로도.
제2도는 3중 웰 처리(triple-well process) 기술을 나타낸 단면도.
제3도는 또 다른 종래의 기준 전압 발생 회로의 구성을 나타낸 회로도.
제4도는 제3도에 도시된 기준 전압 발생 회로에 의해 발생된 기준 전압의 온도 특성을 나타낸 그래프.
제5도는 본 발명의 제1 양태에 따른 기준 전압 발생 회로의 기본 구성을 나타낸 도면.
제6도는 본 발명의 제2 양태에 따른 기준 전압 발생 회로의 기본 구성을 나타낸 도면.
제7도는 본 발명의 제1 실시예를 나타낸 회로도.
제8도는 증가형 nMOS 트랜지스터의 VG-log(Id) 특성을 나타낸 그래프.
제9도는 본 발명의 제2 실시예를 나타낸 회로도.
제10도는 본 발명의 제3 실시예를 나타낸 회로도.
제11도는 본 발명의 제4 실시예를 나타낸 회로도.
제12도는 본 발명의 제5 실시예를 나타낸 회로도.
제13도는 본 발명의 제6 실시예를 나타낸 회로도.
제14도는 본 발명의 제7 실시예를 나타낸 회로도.
제15도는 본 발명의 제8 실시예를 나타낸 회로도.
제16도는 본 발명의 제9 실시예를 나타낸 회로도.
제17도는 증가형 nMOS 트랜지스터의 VG-log(Id) 특성을 나타낸 그래프.
제18도는 공핍형 pMOS 트랜지스터의 VG-log(Id) 특성을 나타낸 그래프.
제19도는 본 발명의 제10 실시예를 나타낸 회로도.
제20도는 본 발명의 제11 실시예를 나타낸 회로도.
제21도는 본 발명의 제12 실시예를 나타낸 회로도.
제22도는 본 발명의 제13 실시예를 나타낸 회로도.
제23도는 본 발명의 제14 실시예를 나타낸 회로도.
제24도는 제23도의 회로에 장착된 전류 정밀 조정 회로를 나타낸 회로도.
제25도는 제23도의 회로에 장착된 기준 전압 정밀 조정 회로를 나타낸 회로도.
제26도는 본 발명의 제15 실시예를 나타낸 회로도.
제27도는 본 발명의 제16 실시예를 나타낸 회로도.
제28도는 제27도의 회로에 이용되는 제어 클록 발생용 회로를 나타낸 블록도.
제29도는 제27도의 회로 동작을 나타낸 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
23,37 : 고전압 전원 라인 26,32,33,34 : 소오스 폴로워 회로
41 : 제2 증가형 채널 MIS 트랜지스터 44,46,48 : 레벨 시프트 수단
50 : 제1 증가형 p 채널 MOS 트랜지스터 52,67 : 전류 미러 회로
62 : 제1 공핍형 p 채널 MIS 트랜지스터
63 : 제2 공핍형 p 채널 MIS 트랜지스터
87,88,89 : 저항기 210,220,230 : 제어 수단
211,212 : 타이머 회로
본 발명은 기준 전압 발생 회로에 관한 것으로, 보다 구체적으로는 금속 절연 반도체(MIS) 트랜지스터 특히, 절연 게이트 전계 효과 트랜지스터와 같은 금속 산화물 반도체(MOS) 트랜지스터를 집적화함으로써 형성되는 집적 회로내에 적절히 내장할 수 있는 기준 전압 발생 회로에 관한 것이다.
예컨대, 동적 랜덤 액세스 메모리(DRAM)는 외부에서 공급된 5[V]의 기준 전압을 3[V]로 감소시키고 이 감소된 전압을 내부 전원 전압으로서 이용하는 전압 감소 회로를 구비한다. 이러한 전압 감소 회로를 구성하는 데는 기준 전압 발생 회로가 필요하다.
또한, 디지탈 신호를 아날로그 신호로 변환시키는 D/A 변환기 또는 아날로그 신호를 디지탈 신호로 변환시키는 A/D 변환기와 같은 아날로그 집적 회로가 구성될 때에도 기준 전압 발생 회로가 필요하다.
일반적으로, 기준 전압은 온도에 좌우되지 않는 일정한 전압인 것이 바람직하다. 그러나 MOS 집적 회로에 있어서, 동작 속도는 전원 전압에 비례하고 온도에는 반비례한다. 따라서, 기준 전압은 특히 이 기준 전압이 내부 전원 전압을 발생시키는 전압 감소 회로에 사용될 때 정(+)의 온도 특성을 갖는 것이 바람직하다.
한편, 집적 회로에서의 제조 공정수가 증가하면 비용의 상승을 초래하게 되고, 그에 따라 집적 회로에 내장될 기준 전압 발생 회로는 제조 공정수가 증가하지 않는 구성을 가져야 한다.
그러나, 공지된 기준 전압 발생 회로는 소위 3중 웰 처리 기술을 이용하여 제조될 필요가 있지만, 일반적인 MOS 집적 회로는 소위 2중 웰 처리 기술을 이용하여 제조될 수 있다. 즉, 그러한 기준 전압 발생 회로가 일반적인 MOS 집적 회로내에 내장될 경우, 웰 수의 차이 즉, 공정수의 차이로 인해 전체 제조 공정수가 증가하게 되어 제조 비용도 상승하게 되는 문제점이 야기된다.
소비 전류를 소정 양 이하로 제한하는 것이 곤란한 또 다른 기준 전압 발생 회로가 공지되어 있다. 이 경우에, 소비 전류를 결정하는 회로 소자의 저항값을 보다 큰 값으로 설정함으로써 소비 전류를 감소시킬 수 있었다.
그러나, 소비 전류를 감소시킬 수 있는 그러한 해결 방안은 상기 저항 소자를 형성하기 위해서는 MOS 집적 회로의 상당히 큰 영역이 필요하기 때문에 실용적이지는 않는다.
또한, 기준 전압 발생 회로에 공급된 외부 전원 전압의 레벨에 변동이 있을 경우, 발생된 기준 전압은, 그 온도 특성에 따라 극히 불안정해지는 문제점이 발생한다.
종래 기술의 문제점은 본 발명의 바람직한 실시예와 대비하여 이후에 상세히 설명될 것이다.
본 발명의 제1 목적은 안정적인 기준 전압을 얻을 수 있는 기준 전압 발생 회로를 제공하는 것이다.
본 발명의 제2 목적은 제조 공정수를 증가시키지 않고 절연 게이트 전계 효과 트랜지스터와 같은 MIS 트랜지스터를 집적화함으로써 형성되는 집적 회로내에 내장될 수 있는 기준 전압 발생 회로를 제공하는 것이다.
본 발명의 제3 목적은 소비 전류를 감소시킬 수 있는 기준 전압 발생 회로를 제공하는 것이다.
본 발명의 제1 양태에 따라, 일단부가 고전압 전원 라인에 접속되는 부하 수단과; 드레인이 상기 부하 수단의 타단부에 접속되고, 소오스가 저전압 전원 라인에 접속되는 증가형 n 채널 MIS 트랜지스터와; 구동 소자로서 MIS 트랜지스터를 이용하고 입력단이 상기 n 채널 MIS 트랜지스터의 드레인 접속되며 출력단이 상기 n 채널 MIS 트랜지스터의 게이트에 접속되는 소오스 폴로워(source follower) 회로를 포함하고; 기준 전압이 상기 n 채널 MIS 트랜지스터의 드레인에서 얻어지는 기준 전압 발생 회로가 제공된다.
또한, 본 발명의 제2 양태에 따라, 일단부가 보다 높은 전압 전원 라인에 접속되는 부하 수단과; 드레인이 상기 부하 수단의 타단부에 접속되고 소오스가 보다 낮은 전압 전원 라인에 접속되는 증가형 n 채널 MIS 트랜지스터와; 구동 소자로서 MIS 트랜지스터를 각각 이용하고 캐스케이드 접속으로 접속되며, 상기 캐스케이드 접속의 첫번째단에서 소오스 폴로워 회로의 입력단이 상기 n 채널 MIS 트랜지스터의 드레인에 접속되고 상기 캐스케이드 접속의 최종단에서 소오스 폴로워 회로의 출력단이 상기 n 채널 MIS 트랜지스터의 게이트에 접속되는 복수의 소오스 폴로워 회로를 포함하며; 기준 전압이 상기 n 채널 MIS 트랜지스터의 드레인에서 얻어지는 기준 전압 발생 회로가 제공된다.
본 발명의 다른 목적 및 특징들은 첨부 도면을 참조하여 바람직한 실시예를 통해 이하에서 상세히 설명한다.
본 발명의 바람직한 실시예에 대한 이해를 돕기 위해 관련 종래 기술을 제1도 내지 제4도를 참조하여 설명한다.
제1도는 종래의 기준 전압 발생 회로의 회로 구성을 나타낸 것이다.
이 기준 전압 발생 회로는 밴드 갭 기준 회로라 칭해진다. 도면에서, 참조 부호 1은 외부에서 공급된 전원 전압(비안정화 전압)(VCC)을 공급하는 전원 라인을 나타내고; 참조 부호 2 내지 5는 각각 저항기를 나타내며; 참조 부호 6은 다이오드를 나타내고; 참조 부호 7과 8은 각각 NPN 트랜지스터를 나타낸다.
이 밴드 갭 기준 회로는 노드 9에서 NPN 트랜지스터(8)의 베이스-에미터 전압 Vbe와 저항기(4)의 강하 전압 V4의 합으로서 기준 전압(Vref)을 얻는다.
밴드 갭 기준 회로에서는, NPN 트랜지스터(7,8)가 근본적으로 필요하다. 따라서, 밴드 갭 기준 회로가 P형 실리콘 기판상에서 구성될 경우에는 소위 3중 웰 처리 기술이 필요하다.
환언하면, 제2도에 도시된 바와 같이, N형 웰(11)이 P형 실리콘 기판(10)상에 형성된 후, P형 웰(12)이 상기 N형 웰(11) 내부에 형성되며, 이어서 N형 웰(13)이 상기 P형 웰(12) 내부에 형성된다.
이 경우에, P형 실리콘 기판(10)상에는 NPN 3중 확산형 쌍극 트랜지스터가 형성되고, 그에 따라 밴드 갭 기준 회로가 구성될 수 있다.
그러나, MOS 집적 회로는 2중 웰 처리 기술을 이용하여 제조될 수 있기 때문에, 3중 웰 처리 기술을 필요로 하는 밴드 갭 기준 회로가 MOS 집적 회로내에 내장될 경우, 제조 공정수가 증가하게 되어 제조 비용 역시 증가하게 된다.
또한, 예컨대, 랩톱(lap top)형의 퍼스널 컴퓨터에 사용되는 DRAM의 경우, 전력 소모를 줄이고 쓸데없는 전지 소모를 방지하기 위해 대기(stand-by) 상태에서 소비 전류를 50∼60[㎂] 이하로 제한할 필요가 있었다.
그러나, 밴드 갭 기준 회로가 소비 전류를 20[μA] 이하로 제한하기란 쉽지 않다. 따라서, 이러한 랩톱형 퍼스널 컴퓨터에 사용되는 DRAM내에 밴드 갭 기준 회로를 내장시키는 것은 적절하지 못하다.
한편, 밴드 갭 기준 회로의 전류를 결정하는 회로 소자는 저항기(2)이기 때문에, 소비 전류는 저항기(2)의 값을 메가오옴 이상의 값으로 설정함으로써 감소될 수 있다.
그러나, 집적 회로내에 메가오옴보다 큰 저항기를 형성하기 위해서는 상당히 큰 영역이 필요하고, 따라서 그런 저항기의 형성은 실제로 불가능하다. 실제로 형성될 수 있는 최대 저항값은 500∼600[㏀]이다. 이 저항기가 사용될 경우, 소비 전류를 현재값보다 낮은 값으로 감소시키는 것은 불가능하다.
제3도는 또 다른 종래의 기준 전압 발생 회로의 회로 구성을 나타낸 것이다.
예시된 기준 전압 발생 회로는 nMOS 트랜지스터의 임계 전압을 이용한다. 도면에서, 참조 부호 15는 외부에서 공급된 전원 전압(비 안정화 전압)(VCC)을 공급하는 전원 라인을 나타내고; 참조 부호 16 및 17은 각각 증가형 nMOS 트랜지스터를 나타내며; 참조 부호18은 일정한 전류 공급 회로를 나타내고; 참조 부호19 및 20은 각각 전류 미러 회로를 구성하는 증가형 pMOS 트랜지스터를 나타내며; 참조 부호 21은 저항기를 나타낸다.
기준 전압 발생 회로에서, nMOS 트랜지스터(16,17)의 게이트-소오스 전압은 각각 임계 전압(Vth)으로 설정되고, 노드 22에서 기준 전압(Vref)로서 2Vth의 전압이 얻어진다.
기준 전압 발생 회로는 nMOS 트랜지스터, pMOS 트랜지스터 및 저항기를 포함하기 때문에, 기준 전압 발생 회로가 MOS 집적 회로내에 내장될 경우에도 2중 웰 처리 기술을 채용할 수 있고, 따라서 소비 전류를 감소시킬 수 있다.
제3도의 회로 구성에 따라, nMOS 트랜지스터(16,17)의 게이트-소오스 전압은 전원 전압(VCC)에 대하여 기준 전압(Vref)의 안정성을 고려하여 각각 임계 전압(Vth)으로 설정된다.
일반적으로, nMOS 트랜지스터의 임계 전압은 드레인 전류가 일정한 경우 부(-)의 온도 특성을 갖는다. 이러한 이유로 인해, 기준 전압 발생 회로에 의해 발생되는 기준 전압(Vref)은 제4도에 도시된 바와 같이 부(-)의 온도 특성을 나타낸다.
전술한 바와 같이, 기준 전압(Vref)은 온도에 좌우되지 않는 일정한 전압인 것이 바람직하다. 특히, 기준 전압이 내부 전원 전압을 발생시키는 전압 감소 회로에 사용될 경우, MOS 집적 회로의 동작 속도는 전원 전압에 비례하고 온도에 반비례하기 때문에, 기준 전압(Vref)은 정(+)의 온도 특성을 갖는 것이 바람직하다.
여기에서, 기준 전압 발생 회로에 의해 발생되는 기준 전압(Vref)의 온도 특성은 드레인 전류가 일정한 조건하에서, 예컨대, 각 nMOS 트랜지스터(16,17)의 게이트-소오스 전압이 2[V]가 되도록 바이어싱(biasing)이 인가될 때, 각 nMOS 트랜지스터(16,17)의 게이트-소오스 전압이 정(+)의 온도 특성을 나타내는 영역에서는 정(+)으로 될 수 있다.
그러나, 이 경우에, nMOS 트랜지스터(16,17)는 긴 게이트 길이(채널 길이) 및 작은 게이트 폭(채널폭)을 가져야 한다. 환언하면, 각 nMOS 트랜지스터(16,17)는 소위 협폭(narrow) 트랜지스터 형태로 구성되어야 한다.
그러한 트랜지스터 구조가 사용될 경우, 각 nMOS 트랜지스터(16,17)는 높은 드레인 출력 임피던스를 갖는 소위 오극관 영역(pentode region)에서의 동작을 나타낸다.
따라서, nMOS 트랜지스터(16,17)가 일정한 전류 공급 회로(18)에 의해 구동될 경우, nMOS 트랜지스터(16,17)는 두개의 전류원이 서로 직렬로 접속된 상태, 즉 높은 내부 저항을 갖는 두개의 회로가 직렬로 접속된 상태가 된다. 그 결과, 출력 전압으로서의 기준 전압(Vref)은 전원 전압(VCC)의 변화에 대하여 극히 불안정한 상태가 된다.
제5도는 본 발명의 제1 양태에 따른 기준 전압 발생 회로의 기본 구성을 나타낸다.
제5도에서, 참조 부호 23은 전원 전압(비안정화 전압)(VA)을 공급하는 전원 라인을 나타내고; 참조 부호 24는 부하 수단을 나타내며; 참조 부호24A는 부하 소자(24)의 일단부를 나타내고; 참조 부호 24B는 부하 수단(24)의 타단부를 나타낸다.
또한, 참조 부호 25는 증가형 n 채널 절연 게이트 전계 효과 트랜지스터를 나타내고; 참조 부호 26은 구동 소자로서 절연 게이트 전계 효과 트랜지스터를 이용하는 소오스 폴로워 회로를 나타내며; 참조 부호 26A는 소오스 폴로워 회로(26)의 입력 단부를 나타내고; 참조 부호 26B는 소오스 폴로워 회로의 출력 단부를 나타내며; 참조 부호 26C 및 26D는 각각 소오스 폴로워 회로(26)의 전원 단자 및 접지 단자를 나타낸다.
기준 전압(Vref)은 n 채널 절연 게이트 전계 효과 트랜지스터(25)의 드레인에서, 즉 노드(27)에서 얻어진 기준 전압을 의미한다.
본 발명의 제1 양태에 있어서, n 채널 절연 게이트 전계 효과 트랜지스터(25)의 게이트-소오스 전압이 V1이고, 소오스 폴로워 회로(26)의 입력 단부(26A)와 출력 단부(26B)의 양단의 전압이 V2인 경우, 기준 전압(Vref)(=V1+V2)을 노드(27)에서 얻을 수 있다. 기준 전압(Vref)이 외부로부터의 어떤 방해로 인해 상승하면 소오스 폴로워 회로(26)의 출력 전압도 상승한다. 따라서 n 채널 절연 게이트 전계 효과 트랜지스터(25)의 게이트 전압이 상승하게 되어 n 채널 절연 게이트 전계 효과 트랜지스터(25)의 ON 저항은 작아진다. 그 결과 기준 전압(Vref)은 강하되어 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면 소오스 폴로워 회로(26)의 출력 전압도 강하한다. 따라서 n 채널 절연 게이트 전계 효과 트랜지스터(25)의 게이트 전압이 강하함에 따라 n 채널 절연 게이트 전계 효과 트랜지스터(25)의 ON 저항은 커진다. 그 결과 기준 전압(Vref)은 상승되어 안정화된다.
따라서, 본 발명의 제1 양태에 따라 기준 전압(Vref)은 소오스 폴로워 회로(26)를 통해 피드백 제어되어야 한다. 결국 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 부하 수단(24)은 저항기 또는 절연 게이트 전계 효과 트랜지스터로 구성될 수 있고, 소오스 폴로워 회로(26)의 부하 소자도 또한 저항기 또는 절연 게이트 전계 효과 트랜지스터로 구성될 수 있다. 따라서, 기준 전압 발생 회로는 절연 게이트 전계 효과 트랜지스터 및 저항기로만 구성될 수 있다.
그 결과, 제조 공정수를 증가시키지 않고 절연 게이트 전계 효과 트랜지스터를 집적화함으로써 형성되는 집적 회로내에 기준 전압 발생 회로를 내장시킬 수 있다.
또한, 고저항의 어떠한 저항기도 제공하지 않고 회로를 통해 흐르는 전류를 감소시킬 수 있으며, 따라서 소비 전력을 감소시킬 수 있다.
제6도는 본 발명의 제2 양태에 따른 기준 전압 발생 회로의 기본 구성을 나타낸 것이다.
제6도에서, 참조 부호 29는 전원 전압(비안정화 전압)(VA)을 공급하는 전원 라인을 나타내고; 참조 부호 30은 부하 수단을 나타내며; 참조 부호 30A는 상기 부하 수단(30)의 일단부를 나타내고; 참조 부호 30B는 상기 부하 수단(30)의 타단부를 나타낸다.
또한, 참조 부호 31은 증가형 n 채널 절연 게이트 전계 트랜지스터를 나타내고; 참조 부호 32 내지 34는 각각 구동 소자로서 절연 게이트 전계 효과 트랜지스터를 이용하는 소오스 폴로워 회로를 나타낸다. 소오스 폴로워 회로(32,33,34)는 서로 캐스케이드 접속으로 접속된다. 그리고, 참조 부호 32A(33A,34A), 32B(33B,34B), 32C(33C,33C) 및 32D(33D,34D)는 각각 소오스 폴로워 회로(32,(33,34))의 입력 단부, 출력 단부, 전원 단자 및 접지 단자를 나타낸다.
기준 전압(Vref)은 nMOS 채널 절연 게이트 전계 효과 트랜지스터(31)의 드레인, 즉 노드(35)에서 얻어진 기준 전압을 나타낸다.
본 발명의 제2 양태에 있어서, n 채널 절연 게이트 전계 효과 트랜지스터(31)의 게이트-소오스 전압이 V1이고, 소오스 폴로워 회로(32)의 입력 단부(32A)와 출력 단부(32B)의 양단의 전압이 V2이며, 소오스 폴로워 회로(33)의 입력 단부(33A)와 출력 단부(33B)의 양단의 전압이 V3이고, 소오스 폴로워 회로(34)의 입력 단부(34A)와 출력 단부(34B)의 양단의 전압이 V4인 경우, 기준 전압(Vref)(=V1+V2+V3+V4)을 노드(35)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하는 경우, 소오스 폴로워 회로(32,33,34)의 출력 전압이 순차적으로 상승한다. 따라서, n 채널 절연 게이트 전계 효과 트랜지스터(31)의 게이트 전압이 상승하게 되어 n 채널 절연 게이트 전계 효과 트랜지스터(31)의 ON 저항이 작아진다. 그 결과, 기준 전압(Vref)은 강하되어 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하되면, 소오스 폴로워 회로(32,33,34)의 출력 전압이 순차적으로 강하한다. 따라서, n 채널 절연 게이트 전계 효과 트랜지스터(31)의 게이트 전압이 강하하게 되어 n 채널 절연 게이트 전계 효과 트랜지스터(31)의 ON 저항이 커진다. 그 결과, 기준 전압(Vref)은 상승하여 안정화된다.
그러므로, 본 발명의 제2 양태에 따라, 기준 전압(Vref)은 소오스 폴로워 회로(32∼34)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 부하 수단(30)은 저항기 또는 절연 게이트 전계 효과 트랜지스터의 저항기로 구성될 수 있고, 소오스 폴로워 회로(32)의 각 부하 소자도 또한 저항기 또는 절연 게이트 전계 효과 트랜지스터로 구성될 수 있다. 따라서, 기준 전압 발생 회로는 절연 게이트 전계 효과 트랜지스터 및 저항기로만 구성될 수 있다.
그 결과, 제조 공정수를 증가시키지 않고 절연 게이트 전계 효과 트랜지스터를 집적화함으로써 형성된 집적 회로내에 기준 전압 발생 회로를 내장시킬 수 있다.
또한, 고저항의 어떠한 저항기도 제공하지 않고 회로를 통해 흐르는 전류를 감소시킬 수 있으며, 따라서 소비 전력을 감소시킬 수 있다.
이어서, 본 발명의 바람직한 실시예를 제7도 내지 제29도를 참조하여 상세히 설명한다.
[실시예 1(제7도 및 제8도 참조)]
제7도는 본 발명의 실시예 1의 회로 구성을 나타낸 것이다.
도면에서, 참조 부호 37은 전원 전압(비안정화 전압)(VCC)을 공급하는 전원 라인을 나타내고; 참조 부호 38은 부하 수단을 구성하는 공핍형 pMOS 트랜지스터를 나타낸다.
또한, 참조 부호 39는 증가형 nMOS 트랜지스터를 나타내고; 참조 부호 40은 소오스 폴로워 회로를 나타내며; 참조 부호 41은 구동 소자를 구성하는 증가형 nMOS 트랜지스터를 나타내고; 참조 부호 42는 부하 소자를 구성하는 저항기를 나타낸다.
pMOS 트랜지스터(38)의 소오스 및 게이트는 VCC 전원 라인(37)에 접속되고, 드레인은 nMOS 트랜지스터(39)의 드레인에 접속되며, nMOS 트랜지스터(39)의 소오스는 접지된다.
nMOS 트랜지스터(41)의 드레인은 VCC 전원 라인((37)에 접속되고; 게이트는 노드(43)에 접속되며; 소오스는 nMOS 트랜지스터(39)의 게이트에 접속된다. 저항기(42)의 일단부는 nMOS 트랜지스터(41)의 소오스에 접속되고, 타단부는 접지된다.
실시예 1에서, nMOS 트랜지스터(39)의 게이트-소오스 전압이 V1이고, nMOS 트랜지스터(41)의 게이트-소오스 전압이 V2인 경우, 기준 전압(Vref)(V1+V2)을 노드(43)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하면, nMOS 트랜지스터(41)의 소오스 전압도 상승한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승함에 따라 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)은 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)가 강하하면 nMOS 트랜지스터(41)의 소오스 전압도 강하한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 강하함에 따라 nMOS 트랜지스터(39)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)은 상승하여 안정화된다.
전술한 바와 같이, 본 발명의 실시예 1에 따라 기준 전압(Vref)은 소오스 폴로워 회로(40)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
실시예 1에서, 기준 전압(Vref)의 온도 계수는 그 온도 특성이 서로에 대해 반전되는 영역에 V1과 V2를 설정함으로써, 예컨대 제8도에 도시된 바와 같이 ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG의 변화가 부(-)로 되는 영역에 V1을 설정하고, ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG의 변화가 정(+)으로 되는 영역에 V2를 설정함으로써 0으로 설정될 수 있다.
또한, 기준 전압(Vref)의 온도 계수는 ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG의 변화가 정(+)으로 되는 영역에 V1을 설정하고, ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG의 변화가 부(-)로 되는 영역에 V2를 설정함으로써 0으로 설정될 수도 있다.
이 경우에, nMOS 트랜지스터(39)는 자체의 출력 내부 저항이 높아지는 방식으로 구성되어야 한다. 그러나, nMOS 트랜지스터(39)는 소오스 폴로워 회로(40)를 통해 피드백 제어되어야 하기 때문에, 출력 내부 저항을 낮출 수 있고 그에 따라 기준 전압(Vref)의 안정성을 유지할 수 있다.
한편, 기준 전압(Vref)의 온도 계수는 ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG의 변화가 정(+)으로 되는 영역에 V1과 V2를 설정함으로써 정(+)으로 될 수 있다.
물론 이 경우에도, nMOS 트랜지스터(39)는 자체의 출력 내부 저항이 높아지는 방식으로 구성되어야 한다. 그러나, nMOS 트랜지스터(39)는 소오스 폴로워 회로(40)를 통해 피드백 제어되어야 하기 때문에, 출력 내부 저항을 낮출 수 있고 그에 따라 기준 전압(Vref)의 안정성을 유지할 수 있다.
실시예 1에 따라, 기준 전압 발생 회로는 pMOS 트랜지스터(38), nMOS 트랜지스터(39,41) 및 저항기(42)로 구성되기 때문에, 제조 공정수를 증가시키지 않고 본 발명의 기준 전압 발생 회로를 MOS 집적 회로내에 내장시킬 수 있다.
또한, 소오스 폴로워 회로(40)에서 nMOS 트랜지스터(39)의 게이트-소오스 전압 V1을 발생시키는 것이 필요하다. 따라서, 저항기(42)와 같이 높은 저항을 제공하지 않고 전류를 감소시킬 수 있고 그에 따라 소비 전류를 감소시킬 수 있다.
[실시예 2(제9도 참조)]
제9도는 본 발명의 실시예 2에 따른 회로 구성을 나타낸 것이다. 실시예 2는 저항기(44)를 통해 nMOS 트랜지스터(41)의 소오스를 저항기(42)의 일단부 및 nMOS 트랜지스터(39)의 게이트에 접속시킴으로써 소오스 폴로워 회로(45)가 제공된다는 점을 제외하고는 실시예 1의 구성과 동일하다.
실시예 2에서, nMOS 트랜지스터(39)의 게이트-소오스 전압이 V1이고, nMO S 트랜지스터(41)의 게이트-소오스 전압이 V2이고, 저항기(44)에서의 강하 전압이 V3인 경우, 기준 전압(Vref)(=V1+V2+V3)을 노드(43)에서 얻을 수 있다.
외부로부터의 방해로 인해 기준 전압(Vref)이 상승하면, nMOS 트랜지스터(41)의 소오스 전압도 상승하고 그에 따라 저항기(44)의 타단부에서의 전압이 상승한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, nMOS 트랜지스터(41)의 소오스 전압도 강하하고 그에 따라 저항기(44)의 타단부에서의 전압이 강하한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 강하하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 2에 따라 기준 전압(Vref)은 소오스 폴로워 회로(45)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 기준 전압 발생 회로는 pMOS 트랜지스터(38), nMOS 트랜지스터(39,41) 및 저항기(42,44)로 구성되기 때문에, 제조 공정수의 증가없이 본 발명의 기준 전압 발생 회로를 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, 소오스 폴로워 회로(45)에서 nMOS 트랜지스터(39)의 게이트-소오스 전압을 발생시키는 것이 필요하다. 따라서, 저항기(42)와 같이 높은 저항을 제공하지 않고 전류를 감소시킬 수 있고 그에 따라 소비 전류를 줄일 수 있다.
[실시예 3(제10도 참조)]
제10도는 본 발명의 실시예 3에 따른 회로 구성을 나타낸 것이다. 실시예 3은 다이오드 접속 형태를 사용하여 nMOS 트랜지스터(46)를 통해 nMOS 트랜지스터(41)의 소오스를 저항기(42)의 일단부 및 nMOS 트랜지스터(39)의 게이트에 접속시킴으로써 소오스 폴로워 회로(47)가 제공된다는 점을 제외하고는 실시예 1의 구성과 동일하다.
실시예 3에서, nMOS 트랜지스터(39)의 게이트-소오스 전압이 V1이고, nMOS 트랜지스터(41)의 게이트-소오스 전압이 V2이고, nMOS 트랜지스터(46)의 드레인-소오스 전압이 V3인 경우, 기준 전압(Vref)(=V1+V2+V3)을 노드(43)에서 얻을 수 있다.
외부로부터의 방해로 인해 기준 전압(Vref)이 상승하면, nMOS 트랜지스터(41)의 소오스 전압이 상승하고 그에 따라 nMOS 트랜지스터(46)의 소오스 전압도 상승한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승하여 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, nMOS 트랜지스터(41)의 소오스 전압이 강하하고 그에 따라 nMOS 트랜지스터(46)의 소오스 전압도 강하한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승하여 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 3에 따라 기준 전압(Vref)은 소오스 폴로워 회로(47)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 기준 전압 발생 회로는 pMOS 트랜지스터(38), nMOS 트랜지스터(39,41,46) 및 저항기(42)로 구성되기 때문에, 제조 공정수의 증가없이 본 발명의 기준 전압 발생 회로를 nMOS 집적 회로내에 내장시킬 수 있다.
더욱이, 소오스 폴로워 회로(47)에서 nMOS 트랜지스터(39)의 게이트-소오스 전압을 발생시키는 것이 필요하다. 따라서, 저항기(42)와 같이 높은 저항을 제공하지 않고 전류를 감소시킬 수 있고 그에 따라 소비 전류를 감소시킬 수 있다.
[실시예 4(제11도 참조)]
제11도는 본 발명의 실시예 4에 따른 회로 구성을 나타낸 것이다. 실시예 4는 nMOS 트랜지스터(41)의 소오스를 다이오드(48)를 통해 저항기(42)의 일단부 및 nMOS 트랜지스터(39)의 게이트에 접속시킴으로써 소오스 폴로워 회로(49)가 제공된다는 점을 제외하고는 실시예 1의 구성과 동일하다.
실시예 4에서, nMOS 트랜지스터(39)의 게이트-소오스 전압이 V1이고, nMOS 트랜지스터(41)의 게이트-소오스 전압이 V2이며, 다이오드(48)의 애노드-캐소드 전압이 V3인 경우, 기준 전압(Vref)(=V1+V2+V3)을 노드(43)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하면, nMOS 트랜지스터(41)의 소오스 전압도 상승하고 그에 따라 다이오드(48)의 캐소드 전압이 상승한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)은 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, nMOS 트랜지스터(41)의 소오스 전압도 강하하고 그에 따라 다이오드(48)의 캐소드 전압이 강하한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 강하하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 4에 따라 기준 전압(Vref)은 소오스 폴로워 회로(49)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 기준 전압 발생 회로는 pMOS 트랜지스터(38), nMOS 트랜지스터(39,41), 다이오드(48) 및 저항기(42)로 구성되기 때문에, 제조 공정수의 증가없이 본 발명의 기준 전압 발생 회로를 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, 소오스 폴로워 회로(49)에서 nMOS 트랜지스터(39)의 게이트-소오스 전압 V1을 발생시키는 것이 필요하다. 따라서, 저항기(42)와 같이 높은 저항을 제공하지 않고 전류를 감소시킬 수 있고, 그에 따라 소비 전류를 감소시킬 수 있다.
[실시예 5(제12도 참조)]
제12도는 본 발명의 실시예 5에 따른 회로 구성을 나타낸 것이다. 실시예 5는 증가형 pMOS 트랜지스터(50,51)를 포함하는 전류 미러 회로(52)가 nMOS 트랜지스터(39,41)의 부하 수단으로서 제공된다는 점을 제외하고는 실시예 1의 구성과 동일하다.
pMOS 트랜지스터(50)의 소오스는 VCC 전원 라인(37)에 접속되고, 게이트는 nMOS 트랜지스터(41)의 드레인에 접속되며, 드레인은 nMOS 트랜지스터(41)의 드레인에 접속된다. pMOS 트랜지스터(50), nMOS 트랜지스터(41) 및 저항기(42)는 소오스 폴로워 회로(53)를 구성한다.
또한, pMOS 트랜지스터(51)의 소오스는 VCC 전원 라인(37)에 접속되고, 게이트는 pMOS 트랜지스터(50)의 게이트에 접속되며, 드레인은 nMOS 트랜지스터(39)의 드레인에 접속된다.
상기 구성에 따라, 전류 미러 회로(52)동작에 의해 nMOS 트랜지스터(41)를 통해 흐르는 양과 동일한 양의 전류가 nMOS 트랜지스터(39)를 통해 흐른다. 그 결과, 전원 전압(VCC)의 레벨이 변경되더라도, nMOS 트랜지스터(41)를 통해 흐르는 전류는 변화하지 않고 그에 따라 소비 전류의 나머지를 제거할 수 있다.
실시예 5에서, nMOS 트랜지스터(39)의 게이트-소오스 전압이 V1이고, nMOS 트랜지스터(41)의 게이트-소오스 전압이 V2인 경우, 기준 전압(Vref)(=V1+V2)을 노드(43)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하면 nMOS 트랜지스터(41)의 소오스 전압도 상승한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, nMOS 트랜지스터(41)의 소오스 전압도 강하한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 강하하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 5에 따라 기준 전압(Vref)은 소오스 폴로워 회로(53)를 통해 피드백 제어되어야 한다. 따라서 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
실시예 5에서, 기준 전압(Vref)의 온도 계수는 그 온도 특성이 서로에 대해 반전되는 영역에 V1과 V2를 설정함으로써, 예컨대 제8도에 도시된 바와 같이 ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG의 변화가 부(-)로 되는 영역에 V1을 설정하고, ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할때의 온도에 대한 게이트 전압 VG의 변화가 정(+)으로 되는 영역에 V2를 설정함으로써 0으로 설정될 수 있다.
또한, 기준 전압(Vref)의 온도 계수는 ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG1의 변화가 정(+)으로 되는 영역에 V1을 설정하고, ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG의 변화가 부(-)로 되는 영역에 V2를 설정함으로써 0으로 설정될 수 있다.
이 경우에, nMOS 트랜지스터(39)는 자체의 출력 내부 저항이 높아지는 방식으로 구성되어야 한다. 그러나, nMOS 트랜지스터(39)는 소오스 폴로워 회로(53)를 통해 피드백 제어되어야 하기 때문에, 출력 내부 저항을 낮출 수 있고 그에 따라 기준 전압(Vref)의 안정성을 유지할 수 있다.
한편, 기준 전압(Vref)의 온도 계수는 ｜∂VG/∂T｜Id=일정0인 영역, 즉 드레인 전류 Id가 일정할 때의 온도에 대한 게이트 전압 VG의 변화가 정(+)으로 되는 영역에 V1과 V2를 설정함으로써 정(+)으로 될 수 있다.
물론 이 경우에도, nMOS 트랜지스터(39)는 자체의 출력 내부 저항이 높아지는 방식으로 구성되어야 한다. 그러나, nMOS 트랜지스터(39)는 소오스 폴로워 회로(53)를 통해 피드백 제어되어야 하기 때문에, 출력 내부 저항을 낮출 수 있고 그에 따라 기준 전압(Vref)의 안정성을 유지할 수 있다.
실시예 5에 따라, 기준 전압 발생 회로는 pMOS 트랜지스터(50,51), nMOS 트랜지스터(39,41) 및 저항기(42)로 구성되기 때문에, 제조 공정수의 증가없이 본 발명의 기준 전압 발생기를 MOS 집적 회로내에 내장시킬 수 있다.
또한, 소오스 폴로워 회로(53)에서 nMOS 트랜지스터(39)의 게이트-소오스 전압 V1을 발생시키는 것이 필요하다. 따라서, 저항기(42)와 같이 높은 저항을 제공하지 않고 전류를 감소시킬 수 있고 그에 따라 소비 전류도 줄일 수 있다.
[실시예 6(제13도 참조)]
제13도는 본 발명의 실시예 6에 따른 회로 구성을 나타낸 것이다. 실시예 6에는 nMOS 트랜지스터(41)의 소오스를 저항기(44)를 통해 저항기(42)의 일단부 및 nMOS 트랜지스터(39)의 게이트에 접속시킴으로써 소오스 폴로워 회로(54)가 제공된다는 점을 제외하고는 실시예 5의 구성과 동일하다.
실시예 6에서, nMOS 트랜지스터(39)의 게이트-소오스 전압이 V1이고, nMOS 트랜지스터(41)의 게이트-소오스 전압이 V2이며; 저항기(44)에서의 강하 전압이 V3이면, 기준 전압(Vref)(=V1+V2+V3)을 노드(43)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하면, nMOS 트랜지스터(41)의 소오스 전압도 상승하고 그에 따라 저항기(44)의 타단부에서의 전압은 상승한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, nMOS 트랜지스터(41)의 소오스 전압이 강하하고 그에 따라 저항기(44)의 타단부에서의 전압도 강하한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 강하하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 6에 따라 기준 전압(Vref)은 소오스 폴로워 회로(54)를 통해 피드백 제어되어야 한다. 따라서 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 기준 전압 발생 회로는 pMOS 트랜지스터(50,51), nMOS 트랜지스터(39,41) 및 저항기(42,44)로 구성되기 때문에, 제조 공정수의 증가없이 본 발명의 기준 전압 발생 회로를 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, 소오스 폴로워 회로(54)에서 nMOS 트랜지스터(39)의 게이트-소오스 전압 V1을 발생시키는 것이 필요하다. 따라서, 저항기(42)와 같이 높은 저항을 제공하지 않고 전류를 감소시킬 수 있고 그에 따라 소비 전류를 감소시킬 수 있다.
[실시예 7(제14도 참조)]
제14도는 본 발명의 실시예 7에 따른 회로 구성을 나타낸 것이다. 실시예 7에는 다이오드 접속 형태를 사용하여 nMOS 트랜지스터(41)의 소오스를 nMOS 트랜지스터(46)를 통해 저항기(42)의 일단부 및 nMOS 트랜지스터(39)의 게이트에 접속시킴으로써 소오스 플로워 회로(55)가 제공된다는 점을 제외하고는 실시예 5의 구성과 동일하다.
실시예 7에서, nMOS 트랜지스터(39)의 게이트-소오스 전압이 V1이고, nMOS 트랜지스터(46)의 게이트-소오스 전압이 V2이며, nMOS 트랜지스터(46)의 드레인-소오스 전압이 V3이면, 기준 전압(Vref)(=V1+V2+V3)을 노드(43)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하면, nMOS 트랜지스터(41)의 소오스 전압도 상승하고 그에 따라 nMOS 트랜지스터(46)의 소오스 전압이 상승한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승하며 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, nMOS 트랜지스터(41)의 소오스 전압도 강하하고 그에 따라 nMOS 트랜지스터(46)의 소오스 전압이 강하한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 강하하고 그에 따라 nMOS 트랜지스터의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 7에 따라 기준 전압(Vref)은 소오스 폴로워 회로(55)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 기준 전압 발생 회로는 pMOS 트랜지스터(50,51), nMOS 트랜지스터(39,41,46) 및 저항기(42)로 구성되기 때문에, 제조 공정수의 증가없이 본 발명의 기준 전압 발생 회로를 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, 소오스 폴로워 회로(55)에서 nMOS 트랜지스터(39)의 게이트-소오스 전압 V1을 발생시키는 것이 필요하다. 따라서, 저항기(42)와 같이 높은 저항을 제공하지 않고 전류를 감소시킬 수 있고 그에 따라 소비 전류를 감소시킬 수 있다.
[실시예 8(제15도 참조)]
제15도는 본 발명의 실시예 8에 따른 회로 구성을 나타낸 것이다. 실시예 8은 nMOS 트랜지스터(41)의 소오스를 다이오드(48)를 통해 저항기(42)의 일단부 및 nMOS 트랜지스터(39)의 게이트에 접속시킴으로써 소오스 폴로워 회로(56)가 제공된다는 점을 제외하고는 실시예 5의 구성과 동일하다.
실시예 8에서, nMOS 트랜지스터(39)의 게이트-소오스 전압이 V1이고; nMOS 트랜지스터(41)의 게이트-소오스간 V2이며; 다이오드(48)의 애노드-캐소드 전압이 V3이면, 기준 전압(Vref)(=V1+V2+V3)을 노드(43)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하면, nMOS 트랜지스터(41)의 소오스 전압이 상승하고 그에 따라 다이오드(48)의 캐소드 전압도 상승한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 상승하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, nMOS 트랜지스터(41)의 소오스 전압이 강하하고 그에 따라 다이오드(48)의 캐소드 전압도 강하한다. 따라서, nMOS 트랜지스터(39)의 게이트 전압이 강하하고 그에 따라 nMOS 트랜지스터(39)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 8에 따라 기준 전압(Vref)은 소오스 폴로워 회로(56)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 기준 전압 발생 회로는 pMOS 트랜지스터(50,51), nMOS 트랜지스터(39,41), 다이오드(48) 및 저항기(42)로 구성되기 때문에, 제조 공정수의 증가없이 본 발명의 기준 전압 발생 회로를 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, 소오스 폴로워 회로(56)에서 nMOS 트랜지스터(39)의 게이트-소오스 전압 V1을 발생시키는 것이 필요하다. 따라서, 저항기(42)와 같이 높은 저항을 제공하지 않고 전류를 감소시킬 수 있고 그에 따라 소비 전류를 감소시킬 수 있다.
[실시예 9(제16도 참조)]
제16도는 본 발명의 실시예 9에 따른 회로 구성을 나타낸 것이다. 도면에서, 참조 부호 58은 외부에서 공급된 전원 전압(비안정화 전압)(VCC)을 공급하는 전원 라인을 나타내고; 참조 부호 59는 부하 수단으로서 작용하는 공핍형 pMOS 트랜지스터를 나타낸다.
또한, 참조 부호 60은 증가형 nMOS 트랜지스터를 나타내고; 참조 부호 61은 소오스 폴로워 회로를 나타내며; 참조 부호 62는 구동 소자로서 기능을 하는 공핍형 pMOS 트랜지스터를 나타내고; 참조 부호 63은 부하 소자로서 기능을 하는 공핍형 pMOS트랜지스터를 나타낸다.
pMOS 트랜지스터(59)의 소오스 및 게이트는 VCC 전원 라인(58)에 접속되고, 드레인은 nMOS 트랜지스터(60)의 드레인에 접속되며, nMOS 트랜지스터(60)의 소오스는 접지된다. 또한, pMOS 트랜지스터(63)의 소오스 및 게이트는 VCC 전원 라인(58)에 접속되고, 드레인은 pMOS 트랜지스터(62)의 소오스에 접속된다. pMOS 트랜지스터(62)의 게이트는 노드(64)에 접속되고; 소오스는 nMOS 트랜지스터(60)의 게이트에 접속되며; 드레인은 접지된다.
실시예 9에서, nMOS 트랜지스터(60)의 게이트-소오스 전압이 V1이고, pMOS 트랜지스터(62)의 게이트-소오스 전압이 V2이면, 기준 전압(Vref)(=V1+V2)을 노드(64)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하면, pMOS 트랜지스터(62)의 소오스 전압도 상승한다. 따라서, nMOS 트랜지스터(60)의 게이트 전압이 상승하고 그에 따라 nMOS 트랜지스터(60)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, pMOS 트랜지스터(62)의 소오스 전압도 강하한다. 따라서 nMOS 트랜지스터(60)의 게이트 전압이 강하하고 그에 따라 nMOS 트랜지스터(60)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 9에 따라 기준 전압(Vref)은 소오스 폴로워 회로(61)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
nMOS 트랜지스터(60)의 게이트-소오스 전압 V1이 임계 전압 근방의 값으로 설정될 경우, 상기 게이트-소오스 전압 V1은 제17도에 도시된 바와 같이 부(-)의 온도 특성을 나타내며, 공핍형 pMOS 트랜지스터(62)의 게이트-소오스 전압 V2은 제18도에 도시된 바와 같이 정(+)의 온도 특성을 나타낸다. 따라서, 기준 전압(Vref)의 온도 계수는 0으로 될 수 있다.
또한, 실시예 9에 따라, 기준 전압 발생 회로는 pMOS 트랜지스터(59,62,63) 및 nMOS 트랜지스터(60)에 의해 구성된다. 따라서, 제조 공정수의 증가없이 본 발명의 기준 전압 발생 회로를 MOS 집적 회로내에 내장시킬 수 있다.
예컨대, DRAM의 경우 P형 불순물인 붕소 B가 대응 메모리 셀의 전송 게이트를 구성하는 nMOS 트랜지스터의 채널 영역속에 주입된다. 이 경우, 붕소 B를 pMOS 트랜지스터의 부분 영역속에 동시에 주입함으로써, 공핍형 pMOS 트랜지스터로서의 pMOS 트랜지스터를 형성하는 것이 가능하다. 따라서, 공핍형 pMOS 트랜지스터를 포함하는 DRAM을 제조할 경우, 제조 공정수의 증가없이 DRAM를 형성할 수 있다.
더욱이, 실시예 9에 따라, 기준 전압 발생 회로는 저항기를 사용하지 않고 MOS 트랜지스터로만 구성된다. 그 결과, 기준 전압 발생 회로를 통해 흐르는 전류를 감소시킬 수 있고 그에 따라 소비 전류를 감소시킬 수 있다.
[실시예 10(제19도 참조)]
제19도는 본 발명의 실시예 10에 따른 회로 구성을 나타낸 것이다. 도면에서, 참조 부호 66은 전원 전압(비안정화 전압)(VCC)을 공급하는 전원 라인을 나타내고; 참조 부호 67은 전류 미러 회로를 나타내며; 참조 부호 68, 69 및 70은 각각 증가형 pMOS 트랜지스터 나타낸다.
또한, 참조 부호 71,72 및 73은 각각 증가형 nMOS 트랜지스터를 나타낸다. nMOS 트랜지스터(71)는 드레인에서 기준 전압(Vref)을 얻기 위한 nMOS 트랜지스터이고; nMOS 트랜지스터(72)는 동작 회로를 구성하는 nMOS 트랜지스터이며; nMOS 트랜지스터(73)는 일정한 전류원을 구성하는 nMOS 트랜지스터이다. 또한, 참조 부호 74는 부하 소자로서 pMOS 트랜지스터(70)를 이용하는 소오스 폴로워 회로를 나타내고, 참조 부호 75는 소오스 폴로워 회로(74)의 구동 소자를 구성하는 공핍형 pMOS 트랜지스터를 각각 나타낸다.
pMOS 트랜지스터(68)의 소오스는 VCC 전원 라인(66)에 접속되고; 게이트는 pMOS 트랜지스터(68)의 드레인에 접속되며; 드레인은 nMOS 트랜지스터(72,73)의 각 드레인에 접속된다. 또한, nMOS 트랜지스터(72)는 게이트에서 동작 펄스 ST를 수신하고, 소오스는 접지되도록 구성된다. 또한, nMOS 트랜지스터(73)의 게이트는 노드(76)에 접속되고, 소오스는 접지되며, pMOS 트랜지스터(69)의 소오스는 VCC 전원 라인(66)에 접속되고; 게이트는 pMOS 트랜지스터(68)의 게이트에 접속되며; 드레인은 nMOS 트랜지스터(71)의 드레인에 접속된다. nMOS 트랜지스터(71)의 소오스는 접지된다. 또한, pMOS 트랜지스터(70)의 소오스는 VCC 전원 라인(66)에 접속되고; 게이트는 pMOS 트랜지스터(68)의 게이트에 접속되며; 드레인은 nMOS 트랜지스터(71)의 게이트에 접속된다. 또한, pMOS 트랜지스터(75)의 게이트는 노드(76)에 접속되고; 소오스는 nMOS 트랜지스터(71)의 게이트에 접속되며; 드레인은 접지된다.
실시예 10에서, nMOS 트랜지스터(72)가 동작 펄스 ST에 의해 턴 온되는 경우, pMOS 트랜지스터(68,69,70)는 턴 온되고 그에 따라 각각의 트랜지스터(68,69,70)를 통해 전류가 흐른다. 즉, 전체 회로가 동작한다.
또한, nMOS 트랜지스터(71)의 게이트-소오스 전압이 V1이고, pMOS 트랜지스터(75)의 게이트-소오스 전압이 V2인 경우, 기준 전압(Vref)(=V1+V2)을 노드(76)에서 얻을 수 있다.
외부로부터의 어떤 방해로 인해 기준 전압(Vref)이 상승하면, pMOS 트랜지스터(75)의 소오스 전압도 상승한다. 따라서, nMOS 트랜지스터(71)의 게이트 전압이 상승하고 그에 따라 nMOS 트랜지스터(71)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하면, pMOS 트랜지스터(75)의 소오스 전압도 강하한다. 따라서, nMOS 트랜지스터(71)의 게이트 전압이 강하하고 그에 따라 nMOS 트랜지스터(71)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 10에 따라 기준 전압(Vref)은 소오스 폴로워 회로(74)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
nMOS 트랜지스터(72)가 기준 전압 발생 회로가 동작한 후에 턴 오프되더라도, nMOS 트랜지스터는 기준 전압(Vref)에 의해 그리고 일정한 전류원으로서의 기능에 의해 턴 온되기 때문에, 기준 전압 발생 회로의 동작을 안정적으로 유지할 수 있다.
nMOS 트랜지스터(72,73)는 저항기로 대체될 수 있다. 그러나, 저항기를 이용하는 것보다는 nMOS 트랜지스터(72,73)를 제공함으로써 더욱 일정한 전류 특성을 얻을 수 있다.
nMOS 트랜지스터(71)의 게이트-소오스 전압 V1이 임계 전압 근방의 값으로 설정되는 경우, 이 전압은 부(-)의 온도 특성을 나타내고, 공핍형 pMOS 트랜지스터(75)의 게이트-소오스 전압 V2는 정(+)의 온도 특성을 나타낸다. 따라서, 기준 전압(Vref)의 온도 계수는 0으로 될 수 있다.
또한, 실시예 10에 따라 기준 전압 발생 회로는 pMOS 트랜지스터(68∼70 및 75)와 nMOS 트랜지스터(71∼73)로 구성된다. 따라서, 제조 공정수의 증가없이 본 발명의 기준 전압 발생 회로를 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, 이 기준 전압 발생 회로는 저항기를 이용하지 않고 MOS 트랜지스터로만 구성된다. 그 결과, 기준 전압 발생 회로를 통해 흐르는 전류를 감소시킬 수 있고 그에 따라 소비 전류를 감소시킬 수 있다.
[실시예 11(제20도 참조)]
제20도는 본 발명의 실시예 11에 따른 회로 구성을 나타낸 것이다. 도면에서, 참조 부호78은 전원 전압(비안정화 전압)(VCC)을 공급하는 전원 라인을 나타내고; 참조 부호 79는 증가형 nMOS 트랜지스터를 나타내며; 참조 부호 80은 nMOS 트랜지스터(79)의 부하 수단으로서 기능을 하는 공핍형 pMOS 트랜지스터를 나타낸다.
또한, 참조 부호 81, 82 및 83은 각각 소오스 폴로워 회로를 나타내고; 참조 부호 84, 85 및 86은 각각 구동 소자로서 기능을 하는 증가형 nMOS 트랜지스터를 나타내며; 참조 부호 87, 88 및 89는 각각 부하 소자로서 기능을 하는 저항기를 나타낸다.
pMOS 트랜지스터(80)의 소오스 및 게이트는 VCC 전원 라인(78)에 접속되고, 드레인은 nMOS 트랜지스터(79)의 드레인에 접속되며, nMOS 트랜지스터(79)의 소오스는 접지된다. 또한, nMOS 트랜지스터(84)의 드레인은 VCC 전원 라인에 접속되고, 게이트는 노드(90)에 접속되며; 소오스는 저항기(87)를 통해 nMOS 트랜지스터(85)의 소오스에 접속된다. 또한, nMOS 트랜지스터(85)의 드레인은 VCC 전원 라인(78)에 접속되고; 게이트는 nMOS 트랜지스터(84)의 소오스에 접속되며; 소오스는 저항기(88)를 통해 nMOS 트랜지스터(86)의 소오스에 접속된다. 또한, nMOS 트랜지스터(86)의 드레인은 VCC 전원 라인(78)에 접속되고; 게이트는 nMOS 트랜지스터(85)의 소오스에 접속되며; 소오스는 nMOS 트랜지스터(79)의 게이트에 접속되어 저항기(89)를 통해 접지된다.
실시예 11에 있어서, nMOS 트랜지스터(79)의 게이트-소오스 전압이 V1이고; nMOS 트랜지스터(84)의 게이트-소오스 전압이 V2이며; nMOS 트랜지스터(85)의 게이트-소오스 전압이 V3이고; nMOS 트랜지스터(86)의 게이트-소오스 전압이 V4일 때, V1+V2+V3+V4의 기준 전압(Vref)을 노드(90)에서 얻을 수 있다.
기준 전압(Vref)이 외부로부터의 어떤 방해로 인해 상승할 때, nMOS 트랜지스터(84,85,86)의 소오스 전압도 순차적으로 상승한다. 따라서, nMOS 트랜지스터(79)의 게이트 전압이 상승하여 nMOS 트랜지스터(79)의 ON 저항이 작아진다. 그 결과, 기준 전압(Vref)이 하강하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 하강하면, nMOS 트랜지스터(84,85,86)의 소오스 전압도 순차적으로 하강한다. 따라서, nMOS 트랜지스터(79)의 게이트 전압이 하강하여 nMOS 트랜지스터(79)의 ON 저항이 커진다. 그 결과, 기준 전압(Vref)이 하강하여 안정화된다.
전술한 바와 같이, 실시예 11에 따라 기준 전압(Vref)은 소오스 폴로워 회로(81,82,83)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, 상기 회로는 pMOS 트랜지스터(80) 및 nMOS 트랜지스터(79,84 내지 86)로 구성된다. 따라서, 본 발명의 회로를 제조 공정수를 증가시키지 않고 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, nMOS 트랜지스터(79)의 게이트-소오스 전압(V1)을 발생시키는 것은 소오스 폴로워 회로(83)에 대해서만 필요하다. 따라서, 저항기(97,88,89)같은 고저항을 제공하지 않고도 전류를 감소시킬 수 있어, 소비 전류를 감소시킬 수 있다.
[실시예 12(제21도 참조)]
제21도는 본 발명의 실시예 12에 따른 회로 구성을 나타낸 것이다. 도면에서, 참조 부호 92는 외부로부터 제공된 전원 전압(비안정 전압)(VCC)을 공급하는 전원 라인을 나타내고, 참조 부호 93은 증가형 nMOS 트랜지스터를 나타내며, 참조 부호 94는 nMOS 트랜지스터(93)의 부하 수단으로서 기능을 하는 공핍형 pMOS 트랜지스터를 나타내고 있다.
또한, 참조 부호 95, 96 및 97은 각각 소오스 폴로워 회로를 나타내고, 참조 부호 98, 99 및 100은 각각 구동 소자로서 기능을 하는 공핍형 pMOS 트랜지스터를 나타내며, 참조 부호 101, 102 및 103은 각각 부하 소자로서 기능을 하는 공핍형 pMOS 트랜지스터를 나타낸다.
pMOS 트랜지스터(94)의 소오스 및 게이트는 VCC 전원 라인(92)에 접속되고, 드레인은 nMOS 트랜지스터의 드레인에 접속된다. nMOS 트랜지스터(93)의 소오스는 접지된다.
또한, pMOS 트랜지스터(101)의 소오스 및 게이트는 VCC 전원 라인(92)에 접속되고, 드레인은 pMOS 트랜지스터(98)의 소오스에 접속된다. pMOS 트랜지스터(98)의 게이트는 노드(104)에 접속되고, 드레인은 접지된다.
또, pMOS 트랜지스터(102)의 소오스 및 게이트는 VCC 전원 라인(92)에 접속되고, 드레인은 pMOS 트랜지스터(99)의 소오스에 접속된다. pMOS 트랜지스터(99)의 게이트는 pMOS 트랜지스터(98)의 소오스에 접속되고, 드레인은 접지된다.
또한, pMOS 트랜지스터(103)의 소오스 및 게이트는 VCC 전원 라인(92)에 접속되고, 드레인은 pMOS 트랜지스터(100)의 소오스에 접속된다. pMOS 트랜지스터(100)의 게이트는 pMOS 트랜지스터(99)의 소오스에 접속되고, 드레인은 접지되며, 소오스는 nMOS 트랜지스터(93)의 게이트에 접속된다.
실시예 12에 있어서, nMOS 트랜지스터(93)의 게이트-소오스 전압이 V1이고; pMOS 트랜지스터(98)의 게이트-소오스 전압이 V2이며; pMOS 트랜지스터(99)의 게이트-소오스 전압이 V3이고; pMOS 트랜지스터(100)의 게이트-소오스 전압이 V4인 경우, V1+V2+V3+V4의 기준 전압(Vref)을 노드(104)에서 얻을 수 있다.
기준 전압(Vref)이 외부로부터 어떤 방해를 받아 상승하는 경우, pMOS 트랜지스터(98,99,100)의 소오스 전압도 순차적으로 상승한다. 따라서, nMOS 트랜지스터(93)의 게이트 전압이 상승하여, nMOS 트랜지스터(93)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)이 강하하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하할 때, nMOS 트랜지스터(98,99,100)의 소오스 전압도 순차적으로 강하한다. 따라서, nMOS 트랜지스터(93)의 게이트 전압이 강하하여, nMOS 트랜지스터(93)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)은 상승하여 안정화된다.
전술한 바와 같이, 실시예 12에 따라 기준 전압(Vref)은 소오스 폴로워 회로(95,96,97)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, nMOS 트랜지스터(93)의 게이트-소오스 전압(V1)이 임계 전압 가까운 값으로 세트되어 부(-)의 온도 계수를 갖도록 설정되는 경우, nMOS 트랜지스터(93)의 출력 내부 저항을 감소시킬 수 있어 기준 전압(Vref)의 안정화를 실현할 수 있다. 이 경우에, pMOS 트랜지스터(98,99,100)의 게이트-소오스 전압(V2,V3,V4)이 각각 정(+)의 온도 계수를 가지므로 기준 전압(Vref)의 온도 특성을 정(+)으로 만들 수 있다.
또한, 실시예 12에 따라 상기 회로는 pMOS 트랜지스터(94,98 내지 103) 및 nMOS 트랜지스터(93)로 구성되므로, 본 발명의 회로를 제조 공정수를 증가시키지 않고 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, 상기 회로는 저항기를 사용하지 않고 MOS 트랜지스터만으로 구성되기 때문에, 회로를 통해 흐르는 전류를 감소시킬 수 있어 소비 전류를 감소시킬 수 있다.
[실시예 13(제22도 참조)]
제22도는 본 발명의 실시예 13에 따른 회로 구성을 나타내는 것이다. 도면에서, 참조 부호 106은 외부로부터 공급된 전원 전압(비안정화 전압)(VCC)을 공급하는 전원 라인을 나타내고; 참조 부호 107은 전류 미러 회로를 나타내며; 참조 부호 108, 109, 110 및 111은 각각 증가형 pMOS 트랜지스터를 나타낸다.
또한, 참조 부호 112, 113 및 114는 각각 증가형 nMOS 트랜지스터를 나타낸다. nMOS 트랜지스터(112)는 드레인에서 기준 전압(Vref)을 얻기 위한 nMOS 트랜지스터이고; nMOS 트랜지스터(113)는 활성 회로를 구성하기 위한 nMOS 트랜지스터이며; nMOS 트랜지스터(114)는 일정한 전류원을 구성하는 nMOS 트랜지스터이다.
또한, 참조 부호 115 및 116은 각각 부하 소자로서 기능을 하는 증가형 pMOS 트랜지스터(110,111)를 사용하는 소오스 폴로워 회로를 나타내며; 참조 부호 117 및 118은 각각 구동 소자로서 기능을 하는 공핍형 pMOS 트랜지스터를 나타낸다.
pMOS 트랜지스터(108)의 소오스는 VCC 전원 라인(106)에 접속되고; 게이트는 pMOS 트랜지스터(108)의 드레인에 접속되며; 상기 드레인은 nMOS 트랜지스터(113,114)의 각 드레인에 접속된다. 또한, nMOS 트랜지스터(113)는 게이트에서 활성 펄스(ST)를 수신하고 소오스가 접지되도록 구성된다. 또, nMOS 트랜지스터(114)의 게이트는 노드(119)에 접속되고, 소오스는 접지된다.
또, pMOS 트랜지스터(109)의 소오스는 VCC 전원 라인(106)에 접속되고; 게이트는 pMOS 트랜지스터(108)의 게이트에 접속되며; 드레인은 nMOS 트랜지스터(112)의 드레인에 접속된다. nMOS 트랜지스터(112)의 소오스는 접지된다.
또한, pMOS 트랜지스터(110)의 소오스는 VCC 전원 라인(106)에 접속되고; 게이트는 pMOS 트랜지스터(108)의 게이트에 접속되며; 드레인은 pMOS 트랜지스터(117)의 소오스에 접속된다. pMOS 트랜지스터(117)의 게이트는 노드(119)에 접속되며, 드레인은 접지된다. 또, pMOS 트랜지스터(111)의 소오스는 VCC 전원 라인(106)에 접속되고, 게이트는 pMOS 트랜지스터(108)의 게이트에 접속되며, 드레인은 pMOS 트랜지스터(118)의 소오스에 접속된다. pMOS 트랜지스터(118)의 게이트는 pMOS 트랜지스터(117)의 소오스에 접속되고, 소오스는 nMOS 트랜지스터(112)의 게이트에 접속되며, 드레인은 접지된다.
실시예 13에 있어서, nMOS 트랜지스터(113)가 활성 펄스(ST)에 의해 턴 온되는 경우, pMOS 트랜지스터(108 내지 111)는 모두 턴 온되고 그에 따라 각각의 pMOS 트랜지스터(108 내지 111)를 통해 전류가 흐른다. 즉 전체 회로가 활성화된다.
또한, nMOS 트랜지스터(112)의 게이트-소오스 전압이 V1이고; pMOS 트랜지스터(117)의 게이트-소오스 전압이 V2이며; pMOS 트랜지스터(118)의 게이트-소오스 전압이 V3인 경우, V1+V2+V3의 기준 전압(Vref)을 노드(119)에서 얻을 수 있다.
기준 전압(Vref)이 외부로부터의 어떤 방해로 인해 상승할 때, pMOS 트랜지스터(117)의 소오스 전압이 상승하여, pMOS 트랜지스터(118)의 소오스 전압도 상승한다. 따라서, nMOS 트랜지스터(112)의 게이트 전압이 상승하여 nMOS 트랜지스터(112)의 ON 저항이 작아진다. 그 결과, 기준 전압(Vref)이 하강하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하는 경우, pMOS 트랜지스터(117)의 소오스 전압이 강하하여, pMOS 트랜지스터(118)의 소오스 전압도 강하한다. 따라서, nMOS 트랜지스터(112)의 게이트 전압이 강하하여, nMOS 트랜지스터(112)의 ON 저항이 커진다. 그 결과, 기준 전압(Vref)이 상승하여 안정화된다.
전술한 바와 같이, 실시예 13에 따라 기준 전압(Vref)은 소오스 폴로워 회로(115 및 116)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
nMOS 트랜지스터(113)는 회로가 활성화된 후 턴 오프되더라도, nMOS 트랜지스터(114)가 기준 전압(Vref)에 의해 턴 온되어 일정한 전류원으로서 기능하기 때문에 회로 동작을 안정하게 유지할 수 있다.
또, nMOS 트랜지스터(113,114)는 저항기로 대체될 수도 있다. 그러나, 일정한 전류원의 특성을 얻기 위해서는 저항기를 사용하는 것보다 nMOS 트랜지스터(113,114)를 사용하는 것이 좋다.
nMOS 트랜지스터(112)의 게이트-소오스 전압(V1)이 임계 전압에 가까운 값으로 설정되는 경우, 이것은 부(-)의 온도 특성을 나타내고, 공핍형 pMOS 트랜지스터(117,118)의 게이트-소오스 전압(V2,V3)은 정(+)의 온도 특성을 나타낸다. 따라서, 기준 전압(Vref)의 온도 계수를 정(+)으로 만들 수 있다.
또, 실시예 13에 따라 상기 회로는 pMOS 트랜지스터(108 내지 111,117 및 118) 및 nMOS 트랜지스터(112 내지 114)로 구성된다. 따라서, 본 회로를 제조 공정수를 증가시키지 않고 MOS 집적 회로내에 내장시킬 수 있다.
더욱이, 상기 회로는 저항기를 사용하지 않고 MOS 트랜지스터만으로 구성된다. 따라서, 상기 회로를 통해 흐르는 전류를 감소시킬 수 있어 소비 전류를 감소시킬 수 있다.
[실시예 14(제23도 내지 제25도 참조)]
제23도는 본 발명의 실시예 14에 따른 회로 구성을 나타내는 것이다. 도면에서, 참조 부호 121은 외부로부터 전원 전압(비안정화 전압)(VCC)을 공급하기 위한 전원 라인을 나타내고, 참조 부호 122는 증가형 nMOS 트랜지스터를 나타내며, 참조 부호 123은 nMOS 트랜지스터(122)의 부하 수단으로서 기능을 하는 공핍형 pMOS 트랜지스터를 나타내고 있다.
또한, 참조 부호 124 내지 126은 각각 소오스 폴로워 회로를 나타내고, 참조 부호 127 내지 129는 각각 구동 소자로서 기능을 하는 공핍형 pMOS 트랜지스터를 나타내며, 참조 부호 130 내지 132는 각각 부하 소자로서 기능을 하는 공핍형 MOS 트랜지스터를 나타내고 있다.
또, 참조 부호 133은 부하 전류원을 구성하는 pMOS 트랜지스터(123, 130 내지 132)의 각각의 전류를 정밀하게 조절하기 위한 전류 정밀 조정 회로를 나타내며, 참조 부호 134는 기준 전압(Vref)을 정밀하게 조절하는 기준 전압 정밀 조정 회로를 나타내고 있다.
전류 정밀 조정 회로(133)는 제24도에 나타낸 것과 같은 회로 구성을 가지고 있다. 도면에서, 참조 부호 135 내지 139는 각각 저항기를 나타내며, 참조 부호 140 내지 143은 각각 레이저 비임에 의해 절단될 수 있는 휴즈를 나타내고 있다. 전류 정밀 조정 회로(133)는 휴즈(140 내지 143)중의 어느 하나가 절단되지 않고 나머지는 모두 절단된 상태에서 사용된다.
또한, 기준 전압 정밀 조정 회로(134)는 제25도에 도시한 것과 같은 회로 구성을 하고 있다. 도면에서, 참조 부호 144 내지 148은 각각 저항기를 나타내며, 참조 부호 149 내지 154는 각각 레이저 비임에 의해 절단될 수 있는 휴즈를 나타내고 있다. 상기 기준 전압 정밀 조정 회로(134)는 상기 휴즈(149 내지 154)중의 하나가 절단되지 않고 나머지는 모두 절단된 상태에서 사용된다.
상기 전류 정밀 조정 회로(133)에 있어서, 저항기(135)의 단부(135A)와 휴즈(140 내지 143)의 공통 단부(156)는 VCC 전원 라인(121)에 접속되고, 저항기(139)의 단부(139A)는 pMOS 트랜지스터(123,130 내지 132)의 소오스에 접속된다.
또, pMOS 트랜지스터(123)의 게이트는 VCC 전원 라인(121)에 접속되고, 드레인은 nMOS 트랜지스터(122)의 드레인에 접속된다. nMOS 트랜지스터(122)의 소오스는 접지된다.
또, pMOS 트랜지스터(130)의 게이트는 VCC 전원 라인(121)에 접속되고, 드레인은 pMOS 트랜지스터(127)의 소오스에 접속된다. pMOS 트랜지스터(127)의 게이트는 노드(155)에 접속되고, 드레인은 접지된다.
또한, pMOS 트랜지스터(131)의 게이트는 VCC 전원 라인(121)에 접속되고, 드레인은 pMOS 트랜지스터(128)의 소오스에 접속된다. pMOS 트랜지스터(128)의 게이트는 pMOS 트랜지스터(127)의 소오스에 접속되고, 드레인은 접지된다.
또, pMOS 트랜지스터(132)의 게이트는 VCC 전원 라인(121)에 접속되고, 드레인은 pMOS 트랜지스터(129)의 소오스에 접속된다. pMOS 트랜지스터(129)의 게이트는 pMOS 트랜지스터(128)의 소오스에 접속되고, 드레인은 접지된다.
상기 기준 전압 정밀 조정 회로(134)에 있어서, 저항기(144)의 단부(144A)는 pMOS 트랜지스터(129)의 소오스에 접속되고, 저항기(148)의 단부(148A)는 pMOS 트랜지스터(128)의 소오스에 접속되며, 휴즈(149 내지 154)의 공통 단부(157)는 nMOS 트랜지스터(122)의 게이트에 접속된다.
실시예 14에 따라, pMOS 트랜지스터(123,130 내지 132)의 각 임계 전압이 판단 에러 및 제조 불일치에 기인하여 서로 다른 경우, 상기 전류 정밀 조정 회로(133)에 의해 임계 전압에 대해 정밀 조정을 할 수가 있다.
실시예 14에 있어서, 기준 전압 정밀 조정 회로(134)내의 휴즈(149 내지 154)중의 하나는 절단되지 않지만, 나머지는 절단된다. 이 경우에, pMOS 트랜지스터(129)의 소오스에 접속된 저항값이 R2이고; pMOS 트랜지스터(128)의 소오스에 접속된 저항값이 R3이며; nMOS 트랜지스터(122)의 게이트-소오스 전압이 V1이고; pMOS 트랜지스터(127)의 게이트-소오스 전압이 V2이며; pMOS 트랜지스터(128)의 게이트-소오스 전압이 V3이고; pMOS 트랜지스터(129)의 게이트-소오스 전압이 V4인 경우 V1+V2+V3+V4×인 기준 전압(Vref)를 노드(155)에서 얻을 수 있다.
이제, nMOS 트랜지스터(122) 및 pMOS 트랜지스터(127 내지 129)의 임계 전압이 V1=0.5[V], V2=V3=V4=0.9[V]인 관계를 만족시키도록 설정된 것으로 가정한다. 또한, 저항기(144 내지 148)의 각 저항값이 100[㏀]이라고 가정한다.
이 경우에, 휴즈(149)만 절단되지 않고 나머지 휴즈들(150 내지 154)이 절단되는 경우, 기준 전압은로 주어진다.
또한, 휴즈(150)가 절단되지 않고 나머지 휴즈(149,151 내지 154)가 절단되는 경우, 기준 전압은 ()로 주어진다.
또, 휴즈(151)가 절단되지 않고 나머지 휴즈(149,150,152 내지 154)가 절단되는 경우, 기준 전압은 ()로 주어진다.
또, 휴즈(152)가 절단되지 않고 나머지 휴즈(149 내지 151,153,154)가 절단되는 경우, 기준 전압은 ()로 주어진다.
또, 휴즈(153)가 절단되지 않고 나머지 휴즈(149 내지 152,154)가 절단되는 경우, 기준 전압은 ()로 주어진다.
또, 휴즈(154)가 절단되지 않고 나머지 휴즈(149 내지 153)가 절단되는 경우, 기준 전압은 ()로 주어진다.
실시예 14에 있어서, 기준 전압(Vref)이 외부로부터의 어떤 방해로 인해 상승하는 경우, pMOS 트랜지스터(127,128,129)의 소오스 전압도 순차적으로 상승하며, 노드(157)에서의 전압도 상승한다. 따라서, nMOS 트랜지스터(122)의 게이트 전압도 증가하여, nMOS 트랜지스터(122)의 ON 저항은 작아진다. 그 결과, 기준 전압(Vref)은 하강하여 안정화된다.
이와는 반대로, 기준 전압(Vref)이 강하하는 경우, pMOS 트랜지스터(127,128,129)의 소오스 전압도 순차적으로 강하하며, 노드(157)에서의 전압도 강하한다. 따라서, nMOS 트랜지스터(122)의 게이트 전압이 강하하여, nMOS 트랜지스터(122)의 ON 저항은 커진다. 그 결과, 기준 전압(Vref)은 상승하여 안정화된다.
전술한 바와 같이, 실시예 14에 따라, 기준 전압(Vref)은 소오스 폴로워 회로(124 내지 126)를 통해 피드백 제어되어야 한다. 따라서, 일정한 전압값을 갖는 안정화된 기준 전압(Vref)을 얻을 수 있다.
또한, nMOS 트랜지스터(122)의 게이트-소오스 전압(V1)이 임계 전압에 가까운 값을 갖도록 세트되어 부(-)의 온도 계수를 갖게 되는 경우, nMOS 트랜지스터(122)의 출력 내부 저항을 감소시킬 수 있어 기준 전압(Vref)을 안정화시킬 수 있다. 이 경우에, pMOS 트랜지스터(127,128 및 129)의 게이트-소오스 전압(V2,V3,V4)이 각각 정(+)의 온도 계수를 갖기 때문에, 기준 전압(Vref)의 온도 특성을 정(+)으로 만들 수 있다.
또한, 실시예 14에 있어서, 상기 회로는 pMOS 트랜지스터(123,127 내지 129,130 내지 132), nMOS 트랜지스터(122), 저항기(135 내지 139,144 내지 148), 휴즈(140 내지 143,149 내지 154)로 구성된다. 따라서, 제조 공정수를 증가시키지 않고 MOS 집적 회로내에 본 발명의 회로를 내장시킬 수 있다.
더욱이, 저항기(135 내지 139,144 내지 149)가 제공되더라도 상기 회로를 통해 흐르는 전류는 pMOS 트랜지스터(123,130 내지 132)에 의해 정의될 수 있다. 따라서, 전류를 감소시킬 수 있어 소비 전류를 감소시킬 수 있다.
[실시예 15(제26도 참조)]
제26도는 본 발명의 실시예 15에 따른 회로 구성을 나타내는 것이다.
예시된 회로는 실시예 15(제12도 참조)의 개량으로서, 제12도의 회로 구성에 스타트-업(start-up) 회로(210)를 추가로 제공하는 것을 특징으로 한다.
스타트-업 회로(210)는 VCC 전원 라인(37)에 접속된 일단부를 갖는 저항기(211)와; 저항기(211)의 타단부(노드 N1)와 접지 사이에 접속된 커패시터(212)와; 노드 N1과 VCC 전원 라인(37) 사이에 접속된 다이오드(213)와; VCC 전원 라인(37)과 접지 사이에 접속되어 노드 N1에서의 전압에 응답하는 CMOS 인버터(pMOS 트랜지스터(214) 및 nMOS 트랜지스터(215)와; VCC 전원 라인(37)에 접속된 소오스를 가지며 노드 N1에서의 전압에 응답하는 pMOS 트랜지스터(216)와; 접지에 접속된 소오스를 가지며 CMOS 인버터(214,215)의 출력단(노드 N2)에서의 전압에 응답하는 nMOS 트랜지스터(219)와; pMOS 트랜지스터(216)의 드레인과 nMOS 트랜지스터(219)의 드레인 사이에 직렬로 접속된 저항기(217 및 218)를 포함하고 있다. 저항기(217,218)의 접속점은 노드(43), 즉 기준 전압 발생 회로부(200)내의 nMOS 트랜지스터(39)의 드레인에 접속된다.
제12도의 회로 구성에 따르면, 기준 전압(Vref)은 전원 전압(VCC)이 천천히 증가할 때 안정적으로 발생되지 않을 수가 있다. 즉, 전원 전압(VCC)이 천천히 증가함에 따라, 기준 전압(Vref)이 트랜지스터(41)를 너무 늦게 턴 온시킬 때, 트랜지스터(39,51)는 둘다 OFF 상태로 된다. 그 결과, 노드(43)에서의 전위[즉, 기준 전압(Vref)]가 불안정하게 된다.
이것을 극복하기 위해, 이 실시예에서는 상기 스타트-업 회로(210)를 사용한다.
제26도의 구성에 있어서, 전원 전압(VCC)이 ON 상태로 될 때, 노드 N1에서의 전위는 초기에 L 레벨(접지 레벨)에 있다. 시간이 경과한 후, 커패시터(212)는 VCC 전원 라인(37)으로부터 저항기(211)를 통해 충전된다. 최종적으로, 노드 N1에서의 전위는 H 레벨(VCC 레벨)로 상승한다. 노드 N1에서의 전위가 접지 레벨로부터 VCC 레벨로 변화되는 시간은 저항기(211) 및 커패시터(212)에 의해 정의되는 시정수로 결정된다.
노드 N1에서의 전위가 접지 레벨에 있을 때, 트랜지스터(216,214)는 둘다 턴 온되어, 노드 N2에서의 전위가 VCC 레벨로 상승된다. 그 결과, 트랜지스터(219)가 턴 온되어, 저항기(217,218)에 의해 분리된 전압(즉, 분할된 전압)은 기준 전압 발생 회로부(200)의 동작과 상관없이 노드(43)에서 나타난다.
노드(43)에 공급된 분할 전압에 응답하여, 기준 전압 발생 회로부(200)는 정상 동작을 개시할 수 있다. 시간이 경과한 후, 노드 N1에서의 전위는 타이머 회로(211,212)의 동작에 의해 VCC 레벨로 상승되어, 트랜지스터(216,219)가 모두 턴 오프된다. 이때, 특정 온도 특성을 갖는 기준 전압(Vref)이 발생된다. 주목할 것은, 전원 전압(VCC)이 오프되었을때 다이오드(213)는 스타트-업 회로(210)를 리세트하기 위해 커패시터(212)내의 전하들을 방전시키도록 제공된다는 것이다.
그러므로, 실시예 15의 회로 구성에 따라, 스타트-업 회로(210)는 파워-온 후 소정 주기동안 소정 레벨의 전압(즉, 저항기(217,218)에 의해 분리된 전압)을 기준 전압 발생 회로부(200)에 공급하고, 소정 주기가 경과한 후 소정 레벨의 전압의 공급을 정지한다.
또한, 저항기(217,218)는 반도체(Si) 기판에 형성되는 불순물 확산 영역으로 형성할 수도 있고, 폴리실리콘과 같은 전극 물질로 형성할 수도 있다. 또한, 저항기(217,218)를 사용하지 않고, 큰 내부 저항을 갖는 트랜지스터를 트랜지스터(216,219)로 사용할 수도 있다.
[실시예 16(제27도 내지 제28도 참조)]
제27도는 본 발명의 실시예 16에 따른 회로 구성을 나타내는 것이다.
예시된 회로는 실시예 5(제12도 참조)의 또 다른 개량으로서, 노드 N1에서의 전위를 파워-온 상태에서 L 레벨로 클램핑하는 래치 회로(230)가 제26도의 회로 구성에 추가된 것을 특징으로 하고 있다. 주의할 것은, 참조 부호 220은 스타트-업 회로를 나타내고 있다는 것이다.
상기 래치 회로(230)는 플립-플롭과, 제어 클록ø0에 응답하여 플립플롭의 출력 상태를 반전시키는 nMOS 트랜지스터(235)를 포함하고 있다. 상기 플립플롭은 VCC 전원 라인(37)에 접속된 소오스와 노드 N1에 접속된 게이트를 갖는 pMOS 트랜지스터(231)와; pMOS 트랜지스터(231)의 드레인과 접지 사이에 접속되고 노드 N1에 접속된 게이트를 갖는 nMOS 트랜지스터(232)와; VCC 전원 라인(37)에 접속된 소오스와 pMOS 트랜지스터(231)의 드레인에 접속된 게이트를 갖는 pMOS 트랜지스터(233)와; pMOS 트랜지스터(233)의 드레인과 접지 사이에 접속되고 pMOS 트랜지스터(231)의 드레인에 접속된 게이트를 갖는 nMOS 트랜지스터(234)를 포함하고 있다. 또한, nMOS 트랜지스터(235)는 nMOS 트랜지스터(232)와 병렬로 접속된다.
제26도의 회로 구성에 따라, 전원 전압(VCC)이 파워 온될 때, 노드 N1에서의 전위는 저항기(211) 및 커패시터(212)에 의해 정의된 시정수에 따라서 접지 레벨에서 VCC 레벨로 점차 상승한다.
이와는 반대로, 전원 전압(VCC)이 파워-온될 때, 노드 N1에서의 전위는 래치 회로(230)에 의해 접지 레벨로 클램핑된다. H 레벨의 제어 클록ø0이 파워 온된 후 임의의 타이밍에서 nMOS 트랜지스터(235)의 게이트에 공급될 때, nMOS 트랜지스터(235)가 턴온되어 pMOS 트랜지스터(233)도 턴 온된다. 그 결과, 플립플롭의 출력 상태(즉, 노드 N1에서의 전위)는 L 레벨로부터 H 레벨(VCC 레벨)로 반전된다.
상기 제어 클록ø0은 예컨대, DRAM 장치에 사용되는 저활성(active-low) 행어드레스 스트로브(RASX) 신호로부터 생성될 수도 있다.
제28도는 제어 클록 ø0을 발생시키기 위한 일예를 나타내고, 제29도는 신호의 동작 타이밍 차트를 나타내고 있다.
제28도 및 29도에서 나타낸 바와 같이, RASX 신호에 응답하는 부(-)의 에지 트리거형 플립플롭(T-FF)을 사용함으로써, 전원 전압(VCC)이 파워 온될 때, RASX 신호의 논리 레벨에 상관없이 L 레벨에서 제어 클록 ø0을 유지할 수 있다. 즉, 노드 N1에서의 전위가 파워 온 상태에서 L 레벨(접지 레벨)로 클램핑되기 때문에, 기준 전압 발생 회로부(200)의 동작을 안정적으로 개시할 수 있다.
본 발명은 16개의 실시예로 예시되고 설명되었지만, 본 발명의 사상 및 본질적인 특징을 벗어나지 않는 범위에서 당업자들에 의해 많은 변형과 다른 실시예로 나타낼 수 있다.

Claims (30)

  1. 일단부(24A)가 고전압 전원 라인(23)에 접속되는 부하 수단(24)과; 드레인이상기 부하 수단의 타단부(24B)에 접속되고 소오스가 저전압 전원 라인에 접속된 증가형 n 채널 MIS 트랜지스터(25)와; MIS 트랜지스터를 구동 소자로서 사용하며, 입력 단부(26A)가 상기 n 채널 MIS 트랜지스터의 드레인에 접속되고 출력 단부(26B)가 상기 n 채널 MIS 트랜지스터의 게이트에 접속된 소오스 폴로워 회로(26)를 포함하고; 상기 n 채널 MIS 트랜지스터의 드레인에서 기준 전압(Vref)을 얻는 것을 특징으로 하는 기준 전압 발생 회로.
  2. 제1항에 있어서, 상기 소오스 폴로워 회로는 드레인이 상기 고전압 전원 라인(37)에 접속되고, 상기 입력 단부로서의 게이트가 상기 증가형 n 채널 MIS 트랜지스터의 드레인에 접속되며, 상기 출력 단부로서의 소오스가 상기 증가형 n 채널 MIS 트랜지스터의 게이트에 접속된 제2 증가형 n 채널 MIS 트랜지스터(41)와; 일단부가 상기 제2 증가형 n 채널 MIS 트랜지스터의 소오스에 접속되고, 타단부가 상기 저전압 전원 라인에 접속된 저항 소자(42)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  3. 제2항에 있어서, 상기 제2 증가형 n 채널 MIS 트랜지스터의 소오스와 상기 증가형 n 채널 MIS 트랜지스터의 게이트 사이에 접속된 레벨 시프트 수단(44,46,48)을 추가로 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  4. 제3항에 있어서, 상기 레벨 시프트 수단은 제2 저항 소자(44)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  5. 제3항에 있어서, 상기 레벨 시프트 수단은 게이트가 자체의 드레인에 접속되고, 드레인이 상기 제2 증가형 n 채널 MIS 트랜지스터의 소오스에 접속되며, 소오스가 상기 증가형 n 채널 MIS 트랜지스터의 게이트에 접속된 제3 증가형 n 채널 MIS 트랜지스터(46)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  6. 제3항에 있어서, 상기 레벨 시프트 수단은 애노드가 상기 제2 증가형 n 채널 MIS 트랜지스터의 소오스에 접속되고, 캐소드가 상기 증가형 n 채널 MIS 트랜지스터의 게이트에 접속된 다이오드(48)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  7. 제2항에 있어서, 상기 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 게이트-소오스 전압의 온도 특성이 부(-)로 되는 영역에서 바이어스되고, 상기 제2 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 게이트-소오스 전압의 온도 특성이 정(+)으로 되는 영역에서 바이어스되는 것을 특징으로 하는 기준 전압 발생 회로.
  8. 제2항에 있어서, 상기 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 게이트-소오스 전압의 온도 특성이 정(+)으로 되는 영역에서 바이어스되고, 상기 제2 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 게이트-소오스 전압의 온도 특성이 부(-)로 되는 영역에서 바이어스되는 것을 특징으로 하는 기준 전압 발생 회로.
  9. 제2항에 있어서, 상기 증가형 n 채널 MIS 트랜지스터 및 상기 제2 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 각각의 게이트-소오스 전압의 온도 특성이 정(+)으로 되는 영역에서 바이어스되는 것을 특징으로 하는 기준 전압 발생 회로.
  10. 제1항에 있어서, 상기 소오스 폴로워 회로는 소오스가 상기 고전압 전원 라인에 접속되고, 게이트가 상기 소오스에 접속된 제1 공핍형 p 채널 MIS 트랜지스터(63)와; 상기 출력 단부로서의 소오스가 상기 제1 공핍형 p 채널 MIS 트랜지스터의 드레인 및 상기 증가형 n 채널 MIS 트랜지스터의 게이트에 접속되고, 상기 입력 단부로서의 게이트가 상기 증가형 n 채널 MIS 트랜지스터의 드레인에 접속되며, 드레인이 상기 저전압 전원 라인에 접속된 제2 공핍형 p 채널 MIS 트랜지스터(62)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  11. 제1항에 있어서, 상기 증가형 n 채널 MIS 트랜지스터는 절연 게이트 전계 효과 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
  12. 소오스가 고전압 전원 라인(37)에 접속되고 게이트가 자체의 드레인에 접속된 제1 증가형 p 채널 MIS 트랜지스터(50)와, 소오스가 상기 고전압 전원 라인에 접속되고 게이트가 상기 제1 증가형 p 채널 MIS 트랜지스터의 게이트에 접속된 제2 증가형 p 채널 MIS 트랜지스터(51)를 포함하는 전류 미러 회로(52)와; 드레인(43)이 상기 제2 증가형 p 채널 MIS 트랜지스터의 드레인에 접속되고, 소오스가 저전압 전원 라인에 접속된 증가형 n 채널 MIS 트랜지스터(39)와; 입력 단부가 상기 n 채널 MIS 트랜지스터의 드레인에 접속되고, 출력 단부가 상기 n 채널 MIS 트랜지스터의 게이트에 접속된 소오스 폴로워 회로(41,42)를 포함하고; 상기 n 채널 MIS 트랜지스터의 드레인에서 기준 전압(Vref)을 얻는 것을 특징으로 하는 기준 전압 발생 회로.
  13. 제12항에 있어서, 상기 소오스 폴로워 회로는 드레인이 상기 제1 증가형 p 채널 MIS 트랜지스터의 드레인에 접속되고, 게이트가 상기 증가형 n 채널 MIS 트랜지스터의 드레인에 접속되며, 소오스가 상기 증가형 n 채널 MIS 트랜지스터의 게이트에 접속된 제2 증가형 n 채널 MIS 트랜지스터(41)와; 일단부가 상기 제2 증가형 n 채널 MIS 트랜지스터의 소오스에 접속되고, 타단부가 상기 저전압 전원 라인에 접속된 저항 소자(42)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  14. 제13항에 있어서, 상기 제2 증가형 n 채널 MIS 트랜지스터의 소오스와 상기 증가형 n 채널 MIS 트랜지스터의 게이트 사이에 접속된 레벨 시프트 수단(44,46,48)을 추가로 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  15. 제14항에 있어서, 상기 레벨 시프트 수단은 제2 저항 소자(44)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  16. 제14항에 있어서, 게이트가 상기 레벨 시프트 수단은 자체의 드레인에 접속되고, 드레인이 상기 제2 증가형 n 채널 MIS 트랜지스터의 소오스에 접속되며, 소오스가 상기 증가형 n 채널 MIS 트랜지스터의 게이트에 접속된 제3 증가형 n 채널 MIS 트랜지스터(46)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  17. 제14항에 있어서, 상기 레벨 시프트 수단은 애노드가 상기 제2 증가형 n 채널 MIS 트랜지스터의 소오스에 접속되고, 캐소드가 상기 증가형 n 채널 MIS 트랜지스터의 게이트에 접속된 다이오드(48)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  18. 제13항에 있어서, 상기 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 게이트-소오스 전압의 온도 특성이 부(-)로 되는 영역에서 바이어스되며, 상기 제2 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 게이트-소오스 전압의 온도 특성이 정(+)으로 되는 영역에서 바이어스되는 것을 특징으로 하는 기준 전압 발생 회로.
  19. 제13항에 있어서, 상기 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 게이트-소오스 전압의 온도 특성이 정(+)으로 되는 영역에서 바이어스되며, 상기 제2 증가형 n 채널 MIS 트랜지스터는 일정 드레인 전류에서 게이트-소오스 전압의 온도 특성이 부(-)로 되는 영역에서 바이어스되는 것을 특징으로 하는 기준 전압 발생 회로.
  20. 제13항에 있어서, 상기 증가형 n 채널 MIS 트랜지스터 및 상기 제2 증가형 n 채널 MIS 트랜지스터는 일정한 드레인 전류에서 각각의 게이트-소오스 전압의 온도 특성이 정(+)으로 되는 영역에서 바이어스되는 것을 특징으로 하는 기준 전압 발생 회로.
  21. 제13항에 있어서, 상기 고전압 전원 라인이 파워 온된 후 소정 주기동안 상기 증가형 n 채널 MIS 트랜지스터 및 상기 제2 증가형 p 채널 MIS 트랜지스터의 드레인에 소정 레벨의 전압을 공급하고, 소정 주기가 경과한 후 소정 레벨의 전압의 공급을 중지하는 제어 수단(210;220,230)을 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  22. 제21항에 있어서, 상기 제어 수단(210)은 상기 소정 주기를 정의하는 CR 시정수를 이용하는 타이머 회로(211,212)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  23. 제21항에 있어서, 상기 제어 수단(220,23))은 제어 클럭ø0에 응답하여 상기 소정 레벨의 전압의 공급 타이밍과 공급 중지 타이밍을 스위칭하는 회로(230)를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  24. 제12항에 있어서, 상기 제1 및 제2 증가형 p 채널 MIS 트랜지스터가 절연 게이트 전계 효과 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
  25. 소오스가 고전압 전원 라인(66)에 접속되고 게이트가 자체의 드레인에 접속된 제1 증가형 p 채널 MIS 트랜지스터(68)와, 소오스가 상기 고전압 전원 라인에 접속되고 게이트가 상기 제1 증가형 p 채널 MIS 트랜지스터의 게이트에 접속된 제2 및 제3 증가형 p 채널 MIS 트랜지스터(69,70)를 포함하는 전류 미러 회로(67)와; 드레인이 상기 제2 증가형 p 채널 MIS 트랜지스터(69)의 드레인에 접속되고, 소오스가 저전압 전원 라인에 접속된 제1 증가형 n 채널 MIS 트랜지스터(71)와; 소오스가 상기 제3 증가형 p 채널 MIS 트랜지스터(70)의 드레인과 상기 제1 증가형 n 채널 MIS 트랜지스터의 게이트에 접속되고, 게이트가 상기 제1 증가형 n 채널 MIS 트랜지스터의 드레인에 접속되며, 드레인이 상기 저전압 전원 라인에 접속된 공핍형 p 채널 MIS 트랜지스터(75)와; 드레인이 상기 제1 증가형 n 채널 MIS 트랜지스터(68)의 드레인에 접속되고 소오스가 상기 저전압 전원 라인에 접속되며, 활성시에 게이트에서 활성 펄스(ST)의 공급을 수신하여 활성시에만 턴 온되는 제2 증가형 n 채널 MIS 트랜지스터(72)와; 드레인이 상기 제1 증가형 p 채널 MIS 트랜지스터의 드레인에 접속되고, 소오스가 상기 저전압 전원 라인에 접속되며, 게이트가 상기 제1 증가형 n 채널 MIS 트랜지스터의 드레인에 접속된 제3 증가형 n 채널 MIS 트랜지스터(73)를 포함하고, 상기 제1 증가형 n 채널 MIS 트랜지스터의 드레인에서 기준 전압(Vref)을 얻는 것을 특징으로 하는 기준 전압 발생 회로.
  26. 일단부(30A)가 고전압 전원 라인(29)에 접속된 부하 수단(30)과; 드레인(35)이 상기 부하 수단이 타단부에 접속되고, 소오스가 저전압 전원 라인에 접속된 증가형 n 채널 MIS 트랜지스터(31)와; MIS 트랜지스터를 구동 소자로서 각각 사용하고, 캐스케이드 접속으로 접속되어, 소오스 폴로워 회로(32)의 입력 단부(32A)가 캐스케이드 접속의 첫번째 단에서 상기 n 채널 MIS 트랜지스터의 드레인에 접속되고, 소오스 폴로워 회로(34)의 출력 단부(34B)가 캐스케이드 접속의 최종단에서 상기 n 채널 MIS 트랜지스터의 게이트에 접속되는 복수의 소오스 폴로워 회로(32,33,34)를 포함하며, 상기 n 채널 MIS 트랜지스터의 드레인에서 기준 전압(Vref)을 얻는 것을 특징으로 하는 기준 전압 발생 회로.
  27. 제26항에 있어서, 상기 복수의 소오스 폴로워 회로의 각각은 구동 소자로서 드레인이 상기 고전압 전원 라인에 접속되는 증가형 n 채널 MIS 트랜지스터(84,85,86)를 포함하고, 부하 소자로서 일단부가 상기 증가형 n 채널 MIS 트랜지스터의 소오스에 접속된 저항기(87,88,89)를 포함하며, 각각의 소오스 폴로워 회로내의 저항기의 타단부는 후속 소오스 폴로워 회로내의 증가형 n 채널 MIS 트랜지스터의 소오스에 접속되고, 최종 소오스 폴로워 회로내의 저항기의 타단부는 상기 저전압 전원 라인에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
  28. 제26항에 있어서, 상기 복수의 소오스 폴로워 회로의 각각은 일단부가 상기 고전압 전원 라인에 접속된 부하 수단(101,102,103)과, 드레인이 상기 저전압 전원 라인에 접속된 공핍형 p 채널 MIS 트랜지스터(98,99,100)를 포함하며, 각각의 소오스 폴로워 회로내의 공핍형 p 채널 MIS 트랜지스터의 소오스는 대응하는 부하 수단의 타단부와 후속 소오스 폴로워 회로내의 공핍형 p 채널 MIS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
  29. 소오스가 고전압 전원 라인(106)에 접속되고 게이트가 자체의 드레인에 접속된 제1 증가형 p 채널 MIS 트랜지스터(108)와, 소오스가 상기 고전압 전원 라인에 접속되고 게이트가 상기 제1 증가형 p 채널 MIS 트랜지스터의 게이트에 접속된 제2, 제3, …, 제n의 증가형 p 채널 MIS 트랜지스터(109,110,111)를 포함하는 전류 미러 회로(107)와; 드레인이 상기 제2 증가형 p 채널 MIS 트랜지스터의 드레인에 접속되고, 소오스가 저전압 전원 라인에 접속된 제1 증가형 n 채널 MIS 트랜지스터(112)와; 상기 제2, 제3, …, 제n의 증가형 p 채널 MIS 트랜지스터(110,111)를 각각 부하 소자로서 사용하며, 소오스가 상기 제2, 제3, …, 제n의 증가형 p 채널 MIS 트랜지스터의 드레인에 접속되고 드레인이 상기 저전압 전원 라인에 접속되며, 캐스케이드 접속으로 접속된 제n+1, 제n+2,…, 제2n-1의 공핍형 p 채널 MIS 트랜지스터(117,118)를 각각 구동 소자로서 사용하는 제1, 제2, …, 제n의 소오스 폴로워 회로(115,116)를 포함하며, 상기 제n+1의 공핍형 p 채널 MIS 트랜지스터의 게이트는 상기 제1 증가형 n 채널 MIS 트랜지스터의 드레인에 접속되고, 상기 제2n-1의 공핍형 p 채널 MIS 트랜지스터의 소오스는 상기 제1 증가형 n 채널 MIS 트랜지스터의 게이트에 접속되며; 드레인이 상기 제1 증가형 p 채널 MIS 트랜지스터의 드레인에 접속되고 소오스가 상기 저전압 전원 라인에 접속되며, 활성시에 게이트에서 활성 펄스(ST)의 공급을 수신하여 활성시에만 턴 온되는 제2 증가형 n 채널 MIS 트랜지스터(113)와; 드레인이 상기 제1 증가형 p 채널 MIS 트랜지스터의 드레인에 접속되고 소오스가 상기 저전압 전원 라인에 접속되며, 게이트가 상기 제1 증가형 n 채널 MIS 트랜지스터의 드레인에 접속된 제3 증가형 n 채널 MIS 트랜지스터(114)를 포함하고, 상기 제1 증가형 n 채널 MIS 트랜지스터의 드레인에서 기준 전압(Vref)을 얻는 것을 특징으로 하는 기준 전압 발생 회로.
  30. 게이트가 고전압 전원 라인(121)에 접속된 제1, 제2, 제3, …, 제n의 공핍형 p 채널 MIS 트랜지스터(123,130,131,132)와; 상기 제1, 제2, 제3, …, 제n의 공핍형 p 채널 MIS 트랜지스터를 통해 흐르는 전류를 정밀하게 조정하기 위한 것이고, 복수의 도체를 가지며 절단되는 도체와 절단되지 않은 도체를 선택함으로써 저항값을 설정할 수 있게 배열되며 일단부가 상기 고전압 전원 라인에 접속되고 타단부가 상기 제1, 제2, 제3, …, 제n의 공핍형 p 채널 MIS 트랜지스터의 소오스에 접속된 저항체를 구비한 전류 정밀 조정 회로(133)와; 드레인이 상기 제1 공핍형 p 채널 MIS 트랜지스터의 드레인에 접속되고, 소오스가 저전압 전원 라인에 접속된 증가형 n 채널 MIS 트랜지스터(122)와; 소오스가 상기 제2, 제3, …, 제n의 공핍형 p 채널 MIS 트랜지스터의 드레인에 각각 접속되고 드레인이 상기 저전압 전원 라인에 각각 접속된 제n+1, 제n+2, …, 제2n-1의 공핍형 p 채널 MIS 트랜지스터(127,128,129)를 각각 구동소자로서 사용하고, 캐스케이드 구성으로 접속되어 있으며, 상기 제n+1의 공핍형 p 채널 MIS 트랜지스터(127)의 게이트는 상기 증가형 n 채널 MIS 트랜지스터(122)의 드레인에 접속되는 제1, 제2, …, 제n-1의 소오스 폴로워 회로(124,125,126)와; 기준 전압(Vref)을 정밀하게 조정하기 위한 것이고, 복수의 도체들을 포함하며 절단되는 도체와 절단되지 않은 도체를 선택함으로써 중간 탭을 설정할 수 있도록 배열되고 일단부가 상기 제2n-1의 공핍형 p 채널 MIS 트랜지스터(129)의 소오스에 접속되고 타단부가 상기 제2n-2의 공핍형 p 채널 MIS 트랜지스터(128)의 소오스에 접속되며, 상기 중간 탭은 상기 증가형 n 채널 MIS 트랜지스터(122)의 게이트에 접속된 저항체를 구비한 기준 전압 정밀 조정 수단(134)을 포함하고, 상기 기준 전압(Vref)은 상기 증가형 n 채널 MIS 트랜지스터의 드레인에서 얻어지는 것을 특징으로 하는 기준 전압 발생 회로.
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