KR100347680B1

KR100347680B1 - 밴드 갭 레퍼런스 회로

Info

Publication number: KR100347680B1
Application number: KR1020000069411A
Authority: KR
Inventors: 돈다야스히로
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 1999-11-22
Filing date: 2000-11-22
Publication date: 2002-08-07
Also published as: US6356064B1; KR20010060367A; EP1102400A3; EP1102400A2; JP3338814B2; TW487836B; JP2001147725A

Abstract

미리 정해진 안정 전압(V_REF)을 생성하고 공급하는 밴드 갭 레퍼런스 회로가 개시된다. 이러한 밴드 갭 레퍼런스 회로는 3개의 주요 회로: 미리 정해진 안정 전압을 생성하며 스타트 신호를 출력하는 밴드 갭 회로 내의 각 스타트 업 트랜지스터 보다 작은 스타트 업 트랜지스터로 이루어진 스타트 업 회로; 상기 스타트 신호를 상기 스타트 업 트랜지스터에 공급되는 제2 스타트 신호로 변환하는 신호 레벨 변환기; 및 밴드 갭 회로로 구성된다. 스타트 업 트랜지스터는, 상기 밴드 갭 회로 내의 트랜지스터들의 임계 전압의 각 절대값보다 작은 절대값을 갖는 임계 전압을 갖는다. 또한, 스타트 업 트랜지스터는, 상기 레퍼런스-전압 생성 트랜지스터의 채널 길이의 (1/n)인 채널 길이와 상기 레퍼런스-전압 생성 트랜지스터의 채널 폭의 (1/n)인 채널 폭을 가지며, 여기서 n은 1보다 큰 임의의 양수이다.

Description

밴드 갭 레퍼런스 회로{BAND-GAP REFERENCE CIRCUIT}

본 발명은 밴드 갭 레퍼런스 회로에 관한 것이다. 특히, 본 발명은 스타트 업 회로가 부착된 밴드 갭 레퍼런스 회로에 관한 것이다.

일본 특개평8-186484는, 기본적으로 PN 접합 밴드 갭 영역에서 동작하고, 안정한(온도 변화에 대해) 미리 정해진 전압을 생성하며, 전원 전압이 처음 공급될 때부터 안정한 동작 상태가 될 때까지의 시간을 감소시키는데 사용되는 스타트 업 회로를 포함하는 밴드 갭 레퍼런스 회로를 개시하고 있다. 도 1은, 일본 특개평8-186484에 개시된 종래의 회로를 나타낸다.

종래의 밴드 갭 레퍼런스 회로는, 액티브 상태 시에 미리 정해진 기준 전압(V_REF)을 생성하고 출력하는 밴드 갭 회로(10); 및 전원이 처음 인가될 때부터 안정한 동작 상태가 될 때까지 경과하는 시간을 감소시키는 스타트 업 회로(20)를 포함한다.

밴드 갭 회로(10)는, 전원 V_DD(고전압 측)에 접속된 소스와, 상호 접속되며 또한 노드 A에 접속된 드레인 및 게이트를 갖는 P-채널 MOS 트랜지스터(PMOS; 11); PMOS(11)의 드레인에 접속된 드레인을 갖는 N-채널 MOS 트랜지스터(NMOS; 12); NMOS(12)의 소스에 한 단자가 접속되고 나머지 단자는 접지(전원의 저전압 측)된 제1 저항(13); 전원 V_DD에 접속된 소스와 PMOS(11)의 드레인에 접속된 게이트를 갖는 PMOS(14); 및 자신의 게이트, PMOS(14)의 드레인 및 NMOS(12)의 게이트에 접속되고 또한 노드 B에 접속된 드레인과, 접지된 소스를 갖는 NMOS(15)를 포함한다. 밴드 갭 회로는, 전원 V_DD에 접속된 소스와, 노드 A에 접속된 게이트와, 기준 전압 출력 단자로서의 드레인을 갖는 PMOS(16); PMOS(16)의 드레인에 한 단자가 접속된 제2 저항(17); 및 상기 제2 저항의 나머지 단자에 접속된 애노드와, 접지된 캐쏘드를 갖는 다이오드(18)를 더 포함한다.

상기한 일본 특개평8-186484에 따르면, 밴드 갭 회로(10)가 안정한 상태에 있을 때의 기준 전압 출력 V_REF는 다음식으로 주어질 수 있다:

V_REF= N·(k·T/q)·ln M + VF (1)

여기서, N은 제2 저항(17)의 저항값에 대한 제1 저항(13)의 저항값의 비를 나타내고; T는 절대 온도를 나타내고; q는 전하를 나타내고; M은 NMOS 15의 게이트 폭에 대한 NMOS 12의 게이트 폭의 비를 나타내고; VF는 다이오드(18)를 통한 역방향 바이어스를 나타낸다. 제조 시 불균일성에 기인한 각 저항의 특성에서의 변화의 발생을 방지하기 위해, PMOS(11), PMOS(14), PMOS(16), 및 NMOS(15)의 각 채널 길이는 적어도 10㎛가 되어야 하며, 가장 바람직하게는 50㎛ 내지 100㎛이다.

스타트 업 회로(20)는, 전원 V_DD에 접속된 소스를 갖는 PMOS(21); 전원 V_DD에 또한 접속된 소스를 가지며, PMOS(21)의 드레인에 접속되며 노드 C를 형성하는 게이트를 갖는 PMOS(22); 한 단자가 노드 C에 접속되고 나머지 단자는 접지되는 제3 저항(23); 한 단자는 노드 C에 접속되고 나머지 단자는 접지되는 캐패시터(24)로 구성된다. 밴드 갭 회로(10)의 노드 A로부터 출력된 신호 S1은, PMOS(21)의 게이트로 입력되고, PMOS(22)의 드레인은 밴드 갭 회로(10)의 오드 B에 접속된다.

도 2는 전원이 처음 공급되었을 때의 종래 회로에 대한 동작 타이밍 그래프이다. 전원이 처음 인가되었을 때에서의 종래의 밴드 갭 레퍼런스 회로의 작용이 도 2를 참조하여 상세히 설명될 것이다.

도 2에 도시된 바와 같이, 전원 전압 V_DD는 거의 0 V에서 시작해서 3.3V로 상승되는 것으로 가정되었다. 도 2에 시각 t1에서 t2까지의 시간 프레임으로서 도시된 바와 같이 전원 전압 V_DD가 처음 인가되면, PMOS(11)의 소스는 V_DD와 동등한 전위가 되고, 게이트는 거의 접지 레벨(0V)이 되기 때문에, PMOS(11)의 게이트와 소스 간의 전압 차는 절대값으로 해서 PMOS(11)의 임계 전압 V_tp1보다 작게 된다. 이에 따라 트랜지스터가 턴 오프된다. 또한, PMOS(21)의 게이트 및 소스에서의 전위가 PMOS(11)의 게이트 및 소스에서의 각 전위와 동일하기 때문에, 따라서 PMOS(21)이 또한 턴 오프되고, 노드 C는 접지 레벨이 된다.

시각 t2를 지나서도 전원 전압 V_DD가 계속 상승하면, PMOS(11)의 게이트 및 소스 간의 전압 차는 절대값으로 해서 PMOS(11)의 임계 전압 V_tp1보다 커진다. 이에 따라 PMOS(11)이 턴 온 되고, 노드 A는 전원 전압 V_DD로부터 약 V_tp1저하된 전위를 유지하면서 V_DD를 따라서 상승한다. 이와 동일한 방식으로, PMOS(21)가 또한 턴 온되면, 스타트 업 회로(20) 내에서 노드 C에서의 전위는, 캐패시터(24) 및 저항(23)으로 인한 전원 레벨 V_DD내의 상승과 비교하면 상당히 저속으로 상승하기 시작한다.

이 시각에서, 밴드 갭 회로(10) 및 스타트 업 회로(20) 모두에서의 모든 PMOS 트랜지스터가 동일한 채널 길이 및 동일한 임계 전압 V_tp1을 가질 경우, 전원 전압 V_DD및 노드 C 간의 전압 차이가 시각 tp2를 지나 절대값으로 해서 V_tp1보다 계속 커지면, PMOS(22)가 또한 턴 온되기 때문에 노드 B의 충전은 가속된다.

시각 t3에서, 노드 B에서의 전위 상승으로 인해, NMOS(15) 및 NMOS(12)의 게이트 전압은 임계 전압 V_tn을 초과하고 이들이 턴 온된다. 그 결과, 노드 A에서의 전위의 상승은 일시적으로 정체된다. 따라서, PMOS(21)의 소스 및 게이트의 전위 간의 차이는 급격히 상승하고, PMOS(21)는 강력하게 턴 온(turned on deeply)된다. 또한, PMOS(21)에 이용되는 PMOS 트랜지스터가 PMOS(11)에서 보다 수백배 큰 채널 폭을 갖기 때문에, 시각 t4에서 노드 C의 전위는 전원 전압 V_DD의 영향 하에 있게 되고, 급속히 상승된다. 다음에, 노드 C의 전위가 전원 전압 V_DD에 접근함에 따라 PMOS(22)가 턴 오프되기 때문에, 스타트 업 회로(20)는 밴드 갭 회로(10)로부터 전기 절연된다. 일단, 전원 전압 V_DD가 자신의 미리 정해진 전위(가령 도 2에서 3.3V)에서 안정되면, 밴드 갭 회로(10)의 단자 A 및 B는, 출력 레퍼런스 전압 V_REF과 마찬가지로, 자신의 각 미리 정해진 전압에서 안정된다.

도 1에서와 같은 스타트 업 회로가 부착된 밴드 갭 레퍼런스 회로에서, 전원 전압 V_DD가 처음 인가될 때, 밴드 갭 회로 내의 노드 B는 일시적으로 스타트 업 회로(20)보다 많은 전하를 갖는다. 그 결과, 스타트 업 회로가 없는 밴드 갭 회로에 대해, 노드 B가 PMOS(14)를 통해 흐르는 극소량의 전류만으로 충전될 때와 비교해서, 매우 짧은 시간 동안 안정 상태에 도달하는 것이 가능하다.

그러나, 이러한 종래의 밴드 갭 회로에서는, 스타트 업 회로 내의 PMOS(21)의 채널 폭이 커야하기 때문에, 스타트 업 회로가 광대한 전용 공간을 필요로 하며, 이러한 필요 표면적에 있어서의 감소에 대한 요구가 존재하게 된다. 이러한 요구에 대해, PMOS(21)의 채널 길이가, 다른 PMOS 트랜지스터에 비해 1/n 만큼 감소되면, 채널 폭을 동일한 1/n 만큼 감소시킬 수 있고; 따라서 게이트에 대한 필요 공간은 1/(n×n) 만큼 감소될 수 있지만, 불행하게도 테스트 시에 새로운 문제가 생성된다.

테스트 시에, 도 1의 PMOS(21)의 채널 폭이 0.35㎛ 이고 다른 PMOS 트랜지스터의 채널 폭은 80㎛인 밴드 갭 회로를 형성하였다. 전원 전압 V_DD는, 3.3V에서 0.6V로 감소되었고, 500 ms 기간 동안 0.6V로 유지되고, 3.3V 전위에 이르기까지 다시 상승된다. 미리 정해진 전위에 도달하고 안정화되기 위해 레퍼런스 전압 출력 V_REF에 대해 필요한 시간이 측정되면, 0.35㎛로 단축된 채널 길이를 가진 PMOS(21)를 포함하는 밴드 갭 레퍼런스 회로는 출력 레퍼런스 전압 V_REF에서 안정화되기 위해 과도한 시간을 필요로 한다는 것이 알게 되었다. 이러한 새로운 문제를 해결하기 위해 이하의 사항이 고안되었다.

도 1에 도시된 구조를 갖는, 테스트된 밴드 갭 회로에서, 모두 80㎛ 채널 길이를 갖는 PMOS(11), PMOS(14), PMOS(16), 및 PMOS(22)의 임계 전압 V_tp1은 -0.9V이며, 0.3㎛ 채널 길이를 갖는 PMOS(21)의 임계 전압 V_tp2는 -0.5V이다. 이러한 임계값의 감소는 짧은 채널 효과(short channel effect)의 원인이 되는 것으로 판명되었다.

전원 전압 V_DD가 0.6V로 감소될 때, PMOS(11)는 높은 임피던스를 갖는다. 이로 인해 노드 A가 거의 0V가 된다. 다른 한편으로, PMOS(21)의 임계 전압이 0.5V이기 때문에, 온 상태를 유지한다. 이러한 이유에 대해, 전원 전압 V_DD가 0.6V로부터 증가하기 시작할 때, 노드 C의 전위는 전원 전압 V_DD와 함께 증가한다. 따라서, PMOS(22)의 소스 및 게이트에서의 전위가 모두 전원 전압 V_DD와 등가이기 때문에, PMOS(22)는 턴 오프 상태로 유지되고 턴 온되지 않으며, 이는 스타트 업 회로(20)가 적절하게 동작하지 않음을 의미한다. 따라서, 밴드 갭 회로(10)는 스타트 업 회로(20)가 존재하지 않는 것처럼 동작한다; 달리 말하면, 노드 B는 PMOS(21)을 통해 흐르는 극소량의 전류에 의해서만 충전된다. 이는, 노드 B에서의 이러한 전기적 이득이 느리기 때문에, NMOS(12) 또는 NMOS(15) 중 어느 것 내의 게이트의 전위도 임계 전압 V_tn에 도달되지 않고, 따라서 약 반전 영역(weak inversion region)에서 동작을 개시하게 되고, 그 결과 밴드 갭 회로(10)가 안정되기까지 비정상적으로 긴 시간이 필요한 것을 뜻한다.

전술한 바와 같이, 스타트 업 회로 내에서 노드 C를 충전하는 PMOS(21)에 의해 점유되는 영역은, 종래의 밴드 갭 회로 레퍼런스 회로에서 크게 되고; 이에 따라 밴드 갭 레퍼런스 회로 전체의 크기에 있어서의 감소가 제한된다. 또한, PMOS(21)의 채널 길이가 단축되어 점유 면적이 감소되는 경우에, 순간 전송 중단(short transmission interruption) 중에 전원 전압 V_DD가 도달하는 최저 레벨에 기인하여, 스타트 업 회로는 적절하게 동작하지 않을 수 있다.

본 발명의 목적은, PMOS(21)가 점유하는 면적을 감소시켜, 전체 밴드 갭 레퍼런스 회로가 점유하는 면적을 감소시킬 수 있는 밴드 갭 레퍼런스 회로, 및 순간 전송 중단 시에 전원 전압 V_DD에 의해 도달되는 최소 레벨이 얼마인가에 관계없이 적절하게 스타트 업 동작을 할 수 있는 것에 관한 것이다.

본 발명의 한 특징에 따르면, 미리 전해진 안정 전압(V_REF)를 생성하고 공급하는 밴드 갭 레퍼런스 회로(20, 30, 10)가 제공된다. 이러한 밴드 갭 레퍼런스 회로는, 미리 정해진 안정 전압을 생성하며 스타트 신호(S1)를 출력하는 밴드 갭 회로(10) 내의 각 스타트 업 트랜지스터 보다 작은 스타트 업 트랜지스터로 이루어진 스타트 업 회로; 상기 스타트 신호(S1)를 상기 스타트 업 트랜지스터에 공급되는 제2 스타트 신호(S2)로 변환하는 신호 레벨 변환기(30)를 포함한다. 이러한 밴드 갭 레퍼런스 회로의 도 3 및 도 5에 예시된다.

도 1은 종래의 밴드 갭 회로를 나타내는 개략도.

도 2는 재시작 시에 전류가 처음 인가될 때, 도 1에 도시된 종래의 밴드 갭 레퍼런스 회로의 동작을 나타내는 타이밍도.

도 3은 본 발명의 제1 실시예에 따른 밴드 갭 레퍼런스 회로의 구성을 나타내는 도면.

도 4는 도 3에 도시된 본 발명의 제1 실시예에 따른 밴드 갭 회로의 동작을 나타내는 타이밍도.

도 5는 본 발명의 제2 실시예에 따른 밴드 갭 레퍼런스 회로의 구성을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10: 밴드 갭 회로

20: 스타트 업 회로

30: 신호 레벨 변환기

31, 33: PMOS 트랜지스터

32, 34: NMOS 트랜지스터

본 발명의 전술한 목적, 특징 및 장점들과, 다른 목적, 특징 및 장점들은,첨부된 도면을 참조하여, 아래의 상세한 설명으로부터 보다 명확하게 될 것이다.

(제1 실시예)

도 3은 본 발명의 제1 실시예에 따른 밴드 갭 회로를 나타낸다. 본 발명은 밴드 갭 회로(10) 및 스타트 업 회로(20) 사이에 부착된 신호 레벨 변환기(30)를 특징으로 한다. 신호 레벨 변환기(30)는, 밴드 갭 회로(10)로부터 출력된 신호 S1을 신호 S2로 변환하여, 스타트 업 회로(20)의 동작을 제어할 수 있다. 신호 S1은 짧은 채널을 갖기 때문에 낮은 임계 전위의 절대값을 갖는 PMOS 트랜지스터(PMOS 21a)를 턴 온 및 오프하는데 필요한 신호 전위와 일치하는 않지만, 긴 채널을 갖기 때문에 높은 임계 전위의 절대값을 갖는 것과는 일치한다. 신호 S2는 신호 레벨 변환기(30)에 의해 수행된 변환의 결과이며, 스타트 업 회로(20) 내의 PMOS(21a)를 적절하게 제어할 수 있는 것과는 일치한다. 도 3에서, 도 3의 밴드 갭 레퍼런스 회로의 구조가 설명될 것이다.

도 3에서, 도시된 밴드 갭 레퍼런스 회로(10)는, 도 1의 종래의 밴드 갭 레퍼런스 회로와 동일한 구성을 가지며,

전원 V_DD에 접속된 소스와, 상호 접속되며 또한 노드 A에 접속된 드레인 및 게이트를 갖는 PMOS 트랜지스터(PMOS 11);

PMOS(11)의 드레인에 접속된 드레인을 갖는 NMOS 트랜지스터(NMOS 12);

NMOS(12)의 소스에 한 단자가 접속되고 나머지 단자는 접지된 제1 저항(13);

전원 V_DD에 접속된 소스와, PMOS(11)의 드레인에 접속된 게이트를 갖는PMOS(14);

자신의 게이트, PMOS(14)의 드레인 및 NMOS(12)의 게이트에 접속되어 노드 B를 형성하는 드레인과, 접지된 소스를 갖는 NMOS(15);

전원 V_DD에 접속된 소스와, 노드 A에 접속된 게이트와, 기준 전압 출력 단자인 드레인을 갖는 PMOS(16);

PMOS(16)의 드레인에 한 단자가 접속된 제2 저항(17); 및

상기 제2 저항의 나머지 단자에 접속된 애노드와, 접지된 캐쏘드를 갖는 다이오드(18)

를 포함한다.

도 3에서, 스타트 업 회로는,

전원 V_DD에 접속된 소스를 갖는 PMOS(21a);

전원 V_DD에 또한 접속된 소스를 가지며, PMOS(21a)의 드레인에 접속되어 노드 C를 형성하는 게이트를 갖는 PMOS(22);

한 단자가 노드 C에 접속되고 나머지 단자는 접지되는 제3 저항(23); 및

한 단자는 노드 C에 접속되고 나머지 단자는 접지되는 캐패시터(24)

를 포함한다.

본 발명에 따른 신호 레벨 변환기(30)는,

전원 V_DD에 접속된 소스와, 밴드 갭 회로(10) 내의 노드 A로부터 공급된 제1 신호 S1가 입력되는 게이트를 갖는 PMOS 트랜지스터(PMOS 31);

PMOS(31)의 드레인에 접속된 드레인 및 게이트와, 접지된 소스를 갖는 NMOS 트랜지스터(NMOS 32);

전원 V_DD에 접속된 소스와, 노드 A1에서 함께 접속된 게이트 및 드레인을 가지며, 스타트 업 회로(20) 내의 PMOS(21a)의 게이트로 신호 S2를 출력하는 PMOS 트랜지스터(PMOS 33); 및

PMOS(33)의 드레인에 접속된 드레인과, NMOS(32)의 드레인에 접속된 게이트와, 접지된 소스를 갖는 NMOS 트랜지스터(NMOS 34)

를 포함한다.

도 3에서, PMOS(11), PMOS(14), PMOS(16), PMOS(22) 및 PMOS(31)의 각 채널 길이는, 제1 채널 길이, 가령 80㎛로 이루어 지고, PMOS(21a) 및 PMOS(33)의 채널 길이는 제1 채널 길이보다 짧은 제2 채널 길이, 가령 0.35㎛로 이루어진다. 부가적으로, NMOS(12), NMOS(15), NMOS(32) 및 NMOS(34)의 각 채널 길이는, 제2 채널 길이 보다 긴 제3 채널 길이, 가령 70㎛로 이루어진다.

임계 전압 V_tp1의 PMOS(31)와 일치하는 신호 S1은, 3개의 전류 미러 회로(첫번째 것은 밴드 갭 회로(10) 내의 PMOS(11) 및 신호 레벨 변환기(30) 내의 PMOS(31)로부터 형성되고, 두번째 것은 신호 레벨 변환기(30) 내의 NMOS(34) 및 NMOS(32)로부터 형성되고, 세번째 것은 신호 레벨 변환기(30) 내의 PMOS(33) 및 스타트 업 회로(20) 내의 PMOS(21a)에 의해 형성됨)에 의해, 임계 전압 V_tp2의 PMOS(21a)와 일치하는 신호 S2로 변환된다.

PMOS(31)의 채널 폭은, 가령 PMOS(11) 채널 폭의 3배로 설정된다. NMOS(34)의 채널 폭은, 가령 NMOS(32) 채널 폭의 4배로 설정된다. PMOS(21a)의 채널 폭은, 가령 PMOS(33) 채널 폭의 18배로 형성된다. 이러한 구조와 함께, 전원이 처음 인가될 때, PMOS(11)를 통해 흐르는 전류의 216배가 되는 전류가 PMOS(21a)를 통해 흐른다.

도 4는, 전원이 처음 인가될 때, 본 발명의 이러한 실시예의 동작을 나타내는 타이밍도이다. 도 4는, 도 2에 도시된 것과 마찬가지로 전원 전압 V_DD가 0.6V에서 3.3V로 증가되었을 때와 동일한 조건 하에서의 이러한 동작을 나타낸다. 도 2를 참조하여 전술한 바와 같이, 이러한 조건은, PMOS(21a)가 짧은 채널 길이를 갖는 종래의 회로에서 오동작을 야기한다. 그런데, 본 발명의 제1 실시예에 따르면, 이러한 오동작이 방지될 수 있다. 전원이 처음 인가될 때, 도 3에 도시된 본 발명에 따른 밴드 갭 레퍼런스 회로의 작용이, 도 4를 참조하여 상세히 설명될 것이다.

전원 V_DD의 전위가 0.6V로 설정될 때(시각 t < t1), 노드 A는, PMOS(11)의 약 반전 영역 내에 흐르는 극소량의 전류가 NMOS(12)의 약 반전 영역 내에 흐르는 전류와 균형을 이루는 전위를 갖는다. 이와 유사하게, 노드 B는, PMOS(14) 및 NMOS(15)의 각 양 반전 영역 내의 극소량의 전류가 균형을 이루는 전위를 갖는다. 저항(23)을 통해 접지된으로써, 노드 C는 접지 레벨(0V)이 된다. 노드 D1에서의 전위는, NMOS(32)와 함께 전류 미러 회로를 형성하는 NMOS(34)를 거쳐 PMOS(33)를 통해 흐르는 전류량으로부터 결정된다. NMOS(32)를 통해 흐르는 전류량은, 극소량의 전류가 흐를 수 있는 약 반전 영역을 갖는 PMOS(11)와 함께 전류 미러 회로를 형성하는 PMOS(31)를 통해 흐르는 전류량으로부터 결정된다. 그런데, PMOS(33)의 약 반전 영역의 범위 내에서 흐르는 전류량이 매우 작기 때문에, 노드 D1에서의 전압은 적어도 (V_DD전위 - 노드 D1 전위) < (PMOS(33)의 임계 전압 V_tp2의 절대값) 범위 이내로 떨어진다. 따라서, PMOS(33)이 오프 상태로 유지되는 것이 보증될 수 있다. 그 결과, 동일한 임계 전압 V_tp2를 갖는 PMOS(21a)가 오프 상태로 유지되는 것이 보증되고, 밴드 갭 레퍼런스 회로를 구성하는 모드 MOS 트랜지스터들이 오프 상태로 유지되는 것이 보증된다.

시각 t1에서 시작해서, 전원 전압 V_DD가 점차 상승할 때, PMOS(33)는 턴 온된다. 그 후에, 노드 D1은, (V_DD전위 - 노드 D1 전위) = (PMOS(33)의 임계 전압 V_tp2의 절대값)의 관계를 대략 유지하면서 V_DD를 따라 상승한다. 스타트 업 회로(20) 내의 노드 C의에서의 전위는, 저항(23) 및 캐패시터(24)에 기인한 전원 전압 V_DD내의 상승과 비교할 때, 매우 낮은 비율로 상승한다.

시각 t2에서, 전원 전압 V_DD가 PNMOS(14) 및 PMOS(11)과 같은 긴 채널 MOS 트랜지스터의 각 임계값의 절대값을 초과할 때, PMOS(11)는 턴 온된다. 다음에, 노드 A는 V_DD보다 낮은 대략 V_tp1의 차이를 유지하며 전원 V_DD를 따라 상승한다. 부가적으로, 전원 전압 V_DD에서의 상승과 함께, PMOS(22)의 소스 및 게이트의 전압 간의차이가 증가하기 때문에, PMOS(22)는 강하게 턴 온(turned on deeply)되고 노드 B는 급속으로 충전된다.

시각 t3에서, NMOS(15) 및 NMOS(12)에 대한 각 게이트 전압은, 노드 B에서의 전압 상승으로 인해 임계 전압 V_tn을 초과하고, 따라서 턴 온된다. 그 결과, 노드 A에서의 전압 상승은 일시적으로 정체된다. PMOS(11)로 흐르는 전류량은, 전원 전압 V_DD및 노드 A의 전압 간의 차이가 노드 A에서의 전압 상승의 정체에 따라 차츰 상승하기 때문에, NMOS(32) 및 NMOS(34)로 흐르는 전류가 증가하듯이, 전류-미러 관계를 가지면서, PMOS(31)로 흐르는 전류와 같이 증가한다. 그러나. 시각 t4에서, 노드 D1에서의 전압은 일시적으로 떨어지고, PMOS(33)에 흐르는 전류량이 갑자기 상승하고, 전류 미러인 PMOS(21a)는 동일한 상승으로 반응한다. 따라서, 노드 C에서의 전압은 전원 전압 V_DD를 향해 급격히 상승한다. 노드 C에서의 전압이 전원 전압 V_DD에 근접하면, PMOS(22)는 턴 오프되고, 따라서, 스타트 업 회로(20)는 밴드 갭 회로(10)로부터 전기 절연된다. 전원 전압 V_DD가 미리 정해진 레벨(도 2에서 3.3V)에서 안정됨에 따라, 밴드 갭 회로(10)의 각 단자 A 및 B의 출력, 및 출력 레퍼런스 전압 V_REF는 모두 미리 정해진 각 전위에서 결국 안정화된다.

이미 언급한 바와 같이, 신호 레벨 변환기(30)를 갖춘 본 실시예에서는, 전원 전압 V_DD가 0.6V인 시각 t1까지의 기간 중에, 노드 D1에서의 전압이 (V_DD전압 - 노드 D1 전압) < PMOS(33)의 임계 전압 V_tp2이 되기 때문에, 임계 전압 V_DD를 갖는PMOS(21a)은 온 상태로 보증된다. 따라서, 전원 중단 시에 전압 V_DD가 얼마나 낮아지는가에 관계없이 적절한 스타트 업 을 달성하는 것이 가능하다. 또한, 신호 레벨 변환기(30)의 신설로 인한 면적 증대의 문제를, PMOS(21a)의 채널 길이를 80㎛에서 0.35㎛로 변경함으로써 얻는 현저한 면적 감소를 통해 해결하여, 표면적의 대폭적인 감소를 달성할 수 있다.

(제2 실시예)

도 5는 본 발명의 제2 실시예를 나타낸 모식도이다. 도 5에서, 밴드 갭 회로(10)의 구성 및 스타트 업 회로(20)의 구성은 본 발명의 제1 실시예에 따른 도 3에 나타낸 것과 동일하므로, 그들에 대한 설명은 생략하기로 한다. 제2 실시예에 따르면, 신호 레벨 변환기(40)는 2개의 MOS 트랜지스터[PMOS(41) 및 NMOS(42)]를 포함한다. PMOS(41)는 전원 V_DD에 접속된 소스, 노드 D2에 접속된 드레인 및 게이트를 가지며, 스타트 업 회로(20) 내의 PMOS(21a)의 게이트에 신호 S2를 공급한다. NMOS(42)는 PMOS(41)의 드레인에 접속된 드레인, 노드 B에 접속된 게이트, 및 접지에 접속된 소스를 갖는다.

밴드 갭 회로(10) 내의 PMOS 트랜지스터들(11, 14 및 16) 및 스타트 업 회로(20) 내의 PMOS 트랜지스터들(21 및 22)은 동일한 제1 채널 길이를 갖는다. 스타트 업 회로(20) 내의 PMOS(21a) 및 POS(41)의 채널 길이는 제1 채널 길이보다 짧은 제2 채널 길이로 된다. 밴드 갭 회로(20) 내의 NMOS 트랜지스터들(12 및 15) 및 NMOS(42) 각각의 채널 길이는 제2 채널 길이보다 긴 제3 채널 길이로 된다. 또한, 밴드 갭 회로(10) 내의 NMOS(15) 및 신호 레벨 변환기(40) 내의 NMOS(42)는 전류 미러로서 형성되고, 마찬가지로, 신호 레벨 변환기(40) 내의 PMOS(41) 및 스타트업 회로(20) 내의 PMOS(21a)도 전류 미러로서 형성된다.

신호 레벨 변환기(40)에는 임계 전압 V_tn에 따라 NMOS(42)를 턴 온/오프하기 위한 신호 레벨에 정합되어 있는 신호 S1가 입력되고, 그 후에 신호 레벨 변환기(40)가 신호 S1를 변환하여 신호 S2를 출력함으로써, 신호 S2는 임계 전압 V_tp1에 따라 PMOS(21a)를 턴 온/오프할 수 있는 신호 레벨에 정합될 수 있다.

도 5에 도시된 모식도에서, 전원 V_DD의 최저 전압이 PMOS(21a)의 임계값 V_tp2(= -0.5V)의 절대값보다는 높고 예를 들어 PMOS(11)의 임계값 V_tp1(= -0.9V)의 절대값보다 낮은 0.6V일 때, 노드 B의 전위가 NMOS(15)의 임계값 V_tn보다도 낮게 강하하기 때문에 적은 양의 전류만이 NMOS(15) 및 NMOS(42)의 약한 반전 영역들에 흐른다. 따라서, 전원 전압 V_DD와, PMOS(41 및 41a)의 임계 전압 V_tp2의 절대값보다도 낮은 노드 D2의 전압간의 차에 기인하여 PMOS(21a)가 턴 오프된다. 그 결과, 노드 C의 전압은 도 3에 도시된 구성과 동일한 결과인 0V로 된다.

전원 전압 V_DD가 0.6V로부터 상승하기 시작하면, 전원 전압 V_DD와 노드 C의 전압간의 차가 생겨, PMOS(22)가 깊게 턴 온되고, 노드 B가 상당히 빠르게 충전된다. 노드 B의 전압과 접지 레벨간의 차가 NMOS(15)의 임계 전압 V_tn보다 높으면, 노드 D2의 전압을 떨어뜨려, NMOS(15)가 턴 온됨과 동시에 NMOS(42)도 턴 온된다.따라서, PMOS(41)를 흐르는 전류의 양이 증가하고 PMOS(21a)를 흐르는 전류의 양도 증가하기 때문에, 노드 C의 전압은 PMOS(22)를 턴 오프하는 전원 전압 V_DD의 레벨로 빠르게 상승된다. 따라서, 스타트 업 회로(20)는 밴드 갭 회로(10)와 분리된다.

이와 같이, 도 5의 회로 구성에 따르면, 도 3에서와 같이 전력 중단 중에 V_DD의 전압을 얼마나 낮추는지에 상관없이 적절한 스타트 업을 얻을 수 있다. 또한, 도 5의 신호 레벨 변환기(40)가 2개의 MOS 트랜지스터만으로 형성될 수 있으므로, 도 3에 도시된 구성에 비해 요구되는 표면적이 더욱 감소될 수 있다.

상술한 바와 같이 본 발명에 따른 회로들은 A/D 변환기, PLL 회로 등을 위한 전원으로서 사용될 수 있다.

본 발명에 따른 회로들에 대하여 몇몇의 바람직한 실시예와 관련하여 설명했지만, 본 발명은 특정 실시예에 한정되는 것이 아니라, 첨부된 특허청구범위의 사상 및 범주 내에서 다양한 대체, 변형, 및 등가를 포함할 수 있다.

신호 레벨 변환기(30)를 갖춘 본 발명에서는, 전원 전압 V_DD가 0.6V인 시각 t1까지의 기간 중에, 노드 D1에서의 전압이 (V_DD전압 - 노드 D1 전압) < PMOS(33)의 임계 전압 V_tp2이 되기 때문에, 임계 전압 V_DD를 갖는 PMOS(21a)은 온 상태로 보증된다. 따라서, 전원 중단 시에 전압 V_DD가 얼마나 낮아지는가에 관계없이 적절한 스타트 업 을 달성하는 것이 가능하다. 또한, 신호 레벨 변환기(30)의 신설로 인한 면적 증대의 문제를, PMOS(21a)의 채널 길이를 80㎛에서 0.35㎛로써 얻는 현저한 면적 감소를 통해 해결하여, 표면적의 대폭적인 감소를 달성할 수 있다.

Claims

미리 정해진 안정 전압(V_REF)을 생성하고 공급하는 밴드 갭 레퍼런스 회로에 있어서,

미리 정해진 안정 전압을 생성하고 스타트 신호를 출력하는 밴드 갭 회로 내의 각각의 스타트 업 트랜지스터보다도 작은 스타트 업 트랜지스터로 구성되는 스타트 업 회로; 및

상기 스타트 신호를 상기 스타트 업 트랜지스터에 공급되는 제2 스타트 신호로 변환하는 신호 레벨 변환기

를 포함하는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제1항에 있어서,

상기 스타트 업 트랜지스터는, 상기 밴드 갭 회로 내의 트랜지스터들의 임계 전압의 절대값보다도 작은 절대값을 갖는 임계 전압을 갖는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제1항에 있어서,

상기 신호 레벨 변환기는, 전류 미러 회로를 형성하기 위해 레퍼런스-전압 생성 트랜지스터와 공조하는 제1 변환 트랜지스터를 포함하는 것을 특징으로 하는밴드 갭 레퍼런스 회로.
제3항에 있어서,

상기 신호 레벨 변환기는, 전류 미러 회로를 형성하기 위해 상기 스타트 업 트랜지스터와 공조하는 제2 변환 트랜지스터를 더 포함하는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제3항에 있어서,

상기 스타트 업 트랜지스터는 상기 레퍼런스-전압 생성 트랜지스터의 채널 길이의 (1/n)인 채널 길이와 상기 레퍼런스-전압 생성 트랜지스터의 채널 폭의 (1/n)인 채널 폭 - 여기서 n은 1보다 큰 임의의 양수임 - 을 갖는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제1항에 있어서,

상기 신호 레벨 변환기는 부하 트랜지스터 및 구동 트랜지스터를 포함하는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제6항에 있어서,

상기 부하 트랜지스터는, 전류 미러 회로를 형성하기 위해 상기 스타트 업 트랜지스터와 동일한 채널 길이를 갖는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제1항에 있어서,

상기 모든 트랜지스터들은 MOS형인 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제4항에 있어서,

상기 제1 변환 트랜지스터, 상기 레퍼런스-전압 생성 트랜지스터, 상기 제2 변환 트랜지스터, 및 상기 스타트 업 트랜지스터는 동형의 MOS 트랜지스터인 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제9항에 있어서,

상기 제1 변환 트랜지스터, 상기 레퍼런스-전압 생성 트랜지스터, 상기 제2 변환 트랜지스터, 및 상기 스타트 업 트랜지스터는 PMOS형인 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제1항에 있어서,

상기 밴드 갭 레퍼런스 회로는 A/D 변환기에서 사용되는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제1항에 있어서,

상기 밴드 갭 레퍼런스 회로는 PLL 회로에서 사용되는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
밴드 갭 레퍼런스 회로에 있어서,

전원 전압에 따라 생성되는 제1 제어 신호의 레벨에 응답하여 미리 정해진 전압을 출력하는 밴드 갭 회로;

상기 전원 전압이 인가될 때 상기 미리 정해진 전압을 안정화하는 제2 제어 신호를 상기 밴드 갭 회로에 공급하는 스타트 업 회로; 및

제3 제어 신호 - 상기 제3 제어 신호의 레벨은 상기 스타트 업 회로를 제어하는 데 적절하도록 상기 제1 제어 신호로부터 변환됨 - 를 상기 스타트 업 회로에 공급하는 신호 레벨 변환기

를 포함하는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제13항에 있어서,

상기 신호 레벨 변환기는 상기 제1 제어 신호에 응답하여 상기 제3 제어 신호를 출력하는 전류 미러 회로를 포함하며, 상기 제3 제어 신호의 상기 레벨은 상기 전류 미러 회로를 흐르는 전류의 양으로부터 결정되는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제13항에 있어서,

상기 밴드 갭 회로는, 상기 제1 제어 신호를 생성하며 제1 임계 전압을 갖는 제1 트랜지스터를 포함하며,

상기 스타트 업 회로는, 상기 제3 제어 신호로 제어되며 상기 제1 임계 전압의 절대값보다도 작은 절대값을 갖는 제2 임계 전압을 갖는 제2 트랜지스터를 포함하고,

상기 신호 레벨 변환기는 상기 제1 제어 신호의 상기 레벨로부터 상기 제2 트랜지스터를 턴 온/오프하는 데 적절한 상기 제3 제어 신호의 상기 레벨로 변환하는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제13항에 있어서,

상기 밴드 갭 회로는, 상기 제1 제어 신호를 생성하기 위한 제1 트랜지스터를 포함하고,

상기 스타트 업 회로는, 상기 제3 제어 신호로 제어되는 제2 트랜지스터를 포함하며,

상기 신호 레벨 변환기는 제3 및 제4 트랜지스터 및 제1 전류 미러 회로를 포함하며, 상기 제3 트랜지스터는 상기 제1 제어 신호의 레벨에 응답하여 상기 제1 전류 미러 회로에 입력 전류를 공급하고, 상기 제3 제어 신호의 상기 레벨은 상기 제1 전류 미러 회로 및 상기 제4 트랜지스터를 흐르는 전류의 양으로부터 결정되며,

상기 제1 및 제3 트랜지스터는 제2 전류 미러 회로로서 동작하고, 상기 제2 및 제4 트랜지스터는 제3 전류 미러 회로로서 동작하는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제16항에 있어서,

상기 제1 및 제3 트랜지스터 각각은 제1 임계 전압을 가지며, 상기 제2 및 제4 트랜지스터 각각은 상기 제1 임계 전압의 절대값보다도 작은 절대값을 갖는 제2 임계 전압을 갖는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
제13항에 있어서,

상기 밴드 갭 회로는 제1 트랜지스터를 포함하고,

상기 스타트 업 회로는 상기 제3 제어 신호로 제어되는 제2 트랜지스터를 포함하며,

상기 신호 레벨 변환기는 상기 전원 전압이 공급되는 전원 단자와 접지간에 직렬로 접속된 제3 및 제4 트랜지스터를 포함하며, 상기 제4 트랜지스터는 상기 제1 제어 신호로 제어되고, 상기 제3 제어 신호는 상기 제3 및 제4 트랜지스터를 흐르는 전류의 양으로부터 결정되며,

상기 제1 및 제3 트랜지스터는 제1 전류 미러 회로로서 동작하고, 상기 제2 및 제4 트랜지스터는 제2 전류 미러 회로로서 동작하는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.
밴드 갭 레퍼런스 회로에 있어서,

밴드 갭 회로;

상기 밴드 갭 회로에 결합된 신호 레벨 변환기; 및

상기 밴드 갭 회로 및 상기 신호 레벨 변환기에 결합된 스타트 업 회로

를 포함하며,

상기 밴드 갭 회로는 전원선과 레퍼런스 전압을 출력하기 위한 제1 노드 간의 전류 경로를 갖는 제1 트랜지스터를 포함하고,

상기 스타트 업 회로는 상기 전원선과 상기 제1 트랜지스터의 제어 게이트에 결합된 제2 노드간의 전류 경로를 갖는 제2 트랜지스터를 포함하며,

상기 신호 레벨 변환기는 상기 제1 트랜지스터의 상기 제어 게이트와 상기 제2 트랜지스터의 제어 게이트간에 결합되는 것을 특징으로 하는 밴드 갭 레퍼런스 회로.