KR101394537B1 - 스타트업 회로 - Google Patents

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KR101394537B1
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이승형
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Abstract

본 발명은 기준 전압 회로를 위한 스타트업 회로에 관한 것이다. 본 발명의 일 실시예에 따른 스타트업 회로는, 일단이 접지 단자와 접속되는 캐패시터, 상기 캐패시터의 타단에 드레인 및 게이트가 접속되고 소스는 전원 단자에 접속되는 제1 PMOS 트랜지스터, 상기 제1 PMOS 트랜지스터의 상기 드레인에 게이트가 접속되고, 소스는 접지 단자에 접속되는 제1 NMOS 트랜지스터, 상기 제1 PMOS 트랜지스터의 상기 드레인에 게이트가 접속되고, 소스는 전원 단자에 접속되는 제2 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터의 드레인 및 상기 제2 PMOS 트랜지스터의 드레인에 게이트가 접속되고 소스는 전원 단자에 접속되고 드레인은 기준 전압 회로에 접속되는 제2 NMOS 트랜지스터를 포함한다. 본 발명의 스타트업 회로를 사용하면 기준 전압 회로가 빠른 시간내에 제로상태를 벗어나 정상상태를 유지할 수 있는 장점이 있다.

Description

스타트업 회로{START-UP CIRCUIT}
본 발명은 스타트업 회로에 관한 것으로, 보다 상세하게는 기준 전압 회로를 위한 스타트업 회로에 관한 것이다.
일반적으로 외부 설계환경(예컨대, 전원, 온도 및 공정파라미터 등) 변화에 대한 시스템 회로의 안정된 동작 특성을 보장하기 위해, 전원이나 온도 변화하에서도 일정한 바이어스 전원 즉, 전압/전류를 공급해주는 밴드갭 기준 전압 발생기(Band-Gap Reference Voltage Generator)가 바이어스 전원 공급 장치(Bias power supply device)로 사용된다.
아울러 시스템의 요구나 제한조건에 따라 다양한 형태의 밴드갭 기준 바이어스 발생 회로들이 사용된다. 이러한 셀프 바이어스(Self Bias) 기준 전압 회로는 두 개의 동작점(bias point)을 갖는데, 그 중 하나가 전류가 0A일 때의 동작점이다. 전류가 0A일 때 동작하게 될 경우, 기준 전압 회로는 공급 전원이 제로가 아닌 정상 동작인 경우에서도 기준 바이어스 전압/전류가 제로(zero)상태에 빠지는 예상치 못한 오동작을 일으킬 가능성이 크다.
따라서, 이러한 기준 전압 회로의 준 안정상태를 방지하기 위하여 스타트업 회로가 사용된다. 스타트업 회로는 기준 전압 회로의 본래 의도된 초기 동작만을 도와줄 뿐, 기준 전압 회로가 정상적인 동작 상태에 이르면 기준 전압 회로에 영향을 주지 않아야 한다.
본 발명은 기준 전압 회로가 빠른 시간내에 제로상태를 벗어나 정상상태를 유지하도록 도와주는 스타트업 회로를 제공하는 것을 목적으로 한다.
또한 본 발명은 기준 전압의 높고 낮음에 관계없이 어느 환경에서도 사용 가능한 스타트업 회로를 제공하는 것을 다른 목적으로 한다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
이러한 목적을 달성하기 위한 본 발명은 스타트 업 회로에 있어서, 일단이 접지 단자와 접속되는 캐패시터, 상기 캐패시터의 타단에 드레인 및 게이트가 접속되고 소스는 전원 단자에 접속되는 제1 PMOS 트랜지스터, 상기 제1 PMOS 트랜지스터의 상기 드레인에 게이트가 접속되고, 소스는 접지 단자에 접속되는 제1 NMOS 트랜지스터, 상기 제1 PMOS 트랜지스터의 상기 드레인에 게이트가 접속되고, 소스는 전원 단자에 접속되는 제2 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터의 드레인 및 상기 제2 PMOS 트랜지스터의 드레인에 게이트가 접속되고 소스는 전원 단자에 접속되고 드레인은 기준 전압 회로에 접속되는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
전술한 바와 같은 본 발명의 스타트업 회로를 사용하면 기준 전압 회로가 빠른 시간내에 제로상태를 벗어나 정상상태를 유지할 수 있는 장점이 있다.
또한 본 발명에 의한 스타트업 회로는 기준 전압의 높고 낮음에 관계없이 어느 환경에서도 사용 가능하다는 장점이 있다.
도 1은 종래의 스타트업 회로가 접속된 셀프 바이어스 기준 전압 회로의 회로도.
도 2는 종래의 스타트업 회로의 동작을 설명하기 위한 그래프.
도 3은 본 발명의 일 실시예에 따른 스타트업 회로가 접속된 셀프 바이어스 기준 전압 회로의 회로도.
도 4는 본 발명의 일 실시예에 따른 스타트업 회로의 동작을 설명하기 위한 그래프.
도 5는 본 발명의 다른 실시예에 따른 스타트업 회로가 접속된 셀프 바이어스 기준 전압 회로의 회로도.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
일반적으로 기준 전압 회로에 사용되는 스타트업 회로는 초기에 OA의 전류를 벗어나기 위하여 기준 전압 회로의 일단에 임의의 전류를 흘리고, 출력이 정상궤도로 올라오면 스타트업 동작을 중지한다. 하지만 최근 생산되고 있는 모바일 기기와 같이 나노와트 급의 초저전력 IC들을 사용하는 기기의 배터리는 2~4.6V의 사용 가능한 전압 범위를 갖는다. 이러한 기기에 종래의 스타트업 회로를 적용할 경우, 낮은 전압을 기준으로 만든 회로는 높은 전압에서 오프(off) 상태가 되지 못하고, 반대로 높은 전압을 기준으로 만든 회로는 낮은 전압에서 동작하지 못하게 된다. 따라서 본 발명에서는 사용가능한 기준 전압의 범위가 높거나 낮음에 관계 없이 스타트업 동작 이후 기준 전압 회로가 정상적인 동작 상태에 이르면 바로 오프(off)될 수 있는 스타트업 회로를 제공한다.
도 1은 종래의 스타트업 회로가 접속된 셀프 바이어스 기준 전압 회로의 회로도이고, 도 2는 종래의 스타트업 회로의 동작을 설명하기 위한 그래프이다. 이하에서는 기준 전압 회로로서 셀프 바이어스 기준 전압 회로를 사용하는 예를 통하여 본 발명을 설명하나, 기준 전압 회로의 종류는 이에 한정되지 않는다.
도 1을 참고하면, 종래의 스타트업 회로(102)는 셀프 바이어스 기준 전압 회로(이하, 셀프 바이어스 회로)(104)에 접속된다. 셀프 바이어스 기준 전압 회로(104)는 전원 단자(VDD) 및 접지 단자(VSS) 사이에 접속되어, 정상적인 회로 동작에 요구되는 동작 전류를 생성한다. 그리고 스타트업 회로(102)는 전원 단자(VDD) 및 접지 단자(VSS) 사이에 접속되어, 셀프 바이어스 회로(104)가 동작 전류를 출력할 때까지 일정 전류를 소비한다. 셀프 바이어스 회로(104)가 동작 전류를 출력하기 시작하면, 스타트업 회로(102)의 소비 전류는 최소화된다.
도 1에서, 스타트업 회로(102)는 제1 PMOS 트랜지스터(P1), 제1 NMOS 트랜지스터(N2), 제2 NMOS 트랜지스터(N2)로 이루어진다.
제1 PMOS 트랜지스터(P1)는 소스가 전원 단자(VDD)에 접속되고, 드레인 및 게이트는 제1 NMOS 트랜지스터(N1)의 드레인 및 게이트와 제2 NMOS 트랜지스터(N2)의 게이트에 접속된다.
제1 NMOS 트랜지스터(N1)는 소스가 접지 단자(VSS)에 접속되고, 드레인 및 게이트는 제1 PMOS 트랜지스터(P1)의 드레인 및 게이트와 제2 NMOS 트랜지스터(N2)의 게이트에 접속된다.
제2 NMOS 트랜지스터(N2)는 소스가 전원 단자(VDD)에 접속되고, 게이트는 제1 PMOS 트랜지스터(P1), 제1 NMOS 트랜지스터(N2)의 드레인 및 게이트와 접속되며, 드레인은 셀프 바이어스 회로(104)에 접속된다.
도 1에서, 셀프 바이어스 회로(104)는 제4 PMOS 트랜지스터(P100), 제5 PMOS 트랜지스터(P200), 제4 NMOS 트랜지스터(N100), 제5NMOS 트랜지스터(N200), 그리고 저항(R1)으로 이루어진다.
제4 PMOS 트랜지스터(P100), 제5 PMOS 트랜지스터(P200)는 각각의 소스가 전원 단자(VDD)에 접속되고, 각각의 게이트는 서로 접속된다.
제4 NMOS 트랜지스터(N100), 제5NMOS 트랜지스터(N200)는 각각의 소스가 접지 단자(VSS)에 접속되고, 각각의 게이트는 서로 접속된다.
저항(R1)은 제5NMOS 트랜지스터(N200)와 접지 단자(VSS) 사이에 접속된다.
또한 제4 PMOS 트랜지스터(P100)의 드레인과 제4 NMOS 트랜지스터(N100)의 드레인, 그리고 제2 NMOS 트랜지스터(N2)의 드레인은 서로 접속된다.
또한 제5 PMOS 트랜지스터(P200)의 드레인과 제5NMOS 트랜지스터(N200)의 드레인은 서로 접속되며, 기준 전압(Vref)을 생성한다.
도 1 및 도 2를 참조하여 스타트업 회로(102) 및 셀프 바이어스 회로(104)의 동작을 설명하면 다음과 같다.
전원 단자(VDD)를 통해 소정의 전압이 인가되기 시작하면, 셀프 바이어스 회로(104)에는 아직 전류가 흐르지 않으므로 셀프 바이어스 회로(104)는 동작하지 않는다.
그 후 시간(t1)이 되면, 스타트업 회로(102)의 제1 PMOS 트랜지스터(P1)에 전압이 인가되어 제1 PMOS 트랜지스터(P1)가 온(on) 상태가 된다. 그러나 이 때 제1 NMOS 트랜지스터(N2), 제2 NMOS 트랜지스터(N2)는 아직 오프(off) 상태이므로 셀프 바이이스 회로(104)에는 전류가 흐르지 않는다.
그 후 시간(t2)이 되어 전원 단자(VDD)의 전압이 상승하면, 제1 PMOS 트랜지스터(P1)는 계속해서 온 상태를 유지하고, 제1 NMOS 트랜지스터(N2), 제2 NMOS 트랜지스터(N2)는 서브 스레쉬홀드(sub-threshold) 또는 리니어(linear) 영역에서 동작한다. 따라서 제2 NMOS 트랜지스터(N2)에 전류가 흐르게 되고, 이 전류는 셀프 바이어스 회로(104)로 입력된다.
그 후 시간(t3)이 되어 전원 단자(VDD)의 전압이 더욱 상승하면, 제1 PMOS 트랜지스터(P1)는 계속해서 온 상태를 유지하고, 제1 NMOS 트랜지스터(N2)는 포화(saturation) 영역에서 동작한다. 결국 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N2) 간의 전압차가 낮아지면서 제2 NMOS 트랜지스터(N2)는 컷 오프(cut-off)되고, 제2 NMOS 트랜지스터(N2)를 통해 흐르는 전류는 0이 된다.
이로써 스타트업 회로(102)에서 셀프 바이어스 회로(104)에 입력되는 전류는 0이 되며, 셀프 바이어스 회로(104)는 정상적으로 동작하게 된다. 하지만, 스타트업 회로(102)의 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N2)가 포화 영역에서 동작하기 때문에, 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N2) 사이에는 계속해서 전류가 흐르게 된다.
이하에서는 도 3 및 도 4를 참조하여 본 발명에 의한 스타트업 회로 및 이에 접속되는 셀프 바이어스 회로의 동작을 설명한다.
도 3은 본 발명의 일 실시예에 따른 스타트업 회로가 접속된 셀프 바이어스 기준 전압 회로의 회로도이고, 도 4는 본 발명의 일 실시예에 따른 스타트업 회로의 동작을 설명하기 위한 그래프이다.
도 3을 참고하면, 본 발명에 따른 스타트업 회로(302)는 셀프 바이어스 회로(304)에 접속된다. 셀프 바이어스 기준 전압 회로(304)는 전원 단자(VDD) 및 접지 단자(VSS) 사이에 접속되어, 정상적인 회로 동작에 요구되는 동작 전류를 생성한다. 그리고 스타트업 회로(302)는 전원 단자(VDD) 및 접지 단자(VSS) 사이에 접속되어, 셀프 바이어스 회로(304)가 동작 전류를 출력할 때까지 일정 전류를 소비한다.
도 3에서, 스타트업 회로(302)는 제1 PMOS 트랜지스터(P10), 제2 PMOS 트랜지스터(P20), 제1 NMOS 트랜지스터(N10), 제2 NMOS 트랜지스터(N20) 및 캐패시터(C1)로 이루어진다.
제1 PMOS 트랜지스터(P10)는 소스가 전원 단자(VDD)에 접속되고, 드레인 및 게이트는 제2 PMOS 트랜지스터(P20) 및 제1 NMOS 트랜지스터(N10)의 게이트와 캐패시터(C1)에 접속된다.
제2 PMOS 트랜지스터(P20)는 소스가 전원 단자(VDD)에 접속되고, 드레인은 제2 NMOS 트랜지스터(N20)의 게이트에 접속되며, 게이트는 제1 PMOS 트랜지스터(P10)의 드레인에 접속된다.
제1 NMOS 트랜지스터(N10)는 소스가 접지 단자(VSS)에 접속되고, 드레인은 제2 NMOS 트랜지스터(N20)의 게이트에 접속되며, 게이트는 제1 PMOS 트랜지스터(P10)의 드레인에 접속된다.
캐패시터(C1)는 일단이 접지 단자(VSS)와 접속되고, 타단은 제1 PMOS 트랜지스터(P10)의 드레인 및 게이트와 접속된다.
도 3에서, 셀프 바이어스 회로(304)는 제4 PMOS 트랜지스터(P100), 제5 PMOS 트랜지스터(P200), 제4 NMOS 트랜지스터(N100), 제5NMOS 트랜지스터(N200), 그리고 저항(R1)으로 이루어진다.
제4 PMOS 트랜지스터(P100), 제5 PMOS 트랜지스터(P200)는 각각의 소스가 전원 단자(VDD)에 접속되고, 각각의 게이트는 서로 접속된다.
제4 NMOS 트랜지스터(N100), 제5NMOS 트랜지스터(N200)는 각각의 소스가 접지 단자(VSS)에 접속되고, 각각의 게이트는 서로 접속된다.
저항(R1)은 제5NMOS 트랜지스터(N200)와 접지 단자(VSS) 사이에 접속된다.
또한 제4 PMOS 트랜지스터(P100)의 드레인과 제4 NMOS 트랜지스터(N100)의 드레인, 그리고 제2 NMOS 트랜지스터(N20)의 드레인은 서로 접속된다.
또한 제5 PMOS 트랜지스터(P200)의 드레인과 제5NMOS 트랜지스터(N200)의 드레인은 서로 접속되며, 기준 전압(Vref)을 생성한다.
도 3 및 도 4를 참조하여 스타트업 회로(302) 및 셀프 바이어스 회로(304)의 동작을 설명하면 다음과 같다. 도 4에서, (a)는 시간의 흐름에 따른 전원 단자(VDD)의 전압 변화를, (b)는 캐패시터(C1)의 전압 변화를, (c)는 캐패시터(C1)의 전류 변화를 각각 나타낸다.
전원 단자(VDD)를 통해 소정의 전압이 인가되기 시작하면, 셀프 바이어스 회로(304)에는 아직 전류가 흐르지 않으므로 셀프 바이어스 회로(304)는 동작하지 않는다.
그 후 시간(t1)이 되면, 스타트업 회로(302)의 제1 PMOS 트랜지스터(P10)에 전압이 인가되어 제1 PMOS 트랜지스터(P10)가 온(on) 상태가 된다. 또한 전원 단자(VDD)로부터 인가된 전압은 캐패시터(C1)에 충전되기 시작한다.
이 때 제2 PMOS 트랜지스터(P20)는 온 상태가 되고, 이에 따라 제2 PMOS 트랜지스터(P20) 및 제1 NMOS 트랜지스터(N10)는 인버터 회로로서 동작한다. 이 때 캐패시터(C1)의 전압은 로우(low) 상태이므로 인버터 회로(제2 PMOS 트랜지스터(P20) 및 제1 NMOS 트랜지스터(N10))의 출력은 하이(high)가 된다. 이에 따라 제2 NMOS 트랜지스터(N20)에는 하이 값이 입력되므로 제2 NMOS 트랜지스터(N20)는 온 상태가 되고, 셀프 바이어스 회로(304)에는 전류가 공급된다.
그 후 시간(t2)이 되어 전원 단자(VDD)의 전압이 상승하면, 캐패시터(C1)에 충전되는 전압도 따라서 상승한다. 이에 따라 캐패시터(C1)의 전압은 로우에서 하이로 바뀌고, 인버터 회로의 출력은 하이에서 로우로 바뀐다.
이 후 시간이 흐름에 따라 캐패시터(C1)의 전압이 상승하면 캐패시터(C1)의 전압은 전원 단자(VDD)의 전압과 같아지게 된다. 그러면 제2 PMOS 트랜지스터(P20) 및 제1 NMOS 트랜지스터(N10) 사이에 흐르는 전류는 0이 되고, 제2 NMOS 트랜지스터(N20)의 입력은 로우가 된다. 결국 셀프 바이어스 회로(304)가 정상적인 동작 상태로 들어가면 스타트업 회로(302)에는 더 이상 전류가 흐르지 않게 된다.
도 5는 본 발명의 다른 실시예에 따른 스타트업 회로가 접속된 셀프 바이어스 기준 전압 회로의 회로도이다.
도 3 및 도 4를 통해 설명한 바와 같이, 전원 단자(VDD)에 전압이 인가되면 캐패시터(C1)에는 전압이 충전되고, 결국 캐패시터(C1)의 전압은 전원 단자(VDD)의 전압과 같게 된다. 이 후 스타트업 회로를 다시 이용하기 위해서는 캐패시터(C1)의 전압을 방전시킬 필요가 있다.
따라서 도 5에 나타난 바와 같이, 본 발명의 다른 실시예에 따른 스타트업 회로(502)는 캐패시터(C1)에 충전된 전하를 방전시키기 위한 제3 NMOS 트랜지스터(N30)를 더 포함할 수 있다. 제3 NMOS 트랜지스터(N30)의 소스는 접지 단자(Vss)와 접속되고, 드레인은 제1 PMOS 트랜지스터(P10)의 드레인과 접속된다.
전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (2)

  1. 일단이 접지 단자와 접속되는 캐패시터;
    상기 캐패시터의 타단에 드레인 및 게이트가 접속되고 소스는 전원 단자에 접속되는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 상기 드레인에 게이트가 접속되고, 소스는 전원 단자에 접속되는 제2 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 상기 드레인에 게이트가 접속되고, 소스는 접지 단자에 접속되는 제1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 드레인 및 상기 제2 PMOS 트랜지스터의 드레인에 게이트가 접속되고 소스는 전원 단자에 접속되고 드레인은 기준 전압 회로에 접속되는 제2 NMOS 트랜지스터를
    포함하는 스타트 업 회로.
  2. 제1항에 있어서,
    소스는 접지 단자와 접속되고, 드레인은 상기 제1 PMOS 트랜지스터의 드레인과 접속되어 상기 캐패시터에 충전된 전하를 방전시킬 수 있는 제3 NMOS 트랜지스터를
    더 포함하는 스타트 업 회로.
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