JP2003188711A - バイアス回路及び電源装置 - Google Patents
バイアス回路及び電源装置Info
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Abstract
(57)【要約】
【課題】電源投入直後に電源オフとされ再度電源投入さ
れるようなときであっても、起動信号を出力して基準電
圧源回路の起動時間を短縮することができるバイアス回
路、及び、そのバイアス回路を備える電源装置を提供す
ること。 【解決手段】スタートアップ回路１と、基準電圧源回路
２と、高電位側電源端子３と、低電位側電源端子４と、
出力端子５と、を備え、スタートアップ回路１は、Ｐチ
ャネルＭＯＳトランジスタ６と、コンデンサ７と、コン
デンサ８と、ＮチャネルＭＯＳトランジスタ９と、Ｎチ
ャネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳト
ランジスタ１１と、を備える。
れるようなときであっても、起動信号を出力して基準電
圧源回路の起動時間を短縮することができるバイアス回
路、及び、そのバイアス回路を備える電源装置を提供す
ること。 【解決手段】スタートアップ回路１と、基準電圧源回路
２と、高電位側電源端子３と、低電位側電源端子４と、
出力端子５と、を備え、スタートアップ回路１は、Ｐチ
ャネルＭＯＳトランジスタ６と、コンデンサ７と、コン
デンサ８と、ＮチャネルＭＯＳトランジスタ９と、Ｎチ
ャネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳト
ランジスタ１１と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス回路及び
電源装置に関し、特に、電源投入時のスタートアップ回
路を備えるバイアス回路、及び、そのバイアス回路を備
える電源装置に関する。
電源装置に関し、特に、電源投入時のスタートアップ回
路を備えるバイアス回路、及び、そのバイアス回路を備
える電源装置に関する。
【０００２】
【従来の技術】電源装置などに動作に必要な所定のバイ
アスを供給するバイアス回路は、電源電圧に基づき基準
電圧を発生する基準電圧源回路と、電源投入時の基準電
圧源回路の起動時間を短縮するために起動信号を出力す
るスタートアップ回路と、を備えている。
アスを供給するバイアス回路は、電源電圧に基づき基準
電圧を発生する基準電圧源回路と、電源投入時の基準電
圧源回路の起動時間を短縮するために起動信号を出力す
るスタートアップ回路と、を備えている。
【０００３】具体的には、従来例のバイアス回路は、図
７に示すように、スタートアップ回路１０１と、基準電
圧源回路１０２と、高電位側電源端子１０３と、低電位
側電源端子１０４と、出力端子１０５と、を備え、スタ
ートアップ回路１０１が、高電位側電源端子１０３の電
源電圧のレベルシフト電圧を発生するＰチャネルＭＯＳ
トランジスタ１０６と、レベルシフト電圧を保持するコ
ンデンサ１０７と、一端に高電位側電源端子１０３の電
源電圧が与えられるコンデンサ１０８と、ゲートにレベ
ルシフト電圧が与えられソースドレイン路がコンデンサ
１０８の他端と低電位側電源端子１０４との間に接続さ
れるＮチャネルＭＯＳトランジスタ１０９と、ゲートに
コンデンサ１０８の他端の電圧が与えられて起動信号を
出力するＮチャネルＭＯＳトランジスタ１１１と、を有
し、基準電圧源回路１０２が、ＮチャネルＭＯＳトラン
ジスタ１１５とＮチャネルＭＯＳトランジスタ１１４と
抵抗１１６とにより生成される定電流を折返して出力端
子１０５に基準電圧を発生するＰチャネルＭＯＳトラン
ジスタ１１２及びＰチャネルＭＯＳトランジスタ１１３
からなるカレントミラー回路１１２ａを有している。
７に示すように、スタートアップ回路１０１と、基準電
圧源回路１０２と、高電位側電源端子１０３と、低電位
側電源端子１０４と、出力端子１０５と、を備え、スタ
ートアップ回路１０１が、高電位側電源端子１０３の電
源電圧のレベルシフト電圧を発生するＰチャネルＭＯＳ
トランジスタ１０６と、レベルシフト電圧を保持するコ
ンデンサ１０７と、一端に高電位側電源端子１０３の電
源電圧が与えられるコンデンサ１０８と、ゲートにレベ
ルシフト電圧が与えられソースドレイン路がコンデンサ
１０８の他端と低電位側電源端子１０４との間に接続さ
れるＮチャネルＭＯＳトランジスタ１０９と、ゲートに
コンデンサ１０８の他端の電圧が与えられて起動信号を
出力するＮチャネルＭＯＳトランジスタ１１１と、を有
し、基準電圧源回路１０２が、ＮチャネルＭＯＳトラン
ジスタ１１５とＮチャネルＭＯＳトランジスタ１１４と
抵抗１１６とにより生成される定電流を折返して出力端
子１０５に基準電圧を発生するＰチャネルＭＯＳトラン
ジスタ１１２及びＰチャネルＭＯＳトランジスタ１１３
からなるカレントミラー回路１１２ａを有している。
【０００４】そして、低電位側電源端子１０４の電源電
圧を基準として高電位側電源端子１０３の電源電圧が投
入された直後に、コンデンサ１０８によりＮチャネルＭ
ＯＳトランジスタ１１１のゲート電圧が上昇してＮチャ
ネルＭＯＳトランジスタ１１１がオンし、起動信号であ
るドレイン電流によりカレントミラー回路１１２ａがト
リガされ、瞬時にＰチャネルＭＯＳトランジスタ１１２
及びＰチャネルＭＯＳトランジスタ１１３にドレイン電
流が流れ、これによりＮチャネルＭＯＳトランジスタ１
１５とＮチャネルＭＯＳトランジスタ１１４と抵抗１１
６とにより生成される定電流が瞬時に立ち上がり、Ｐチ
ャネルＭＯＳトランジスタ１１２のゲートソース間電圧
が基準電圧として瞬時に出力され、さらに高電位側電源
端子１０３の電源電圧が上昇すると、ＮチャネルＭＯＳ
トランジスタ１０９がオンしてコンデンサ１０８を充電
し、ＮチャネルＭＯＳトランジスタ１１１のゲート電圧
が低下してＮチャネルＭＯＳトランジスタ１１１がオフ
し、スタートアップ動作が完了するように動作する。ま
た、電源オフ時には高電位側電源端子１０３の電源電圧
が低下し、コンデンサ１０７の保持電圧によりＮチャネ
ルＭＯＳトランジスタ１０９がオンしてコンデンサ１０
８が放電され、コンデンサ１０７は図示されていないＰ
チャネルＭＯＳトランジスタ１０６のサブストレートか
ら高電位側電源端子１０３に至る経路を介して放電さ
れ、初期状態に戻るようになっている。
圧を基準として高電位側電源端子１０３の電源電圧が投
入された直後に、コンデンサ１０８によりＮチャネルＭ
ＯＳトランジスタ１１１のゲート電圧が上昇してＮチャ
ネルＭＯＳトランジスタ１１１がオンし、起動信号であ
るドレイン電流によりカレントミラー回路１１２ａがト
リガされ、瞬時にＰチャネルＭＯＳトランジスタ１１２
及びＰチャネルＭＯＳトランジスタ１１３にドレイン電
流が流れ、これによりＮチャネルＭＯＳトランジスタ１
１５とＮチャネルＭＯＳトランジスタ１１４と抵抗１１
６とにより生成される定電流が瞬時に立ち上がり、Ｐチ
ャネルＭＯＳトランジスタ１１２のゲートソース間電圧
が基準電圧として瞬時に出力され、さらに高電位側電源
端子１０３の電源電圧が上昇すると、ＮチャネルＭＯＳ
トランジスタ１０９がオンしてコンデンサ１０８を充電
し、ＮチャネルＭＯＳトランジスタ１１１のゲート電圧
が低下してＮチャネルＭＯＳトランジスタ１１１がオフ
し、スタートアップ動作が完了するように動作する。ま
た、電源オフ時には高電位側電源端子１０３の電源電圧
が低下し、コンデンサ１０７の保持電圧によりＮチャネ
ルＭＯＳトランジスタ１０９がオンしてコンデンサ１０
８が放電され、コンデンサ１０７は図示されていないＰ
チャネルＭＯＳトランジスタ１０６のサブストレートか
ら高電位側電源端子１０３に至る経路を介して放電さ
れ、初期状態に戻るようになっている。
【０００５】
【発明が解決しようとする課題】しかし、図７に示す従
来例のバイアス回路では、低電位側電源端子１０４の電
源電圧を基準とする高電位側電源端子１０３の電源投入
直後に電源オフとされ、途中まで高電位側電源端子１０
３の電源電圧が低下した状態のとき再度電源投入される
と、残留するコンデンサ１０７の保持電圧によりＮチャ
ネルＭＯＳトランジスタ１０９がオン状態のまま高電位
側電源端子１０３の電源電圧が上昇する場合が起こり、
このときＮチャネルＭＯＳトランジスタ１１１がオフ状
態のままとなるため起動信号が出力されず、基準電圧源
回路１０２の起動時間、即ちバイアス回路の起動時間を
短縮することができないという問題が発生する。
来例のバイアス回路では、低電位側電源端子１０４の電
源電圧を基準とする高電位側電源端子１０３の電源投入
直後に電源オフとされ、途中まで高電位側電源端子１０
３の電源電圧が低下した状態のとき再度電源投入される
と、残留するコンデンサ１０７の保持電圧によりＮチャ
ネルＭＯＳトランジスタ１０９がオン状態のまま高電位
側電源端子１０３の電源電圧が上昇する場合が起こり、
このときＮチャネルＭＯＳトランジスタ１１１がオフ状
態のままとなるため起動信号が出力されず、基準電圧源
回路１０２の起動時間、即ちバイアス回路の起動時間を
短縮することができないという問題が発生する。
【０００６】本発明は、かかる問題点に鑑みてなされた
ものであって、電源投入直後に電源オフとされ再度電源
投入されるようなときであっても、起動信号を出力して
基準電圧源回路の起動時間を短縮することができるバイ
アス回路、及び、そのバイアス回路を備える電源装置を
提供することを目的とする。
ものであって、電源投入直後に電源オフとされ再度電源
投入されるようなときであっても、起動信号を出力して
基準電圧源回路の起動時間を短縮することができるバイ
アス回路、及び、そのバイアス回路を備える電源装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のバイアス回路
は、第１の電源の電源電圧のレベルシフト電圧を発生す
る第１のトランジスタと、前記レベルシフト電圧を保持
する第１のコンデンサと、一端に前記電源電圧が与えら
れる第２のコンデンサと、第２のトランジスタと、ゲー
トに前記レベルシフト電圧が与えられソースドレイン路
が前記第２のトランジスタのソースドレイン路を介して
前記第２のコンデンサの他端と第２の電源との間に接続
される第３のトランジスタと、ゲートに前記第２のコン
デンサの前記他端の電圧が与えられて起動信号を出力す
る第４のトランジスタと、を有するスタートアップ回路
と、前記起動信号によりトリガされ定電流を折返して基
準電圧を発生するカレントミラー回路を有し前記第２の
トランジスタを制御する基準電圧源回路と、を備えるこ
とを特徴とする。
は、第１の電源の電源電圧のレベルシフト電圧を発生す
る第１のトランジスタと、前記レベルシフト電圧を保持
する第１のコンデンサと、一端に前記電源電圧が与えら
れる第２のコンデンサと、第２のトランジスタと、ゲー
トに前記レベルシフト電圧が与えられソースドレイン路
が前記第２のトランジスタのソースドレイン路を介して
前記第２のコンデンサの他端と第２の電源との間に接続
される第３のトランジスタと、ゲートに前記第２のコン
デンサの前記他端の電圧が与えられて起動信号を出力す
る第４のトランジスタと、を有するスタートアップ回路
と、前記起動信号によりトリガされ定電流を折返して基
準電圧を発生するカレントミラー回路を有し前記第２の
トランジスタを制御する基準電圧源回路と、を備えるこ
とを特徴とする。
【０００８】また、ソースが高電位側電源端子に接続さ
れる第１のＰチャネルトランジスタと、前記第１のＰチ
ャネルトランジスタのドレイン及びゲートと低電位側電
源端子との間に接続される第１のコンデンサと、ゲート
が前記ドレインに接続される第１のＮチャネルトランジ
スタと、前記高電位側電源端子と前記第１のＮチャネル
トランジスタのドレインとの間に接続される第２のコン
デンサと、ドレインが前記第１のＮチャネルトランジス
タのソースに接続されソースが前記低電位側電源端子に
接続される第２のＮチャネルトランジスタと、ゲートが
前記第１のＮチャネルトランジスタの前記ドレインに接
続されソースが前記低電位側電源端子に接続される第３
のＮチャネルトランジスタと、を有するスタートアップ
回路と、定電流を折返して基準電圧を発生するカレント
ミラー回路を有する基準電圧源回路と、を備えるバイア
ス回路であって、前記第３のＮチャネルトランジスタの
ドレイン電流により前記カレントミラー回路がトリガさ
れて前記基準電圧源回路が起動する前に前記第２のＮチ
ャネルトランジスタがオフ状態となり、前記起動後に前
記第２のＮチャネルトランジスタがオン状態となること
を特徴とする。
れる第１のＰチャネルトランジスタと、前記第１のＰチ
ャネルトランジスタのドレイン及びゲートと低電位側電
源端子との間に接続される第１のコンデンサと、ゲート
が前記ドレインに接続される第１のＮチャネルトランジ
スタと、前記高電位側電源端子と前記第１のＮチャネル
トランジスタのドレインとの間に接続される第２のコン
デンサと、ドレインが前記第１のＮチャネルトランジス
タのソースに接続されソースが前記低電位側電源端子に
接続される第２のＮチャネルトランジスタと、ゲートが
前記第１のＮチャネルトランジスタの前記ドレインに接
続されソースが前記低電位側電源端子に接続される第３
のＮチャネルトランジスタと、を有するスタートアップ
回路と、定電流を折返して基準電圧を発生するカレント
ミラー回路を有する基準電圧源回路と、を備えるバイア
ス回路であって、前記第３のＮチャネルトランジスタの
ドレイン電流により前記カレントミラー回路がトリガさ
れて前記基準電圧源回路が起動する前に前記第２のＮチ
ャネルトランジスタがオフ状態となり、前記起動後に前
記第２のＮチャネルトランジスタがオン状態となること
を特徴とする。
【０００９】また、ソースが高電位側電源端子に接続さ
れる第１のＰチャネルトランジスタと、前記第１のＰチ
ャネルトランジスタのドレイン及びゲートと低電位側電
源端子との間に接続される第１のコンデンサと、ゲート
が前記ドレインに接続されソースが前記低電位側電源端
子に接続される第１のＮチャネルトランジスタと、ソー
スが前記第１のＮチャネルトランジスタのドレインに接
続される第２のＮチャネルトランジスタと、前記高電位
側電源端子と前記第２のＮチャネルトランジスタのドレ
インとの間に接続される第２のコンデンサと、ゲートが
前記第２のＮチャネルトランジスタの前記ドレインに接
続されソースが前記低電位側電源端子に接続される第３
のＮチャネルトランジスタと、を有するスタートアップ
回路と、定電流を折返して基準電圧を発生するカレント
ミラー回路を有する基準電圧源回路と、を備えるバイア
ス回路であって、前記第３のＮチャネルトランジスタの
ドレイン電流により前記カレントミラー回路がトリガさ
れて前記基準電圧源回路が起動する前に前記第２のＮチ
ャネルトランジスタがオフ状態となり、前記起動後に前
記第２のＮチャネルトランジスタがオン状態となること
を特徴とする。
れる第１のＰチャネルトランジスタと、前記第１のＰチ
ャネルトランジスタのドレイン及びゲートと低電位側電
源端子との間に接続される第１のコンデンサと、ゲート
が前記ドレインに接続されソースが前記低電位側電源端
子に接続される第１のＮチャネルトランジスタと、ソー
スが前記第１のＮチャネルトランジスタのドレインに接
続される第２のＮチャネルトランジスタと、前記高電位
側電源端子と前記第２のＮチャネルトランジスタのドレ
インとの間に接続される第２のコンデンサと、ゲートが
前記第２のＮチャネルトランジスタの前記ドレインに接
続されソースが前記低電位側電源端子に接続される第３
のＮチャネルトランジスタと、を有するスタートアップ
回路と、定電流を折返して基準電圧を発生するカレント
ミラー回路を有する基準電圧源回路と、を備えるバイア
ス回路であって、前記第３のＮチャネルトランジスタの
ドレイン電流により前記カレントミラー回路がトリガさ
れて前記基準電圧源回路が起動する前に前記第２のＮチ
ャネルトランジスタがオフ状態となり、前記起動後に前
記第２のＮチャネルトランジスタがオン状態となること
を特徴とする。
【００１０】また、パワーダウン信号が与えられるイン
バータと、前記インバータの出力電圧のレベルシフト電
圧を発生する第１のトランジスタと、前記レベルシフト
電圧を保持する第１のコンデンサと、一端に前記出力電
圧が与えられる第２のコンデンサと、第２のトランジス
タと、ゲートに前記レベルシフト電圧が与えられソース
ドレイン路が前記第２のトランジスタのソースドレイン
路を介して前記第２のコンデンサの他端と電源との間に
接続される第３のトランジスタと、ゲートに前記第２の
コンデンサの前記他端の電圧が与えられて起動信号を出
力する第４のトランジスタと、を有するスタートアップ
回路と、前記起動信号によりトリガされ定電流を折返し
て基準電圧を発生するカレントミラー回路を有し前記第
２のトランジスタを制御する基準電圧源回路と、パワー
ダウン状態のとき前記パワーダウン信号により前記カレ
ントミラー回路を動作停止させるとともに前記第３のト
ランジスタの前記ゲート及び前記第４のトランジスタの
前記ゲートを前記電源に短絡させるリセット回路と、を
備えることを特徴とする。
バータと、前記インバータの出力電圧のレベルシフト電
圧を発生する第１のトランジスタと、前記レベルシフト
電圧を保持する第１のコンデンサと、一端に前記出力電
圧が与えられる第２のコンデンサと、第２のトランジス
タと、ゲートに前記レベルシフト電圧が与えられソース
ドレイン路が前記第２のトランジスタのソースドレイン
路を介して前記第２のコンデンサの他端と電源との間に
接続される第３のトランジスタと、ゲートに前記第２の
コンデンサの前記他端の電圧が与えられて起動信号を出
力する第４のトランジスタと、を有するスタートアップ
回路と、前記起動信号によりトリガされ定電流を折返し
て基準電圧を発生するカレントミラー回路を有し前記第
２のトランジスタを制御する基準電圧源回路と、パワー
ダウン状態のとき前記パワーダウン信号により前記カレ
ントミラー回路を動作停止させるとともに前記第３のト
ランジスタの前記ゲート及び前記第４のトランジスタの
前記ゲートを前記電源に短絡させるリセット回路と、を
備えることを特徴とする。
【００１１】また、パワーダウン信号が与えられるイン
バータと、ソースが前記インバータの出力に接続される
第１のＰチャネルトランジスタと、前記第１のＰチャネ
ルトランジスタのドレイン及びゲートと低電位側電源端
子との間に接続される第１のコンデンサと、ゲートが前
記ドレインに接続される第１のＮチャネルトランジスタ
と、前記インバータの前記出力と前記第１のＮチャネル
トランジスタのドレインとの間に接続される第２のコン
デンサと、ドレインが前記第１のＮチャネルトランジス
タのソースに接続されソースが前記低電位側電源端子に
接続される第２のＮチャネルトランジスタと、ゲートが
前記第１のＮチャネルトランジスタの前記ドレインに接
続されソースが前記低電位側電源端子に接続される第３
のＮチャネルトランジスタと、を有するスタートアップ
回路と、定電流を折返して基準電圧を発生するカレント
ミラー回路を有する基準電圧源回路と、パワーダウン状
態のとき前記パワーダウン信号により前記カレントミラ
ー回路を動作停止させるとともに前記第１のＮチャネル
トランジスタの前記ゲート及び前記第３のＮチャネルト
ランジスタの前記ゲートを前記低電位側電源端子に短絡
させるリセット回路と、を備えるバイアス回路であっ
て、前記パワーダウン状態が解除されるとき、前記第３
のＮチャネルトランジスタのドレイン電流により前記カ
レントミラー回路がトリガされて前記基準電圧源回路が
起動する前に前記第２のＮチャネルトランジスタがオフ
状態となり、前記起動後に前記第２のＮチャネルトラン
ジスタがオン状態となることを特徴とする。
バータと、ソースが前記インバータの出力に接続される
第１のＰチャネルトランジスタと、前記第１のＰチャネ
ルトランジスタのドレイン及びゲートと低電位側電源端
子との間に接続される第１のコンデンサと、ゲートが前
記ドレインに接続される第１のＮチャネルトランジスタ
と、前記インバータの前記出力と前記第１のＮチャネル
トランジスタのドレインとの間に接続される第２のコン
デンサと、ドレインが前記第１のＮチャネルトランジス
タのソースに接続されソースが前記低電位側電源端子に
接続される第２のＮチャネルトランジスタと、ゲートが
前記第１のＮチャネルトランジスタの前記ドレインに接
続されソースが前記低電位側電源端子に接続される第３
のＮチャネルトランジスタと、を有するスタートアップ
回路と、定電流を折返して基準電圧を発生するカレント
ミラー回路を有する基準電圧源回路と、パワーダウン状
態のとき前記パワーダウン信号により前記カレントミラ
ー回路を動作停止させるとともに前記第１のＮチャネル
トランジスタの前記ゲート及び前記第３のＮチャネルト
ランジスタの前記ゲートを前記低電位側電源端子に短絡
させるリセット回路と、を備えるバイアス回路であっ
て、前記パワーダウン状態が解除されるとき、前記第３
のＮチャネルトランジスタのドレイン電流により前記カ
レントミラー回路がトリガされて前記基準電圧源回路が
起動する前に前記第２のＮチャネルトランジスタがオフ
状態となり、前記起動後に前記第２のＮチャネルトラン
ジスタがオン状態となることを特徴とする。
【００１２】また、パワーダウン信号が与えられるイン
バータと、ソースが前記インバータの出力に接続される
第１のＰチャネルトランジスタと、前記第１のＰチャネ
ルトランジスタのドレイン及びゲートと低電位側電源端
子との間に接続される第１のコンデンサと、ゲートが前
記ドレインに接続されソースが前記低電位側電源端子に
接続される第１のＮチャネルトランジスタと、ソースが
前記第１のＮチャネルトランジスタのドレインに接続さ
れる第２のＮチャネルトランジスタと、前記インバータ
の前記出力と前記第２のＮチャネルトランジスタのドレ
インとの間に接続される第２のコンデンサと、ゲートが
前記第２のＮチャネルトランジスタの前記ドレインに接
続されソースが前記低電位側電源端子に接続される第３
のＮチャネルトランジスタと、を有するスタートアップ
回路と、定電流を折返して基準電圧を発生するカレント
ミラー回路を有する基準電圧源回路と、パワーダウン状
態のとき前記パワーダウン信号により前記カレントミラ
ー回路を動作停止させるとともに前記第１のＮチャネル
トランジスタの前記ゲート及び前記第３のＮチャネルト
ランジスタの前記ゲートを前記低電位側電源端子に短絡
させるリセット回路と、を備えるバイアス回路であっ
て、前記パワーダウン状態が解除されるとき、前記第３
のＮチャネルトランジスタのドレイン電流により前記カ
レントミラー回路がトリガされて前記基準電圧源回路が
起動する前に前記第２のＮチャネルトランジスタがオフ
状態となり、前記起動後に前記第２のＮチャネルトラン
ジスタがオン状態となることを特徴とする。
バータと、ソースが前記インバータの出力に接続される
第１のＰチャネルトランジスタと、前記第１のＰチャネ
ルトランジスタのドレイン及びゲートと低電位側電源端
子との間に接続される第１のコンデンサと、ゲートが前
記ドレインに接続されソースが前記低電位側電源端子に
接続される第１のＮチャネルトランジスタと、ソースが
前記第１のＮチャネルトランジスタのドレインに接続さ
れる第２のＮチャネルトランジスタと、前記インバータ
の前記出力と前記第２のＮチャネルトランジスタのドレ
インとの間に接続される第２のコンデンサと、ゲートが
前記第２のＮチャネルトランジスタの前記ドレインに接
続されソースが前記低電位側電源端子に接続される第３
のＮチャネルトランジスタと、を有するスタートアップ
回路と、定電流を折返して基準電圧を発生するカレント
ミラー回路を有する基準電圧源回路と、パワーダウン状
態のとき前記パワーダウン信号により前記カレントミラ
ー回路を動作停止させるとともに前記第１のＮチャネル
トランジスタの前記ゲート及び前記第３のＮチャネルト
ランジスタの前記ゲートを前記低電位側電源端子に短絡
させるリセット回路と、を備えるバイアス回路であっ
て、前記パワーダウン状態が解除されるとき、前記第３
のＮチャネルトランジスタのドレイン電流により前記カ
レントミラー回路がトリガされて前記基準電圧源回路が
起動する前に前記第２のＮチャネルトランジスタがオフ
状態となり、前記起動後に前記第２のＮチャネルトラン
ジスタがオン状態となることを特徴とする。
【００１３】さらに、本発明の電源装置は、第１の電源
の電源電圧のレベルシフト電圧を発生する第１のトラン
ジスタと、前記レベルシフト電圧を保持する第１のコン
デンサと、一端に前記電源電圧が与えられる第２のコン
デンサと、第２のトランジスタと、ゲートに前記レベル
シフト電圧が与えられソースドレイン路が前記第２のト
ランジスタのソースドレイン路を介して前記第２のコン
デンサの他端と第２の電源との間に接続される第３のト
ランジスタと、ゲートに前記第２のコンデンサの前記他
端の電圧が与えられて起動信号を出力する第４のトラン
ジスタと、を有するスタートアップ回路と、前記起動信
号によりトリガされ定電流を折返して基準電圧を発生す
るカレントミラー回路を有し前記第２のトランジスタを
制御する基準電圧源回路と、を含むバイアス回路と、ゲ
ートに前記基準電圧が与えられ電流源となって所定のバ
イアス電流を供給するトランジスタを含む電源回路と、
を備えることを特徴とする。
の電源電圧のレベルシフト電圧を発生する第１のトラン
ジスタと、前記レベルシフト電圧を保持する第１のコン
デンサと、一端に前記電源電圧が与えられる第２のコン
デンサと、第２のトランジスタと、ゲートに前記レベル
シフト電圧が与えられソースドレイン路が前記第２のト
ランジスタのソースドレイン路を介して前記第２のコン
デンサの他端と第２の電源との間に接続される第３のト
ランジスタと、ゲートに前記第２のコンデンサの前記他
端の電圧が与えられて起動信号を出力する第４のトラン
ジスタと、を有するスタートアップ回路と、前記起動信
号によりトリガされ定電流を折返して基準電圧を発生す
るカレントミラー回路を有し前記第２のトランジスタを
制御する基準電圧源回路と、を含むバイアス回路と、ゲ
ートに前記基準電圧が与えられ電流源となって所定のバ
イアス電流を供給するトランジスタを含む電源回路と、
を備えることを特徴とする。
【００１４】また、パワーダウン信号が与えられるイン
バータと、前記インバータの出力電圧のレベルシフト電
圧を発生する第１のトランジスタと、前記レベルシフト
電圧を保持する第１のコンデンサと、一端に前記出力電
圧が与えられる第２のコンデンサと、第２のトランジス
タと、ゲートに前記レベルシフト電圧が与えられソース
ドレイン路が前記第２のトランジスタのソースドレイン
路を介して前記第２のコンデンサの他端と電源との間に
接続される第３のトランジスタと、ゲートに前記第２の
コンデンサの前記他端の電圧が与えられて起動信号を出
力する第４のトランジスタと、を有するスタートアップ
回路と、前記起動信号によりトリガされ定電流を折返し
て基準電圧を発生するカレントミラー回路を有し前記第
２のトランジスタを制御する基準電圧源回路と、パワー
ダウン状態のとき前記パワーダウン信号により前記カレ
ントミラー回路を動作停止させるとともに前記第３のト
ランジスタの前記ゲート及び前記第４のトランジスタの
前記ゲートを前記電源に短絡させるリセット回路と、を
含むバイアス回路と、ゲートに前記基準電圧が与えられ
電流源となって所定のバイアス電流を供給するトランジ
スタを含む電源回路と、を備えることを特徴とする。
バータと、前記インバータの出力電圧のレベルシフト電
圧を発生する第１のトランジスタと、前記レベルシフト
電圧を保持する第１のコンデンサと、一端に前記出力電
圧が与えられる第２のコンデンサと、第２のトランジス
タと、ゲートに前記レベルシフト電圧が与えられソース
ドレイン路が前記第２のトランジスタのソースドレイン
路を介して前記第２のコンデンサの他端と電源との間に
接続される第３のトランジスタと、ゲートに前記第２の
コンデンサの前記他端の電圧が与えられて起動信号を出
力する第４のトランジスタと、を有するスタートアップ
回路と、前記起動信号によりトリガされ定電流を折返し
て基準電圧を発生するカレントミラー回路を有し前記第
２のトランジスタを制御する基準電圧源回路と、パワー
ダウン状態のとき前記パワーダウン信号により前記カレ
ントミラー回路を動作停止させるとともに前記第３のト
ランジスタの前記ゲート及び前記第４のトランジスタの
前記ゲートを前記電源に短絡させるリセット回路と、を
含むバイアス回路と、ゲートに前記基準電圧が与えられ
電流源となって所定のバイアス電流を供給するトランジ
スタを含む電源回路と、を備えることを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の第１の実施の形
態のバイアス回路の構成図である。図１に示すように、
本発明の第１の実施の形態のバイアス回路は、スタート
アップ回路１と、基準電圧源回路２と、高電位側電源端
子３と、低電位側電源端子４と、出力端子５と、を備え
る。
を参照して説明する。図１は、本発明の第１の実施の形
態のバイアス回路の構成図である。図１に示すように、
本発明の第１の実施の形態のバイアス回路は、スタート
アップ回路１と、基準電圧源回路２と、高電位側電源端
子３と、低電位側電源端子４と、出力端子５と、を備え
る。
【００１６】スタートアップ回路１は、ＰチャネルＭＯ
Ｓトランジスタ６と、コンデンサ７と、コンデンサ８
と、ＮチャネルＭＯＳトランジスタ９と、ＮチャネルＭ
ＯＳトランジスタ１０と、ＮチャネルＭＯＳトランジス
タ１１と、を備える。
Ｓトランジスタ６と、コンデンサ７と、コンデンサ８
と、ＮチャネルＭＯＳトランジスタ９と、ＮチャネルＭ
ＯＳトランジスタ１０と、ＮチャネルＭＯＳトランジス
タ１１と、を備える。
【００１７】ＰチャネルＭＯＳトランジスタ６のソース
が高電位側電源端子３に接続され、コンデンサ７がＰチ
ャネルＭＯＳトランジスタ６の互いに接続されたドレイ
ン及びゲートと低電位側電源端子４との間に接続され
る。
が高電位側電源端子３に接続され、コンデンサ７がＰチ
ャネルＭＯＳトランジスタ６の互いに接続されたドレイ
ン及びゲートと低電位側電源端子４との間に接続され
る。
【００１８】ＮチャネルＭＯＳトランジスタ９のゲート
がＰチャネルＭＯＳトランジスタ６のドレインに接続さ
れる。
がＰチャネルＭＯＳトランジスタ６のドレインに接続さ
れる。
【００１９】コンデンサ８が高電位側電源端子３とＮチ
ャネルＭＯＳトランジスタ９のドレインとの間に接続さ
れる。
ャネルＭＯＳトランジスタ９のドレインとの間に接続さ
れる。
【００２０】ＮチャネルＭＯＳトランジスタ１０のドレ
インがＮチャネルＭＯＳトランジスタ９のソースに接続
され、ＮチャネルＭＯＳトランジスタ１０のソースが低
電位側電源端子４に接続される。
インがＮチャネルＭＯＳトランジスタ９のソースに接続
され、ＮチャネルＭＯＳトランジスタ１０のソースが低
電位側電源端子４に接続される。
【００２１】ＮチャネルＭＯＳトランジスタ１１のゲー
トがＮチャネルＭＯＳトランジスタ９のドレインに接続
され、ＮチャネルＭＯＳトランジスタ１１のソースが低
電位側電源端子４に接続される。
トがＮチャネルＭＯＳトランジスタ９のドレインに接続
され、ＮチャネルＭＯＳトランジスタ１１のソースが低
電位側電源端子４に接続される。
【００２２】また、基準電圧源回路２は、定電流を折返
して出力端子５に基準電圧を発生するカレントミラー回
路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、Ｎ
チャネルＭＯＳトランジスタ１５と、抵抗１６と、を備
える。
して出力端子５に基準電圧を発生するカレントミラー回
路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、Ｎ
チャネルＭＯＳトランジスタ１５と、抵抗１６と、を備
える。
【００２３】カレントミラー回路１２ａはＰチャネルＭ
ＯＳトランジスタ１２及びＰチャネルＭＯＳトランジス
タ１３により構成される。
ＯＳトランジスタ１２及びＰチャネルＭＯＳトランジス
タ１３により構成される。
【００２４】ＰチャネルＭＯＳトランジスタ１２のソー
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１２のドレイン及びゲートが互いに接続さ
れる。
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１２のドレイン及びゲートが互いに接続さ
れる。
【００２５】ＰチャネルＭＯＳトランジスタ１２のゲー
トがスタートアップ回路１のＮチャネルＭＯＳトランジ
スタ１１のドレインと出力端子５とに接続される。
トがスタートアップ回路１のＮチャネルＭＯＳトランジ
スタ１１のドレインと出力端子５とに接続される。
【００２６】ＰチャネルＭＯＳトランジスタ１３のソー
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１３のゲートがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１３のゲートがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
【００２７】ＮチャネルＭＯＳトランジスタ１４のドレ
インがＰチャネルＭＯＳトランジスタ１２のドレインに
接続される。
インがＰチャネルＭＯＳトランジスタ１２のドレインに
接続される。
【００２８】抵抗１６がＮチャネルＭＯＳトランジスタ
１４のソースと低電位側電源端子４との間に接続され
る。
１４のソースと低電位側電源端子４との間に接続され
る。
【００２９】ＮチャネルＭＯＳトランジスタ１５のドレ
イン及びゲートが互いに接続され、ＮチャネルＭＯＳト
ランジスタ１５のドレインがＰチャネルＭＯＳトランジ
スタ１３のドレインに接続される。
イン及びゲートが互いに接続され、ＮチャネルＭＯＳト
ランジスタ１５のドレインがＰチャネルＭＯＳトランジ
スタ１３のドレインに接続される。
【００３０】ＮチャネルＭＯＳトランジスタ１５のソー
スが低電位側電源端子４に接続され、ＮチャネルＭＯＳ
トランジスタ１５のゲートがＮチャネルＭＯＳトランジ
スタ１４のゲートとスタートアップ回路１のＮチャネル
ＭＯＳトランジスタ１０のゲートに接続される。
スが低電位側電源端子４に接続され、ＮチャネルＭＯＳ
トランジスタ１５のゲートがＮチャネルＭＯＳトランジ
スタ１４のゲートとスタートアップ回路１のＮチャネル
ＭＯＳトランジスタ１０のゲートに接続される。
【００３１】次に、動作について説明する。図２は、本
発明の第１の実施の形態のバイアス回路の動作説明図で
ある。
発明の第１の実施の形態のバイアス回路の動作説明図で
ある。
【００３２】図２に示すように、先ず時刻ｔ０のとき、
低電位側電源端子４の電源電圧Ｖ４を基準として高電位
側電源端子３の電源電圧Ｖ３が投入され、所定の電源電
圧ＶＤＤ２に向けて上昇を開始し、コンデンサ８により
ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２も
上昇する。
低電位側電源端子４の電源電圧Ｖ４を基準として高電位
側電源端子３の電源電圧Ｖ３が投入され、所定の電源電
圧ＶＤＤ２に向けて上昇を開始し、コンデンサ８により
ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２も
上昇する。
【００３３】このとき、ＮチャネルＭＯＳトランジスタ
１０とＮチャネルＭＯＳトランジスタ１１は両方オフ状
態である。
１０とＮチャネルＭＯＳトランジスタ１１は両方オフ状
態である。
【００３４】次に時刻ｔ０より後の時刻ｔ１のとき、Ｎ
チャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮ
チャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１
に達すると、ＮチャネルＭＯＳトランジスタ１１がオン
し、起動信号であるＮチャネルＭＯＳトランジスタ１１
のドレイン電流によりカレントミラー回路１２ａがトリ
ガされ、瞬時にＰチャネルＭＯＳトランジスタ１２及び
ＰチャネルＭＯＳトランジスタ１３にドレイン電流が流
れ、これによりＮチャネルＭＯＳトランジスタ１５とＮ
チャネルＭＯＳトランジスタ１４と抵抗１６とにより生
成される定電流が瞬時に立ち上がり、ＰチャネルＭＯＳ
トランジスタ１２のゲートソース間電圧が、基準電圧源
回路２からの基準電圧として瞬時に出力端子５に出力さ
れる。
チャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮ
チャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１
に達すると、ＮチャネルＭＯＳトランジスタ１１がオン
し、起動信号であるＮチャネルＭＯＳトランジスタ１１
のドレイン電流によりカレントミラー回路１２ａがトリ
ガされ、瞬時にＰチャネルＭＯＳトランジスタ１２及び
ＰチャネルＭＯＳトランジスタ１３にドレイン電流が流
れ、これによりＮチャネルＭＯＳトランジスタ１５とＮ
チャネルＭＯＳトランジスタ１４と抵抗１６とにより生
成される定電流が瞬時に立ち上がり、ＰチャネルＭＯＳ
トランジスタ１２のゲートソース間電圧が、基準電圧源
回路２からの基準電圧として瞬時に出力端子５に出力さ
れる。
【００３５】なお、ＮチャネルＭＯＳトランジスタ１５
の閾値電圧をＶＴＨ１５とし、ＮチャネルＭＯＳトラン
ジスタ１４の閾値電圧をＶＴＨ１４とし、抵抗１６の値
をＲとし、上記定電流の値をＩとすれば、ＮチャネルＭ
ＯＳトランジスタ１５のゲート電圧とＮチャネルＭＯＳ
トランジスタ１４のゲート電圧とが等しいことから、Ｉ
＝（ＶＴＨ１５−ＶＴＨ１４）÷Ｒの定電流が発生す
る。
の閾値電圧をＶＴＨ１５とし、ＮチャネルＭＯＳトラン
ジスタ１４の閾値電圧をＶＴＨ１４とし、抵抗１６の値
をＲとし、上記定電流の値をＩとすれば、ＮチャネルＭ
ＯＳトランジスタ１５のゲート電圧とＮチャネルＭＯＳ
トランジスタ１４のゲート電圧とが等しいことから、Ｉ
＝（ＶＴＨ１５−ＶＴＨ１４）÷Ｒの定電流が発生す
る。
【００３６】このとき、ＮチャネルＭＯＳトランジスタ
１５のゲート電圧が印加されるのでＮチャネルＭＯＳト
ランジスタ１０もオン状態となる。
１５のゲート電圧が印加されるのでＮチャネルＭＯＳト
ランジスタ１０もオン状態となる。
【００３７】また、このころ高電位側電源端子３の電源
電圧Ｖ３がＰチャネルＭＯＳトランジスタ６の閾値電圧
ＶＴＨ６に達するので、ＮチャネルＭＯＳトランジスタ
９のゲート電圧Ｖ１が上昇を開始する。
電圧Ｖ３がＰチャネルＭＯＳトランジスタ６の閾値電圧
ＶＴＨ６に達するので、ＮチャネルＭＯＳトランジスタ
９のゲート電圧Ｖ１が上昇を開始する。
【００３８】次に時刻ｔ１より後の時刻ｔ２のとき、高
電位側電源端子３の電源電圧Ｖ３がＰチャネルＭＯＳト
ランジスタ６の閾値電圧ＶＴＨ６とＮチャネルＭＯＳト
ランジスタ９の閾値電圧ＶＴＨ９との和に達すると、Ｎ
チャネルＭＯＳトランジスタ９がオンし、コンデンサ８
の充電が開始され、ＮチャネルＭＯＳトランジスタ９の
オン抵抗とＮチャネルＭＯＳトランジスタ１０のオン抵
抗との和とコンデンサ８の容量との積の時定数を有する
特性をもって、ＮチャネルＭＯＳトランジスタ１１のゲ
ート電圧Ｖ２が低下して行く。
電位側電源端子３の電源電圧Ｖ３がＰチャネルＭＯＳト
ランジスタ６の閾値電圧ＶＴＨ６とＮチャネルＭＯＳト
ランジスタ９の閾値電圧ＶＴＨ９との和に達すると、Ｎ
チャネルＭＯＳトランジスタ９がオンし、コンデンサ８
の充電が開始され、ＮチャネルＭＯＳトランジスタ９の
オン抵抗とＮチャネルＭＯＳトランジスタ１０のオン抵
抗との和とコンデンサ８の容量との積の時定数を有する
特性をもって、ＮチャネルＭＯＳトランジスタ１１のゲ
ート電圧Ｖ２が低下して行く。
【００３９】次に時刻ｔ２より後の時刻ｔ３のとき、Ｎ
チャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮ
チャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１
に達すると、ＮチャネルＭＯＳトランジスタ１１がオフ
し、スタートアップ動作が完了する。
チャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮ
チャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１
に達すると、ＮチャネルＭＯＳトランジスタ１１がオフ
し、スタートアップ動作が完了する。
【００４０】次に時刻ｔ３より後の時刻ｔ４のとき、電
源投入途中で一旦電源がオフされ、高電位側電源端子３
の電源電圧Ｖ３が電源電圧ＶＤＤ２より低い電圧ＶＤＤ
１となり、時刻ｔ４より後の時刻ｔ５のとき、高電位側
電源端子３の電源電圧Ｖ３がＮチャネルＭＯＳトランジ
スタ１１の閾値電圧ＶＴＨ１１より低い電圧ＶＤＤ０ま
で低下すると、コンデンサ８によりＮチャネルＭＯＳト
ランジスタ１１のゲート電圧Ｖ２が押し下げられ、Ｎチ
ャネルＭＯＳトランジスタ９がオン状態であるためＮチ
ャネルＭＯＳトランジスタ１０のドレイン電圧が押し下
げられ、ＮチャネルＭＯＳトランジスタ１０のソースと
ドレインとが入れ替わり、ＮチャネルＭＯＳトランジス
タ１０のゲートにはＮチャネルＭＯＳトランジスタ１０
の閾値電圧ＶＴＨ１０付近の電圧が残留しているので、
ＮチャネルＭＯＳトランジスタ１０が逆方向トランジス
タとしてオンし、コンデンサ８が放電される。
源投入途中で一旦電源がオフされ、高電位側電源端子３
の電源電圧Ｖ３が電源電圧ＶＤＤ２より低い電圧ＶＤＤ
１となり、時刻ｔ４より後の時刻ｔ５のとき、高電位側
電源端子３の電源電圧Ｖ３がＮチャネルＭＯＳトランジ
スタ１１の閾値電圧ＶＴＨ１１より低い電圧ＶＤＤ０ま
で低下すると、コンデンサ８によりＮチャネルＭＯＳト
ランジスタ１１のゲート電圧Ｖ２が押し下げられ、Ｎチ
ャネルＭＯＳトランジスタ９がオン状態であるためＮチ
ャネルＭＯＳトランジスタ１０のドレイン電圧が押し下
げられ、ＮチャネルＭＯＳトランジスタ１０のソースと
ドレインとが入れ替わり、ＮチャネルＭＯＳトランジス
タ１０のゲートにはＮチャネルＭＯＳトランジスタ１０
の閾値電圧ＶＴＨ１０付近の電圧が残留しているので、
ＮチャネルＭＯＳトランジスタ１０が逆方向トランジス
タとしてオンし、コンデンサ８が放電される。
【００４１】このとき、ＮチャネルＭＯＳトランジスタ
１１のゲート電圧Ｖ２が電圧ＶＤＤ０よりＮチャネルＭ
ＯＳトランジスタ１０の閾値電圧ＶＴＨ１０分低い電圧
となる。
１１のゲート電圧Ｖ２が電圧ＶＤＤ０よりＮチャネルＭ
ＯＳトランジスタ１０の閾値電圧ＶＴＨ１０分低い電圧
となる。
【００４２】なお、時刻ｔ４から、コンデンサ７によ
り、ＮチャネルＭＯＳトランジスタ９のゲート電圧Ｖ１
が電圧ＶＤＤ１よりＰチャネルＭＯＳトランジスタ６の
閾値電圧ＶＴＨ６分低い電圧に保持される。
り、ＮチャネルＭＯＳトランジスタ９のゲート電圧Ｖ１
が電圧ＶＤＤ１よりＰチャネルＭＯＳトランジスタ６の
閾値電圧ＶＴＨ６分低い電圧に保持される。
【００４３】次に時刻ｔ５より後の時刻ｔ６のとき、電
源が再投入されると、高電位側電源端子３の電源電圧Ｖ
３が再び所定の電源電圧ＶＤＤ２に向けて上昇を開始す
るが、ＮチャネルＭＯＳトランジスタ１０が順方向トラ
ンジスタに戻り、ＮチャネルＭＯＳトランジスタ１０の
ゲート電圧がＮチャネルＭＯＳトランジスタ１０の閾値
電圧ＶＴＨ１０よりまだ低いためオフ状態となり、Ｎチ
ャネルＭＯＳトランジスタ９がオン状態であるにもかか
わらず、コンデンサ８によりＮチャネルＭＯＳトランジ
スタ１１のゲート電圧Ｖ２が再び上昇する。
源が再投入されると、高電位側電源端子３の電源電圧Ｖ
３が再び所定の電源電圧ＶＤＤ２に向けて上昇を開始す
るが、ＮチャネルＭＯＳトランジスタ１０が順方向トラ
ンジスタに戻り、ＮチャネルＭＯＳトランジスタ１０の
ゲート電圧がＮチャネルＭＯＳトランジスタ１０の閾値
電圧ＶＴＨ１０よりまだ低いためオフ状態となり、Ｎチ
ャネルＭＯＳトランジスタ９がオン状態であるにもかか
わらず、コンデンサ８によりＮチャネルＭＯＳトランジ
スタ１１のゲート電圧Ｖ２が再び上昇する。
【００４４】次に時刻ｔ６より後の時刻ｔ７のとき、Ｎ
チャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮ
チャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１
に達すると、ＮチャネルＭＯＳトランジスタ１１がオン
し、起動信号であるＮチャネルＭＯＳトランジスタ１１
のドレイン電流によりカレントミラー回路１２ａがトリ
ガされ、瞬時にＰチャネルＭＯＳトランジスタ１２及び
ＰチャネルＭＯＳトランジスタ１３にドレイン電流が流
れ、これによりＮチャネルＭＯＳトランジスタ１５とＮ
チャネルＭＯＳトランジスタ１４と抵抗１６とにより生
成される定電流が瞬時に立ち上がり、ＰチャネルＭＯＳ
トランジスタ１２のゲートソース間電圧が、基準電圧源
回路２からの基準電圧として瞬時に出力端子５に出力さ
れる。
チャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮ
チャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１
に達すると、ＮチャネルＭＯＳトランジスタ１１がオン
し、起動信号であるＮチャネルＭＯＳトランジスタ１１
のドレイン電流によりカレントミラー回路１２ａがトリ
ガされ、瞬時にＰチャネルＭＯＳトランジスタ１２及び
ＰチャネルＭＯＳトランジスタ１３にドレイン電流が流
れ、これによりＮチャネルＭＯＳトランジスタ１５とＮ
チャネルＭＯＳトランジスタ１４と抵抗１６とにより生
成される定電流が瞬時に立ち上がり、ＰチャネルＭＯＳ
トランジスタ１２のゲートソース間電圧が、基準電圧源
回路２からの基準電圧として瞬時に出力端子５に出力さ
れる。
【００４５】このとき、ＮチャネルＭＯＳトランジスタ
１５のゲート電圧が印加されるのでＮチャネルＭＯＳト
ランジスタ１０もオン状態となってコンデンサ８の充電
が開始され、ＮチャネルＭＯＳトランジスタ９のオン抵
抗とＮチャネルＭＯＳトランジスタ１０のオン抵抗との
和とコンデンサ８の容量との積の時定数を有する特性を
もって、ＮチャネルＭＯＳトランジスタ１１のゲート電
圧Ｖ２が低下する。
１５のゲート電圧が印加されるのでＮチャネルＭＯＳト
ランジスタ１０もオン状態となってコンデンサ８の充電
が開始され、ＮチャネルＭＯＳトランジスタ９のオン抵
抗とＮチャネルＭＯＳトランジスタ１０のオン抵抗との
和とコンデンサ８の容量との積の時定数を有する特性を
もって、ＮチャネルＭＯＳトランジスタ１１のゲート電
圧Ｖ２が低下する。
【００４６】次に時刻ｔ７より後の時刻ｔ８のとき、Ｎ
チャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮ
チャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１
に達すると、ＮチャネルＭＯＳトランジスタ１１がオフ
し、スタートアップ動作が完了する。
チャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮ
チャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１
に達すると、ＮチャネルＭＯＳトランジスタ１１がオフ
し、スタートアップ動作が完了する。
【００４７】また、通常の電源オフ時には高電位側電源
端子３の電源電圧が低下し、コンデンサ７の保持電圧に
よりＮチャネルＭＯＳトランジスタ９がオンして、Ｎチ
ャネルＭＯＳトランジスタ１０もオン状態となっている
ので、コンデンサ８が放電され、コンデンサ７は図示さ
れていないＰチャネルＭＯＳトランジスタ６のサブスト
レートから高電位側電源端子３に至る経路を介して放電
され、初期状態に戻る。
端子３の電源電圧が低下し、コンデンサ７の保持電圧に
よりＮチャネルＭＯＳトランジスタ９がオンして、Ｎチ
ャネルＭＯＳトランジスタ１０もオン状態となっている
ので、コンデンサ８が放電され、コンデンサ７は図示さ
れていないＰチャネルＭＯＳトランジスタ６のサブスト
レートから高電位側電源端子３に至る経路を介して放電
され、初期状態に戻る。
【００４８】以上説明したように、本発明の第１の実施
の形態のバイアス回路によれば、高電位側電源端子３の
電源電圧のレベルシフト電圧を発生するＰチャネルＭＯ
Ｓトランジスタ６と、レベルシフト電圧を保持するコン
デンサ７と、一端に高電位側電源端子３の電源電圧が与
えられるコンデンサ８と、ＮチャネルＭＯＳトランジス
タ１０と、ゲートにレベルシフト電圧が与えられソース
ドレイン路がＮチャネルＭＯＳトランジスタ１０のソー
スドレイン路を介してコンデンサ８の他端と低電位側電
源端子４との間に接続されるＮチャネルＭＯＳトランジ
スタ９と、ゲートにコンデンサ８の他端の電圧が与えら
れて起動信号を出力するＮチャネルＭＯＳトランジスタ
１１と、を有するスタートアップ回路１と、定電流を折
返して基準電圧を発生するカレントミラー回路１２ａを
有する基準電圧源回路２と、を備え、起動信号によりカ
レントミラー回路１２ａがトリガされて基準電圧源回路
２が起動する前にＮチャネルＭＯＳトランジスタ１０が
オフ状態となり、起動後にＮチャネルＭＯＳトランジス
タ１０がオン状態となるように制御したので、電源投入
直後に電源オフとされ再度電源投入されるようなときで
あっても、起動信号を出力して基準電圧源回路２の起動
時間を短縮することができるという効果が得られる。
の形態のバイアス回路によれば、高電位側電源端子３の
電源電圧のレベルシフト電圧を発生するＰチャネルＭＯ
Ｓトランジスタ６と、レベルシフト電圧を保持するコン
デンサ７と、一端に高電位側電源端子３の電源電圧が与
えられるコンデンサ８と、ＮチャネルＭＯＳトランジス
タ１０と、ゲートにレベルシフト電圧が与えられソース
ドレイン路がＮチャネルＭＯＳトランジスタ１０のソー
スドレイン路を介してコンデンサ８の他端と低電位側電
源端子４との間に接続されるＮチャネルＭＯＳトランジ
スタ９と、ゲートにコンデンサ８の他端の電圧が与えら
れて起動信号を出力するＮチャネルＭＯＳトランジスタ
１１と、を有するスタートアップ回路１と、定電流を折
返して基準電圧を発生するカレントミラー回路１２ａを
有する基準電圧源回路２と、を備え、起動信号によりカ
レントミラー回路１２ａがトリガされて基準電圧源回路
２が起動する前にＮチャネルＭＯＳトランジスタ１０が
オフ状態となり、起動後にＮチャネルＭＯＳトランジス
タ１０がオン状態となるように制御したので、電源投入
直後に電源オフとされ再度電源投入されるようなときで
あっても、起動信号を出力して基準電圧源回路２の起動
時間を短縮することができるという効果が得られる。
【００４９】次に、図３は、本発明の第２の実施の形態
のバイアス回路の構成図である。図１に示す本発明の第
１の実施の形態のバイアス回路の構成と図３に示す本発
明の第２の実施の形態のバイアス回路の構成との相違部
分は、図１に示すスタートアップ回路１をスタートアッ
プ回路１ａに変更した部分であり、具体的には、Ｎチャ
ネルＭＯＳトランジスタ９をＮチャネルＭＯＳトランジ
スタ９ａに変更し、ＮチャネルＭＯＳトランジスタ１０
をＮチャネルＭＯＳトランジスタ１０ａに変更した部分
のみである。したがって同一構成部分には同一符号を付
して詳細説明を省略する。
のバイアス回路の構成図である。図１に示す本発明の第
１の実施の形態のバイアス回路の構成と図３に示す本発
明の第２の実施の形態のバイアス回路の構成との相違部
分は、図１に示すスタートアップ回路１をスタートアッ
プ回路１ａに変更した部分であり、具体的には、Ｎチャ
ネルＭＯＳトランジスタ９をＮチャネルＭＯＳトランジ
スタ９ａに変更し、ＮチャネルＭＯＳトランジスタ１０
をＮチャネルＭＯＳトランジスタ１０ａに変更した部分
のみである。したがって同一構成部分には同一符号を付
して詳細説明を省略する。
【００５０】図３に示すように、本発明の第２の実施の
形態のバイアス回路は、スタートアップ回路１ａと、基
準電圧源回路２と、高電位側電源端子３と、低電位側電
源端子４と、出力端子５と、を備える。
形態のバイアス回路は、スタートアップ回路１ａと、基
準電圧源回路２と、高電位側電源端子３と、低電位側電
源端子４と、出力端子５と、を備える。
【００５１】スタートアップ回路１ａは、ＰチャネルＭ
ＯＳトランジスタ６と、コンデンサ７と、コンデンサ８
と、ＮチャネルＭＯＳトランジスタ９ａと、Ｎチャネル
ＭＯＳトランジスタ１０ａと、ＮチャネルＭＯＳトラン
ジスタ１１と、を備える。
ＯＳトランジスタ６と、コンデンサ７と、コンデンサ８
と、ＮチャネルＭＯＳトランジスタ９ａと、Ｎチャネル
ＭＯＳトランジスタ１０ａと、ＮチャネルＭＯＳトラン
ジスタ１１と、を備える。
【００５２】ＰチャネルＭＯＳトランジスタ６のソース
が高電位側電源端子３に接続され、コンデンサ７がＰチ
ャネルＭＯＳトランジスタ６の互いに接続されたドレイ
ン及びゲートと低電位側電源端子４との間に接続され
る。
が高電位側電源端子３に接続され、コンデンサ７がＰチ
ャネルＭＯＳトランジスタ６の互いに接続されたドレイ
ン及びゲートと低電位側電源端子４との間に接続され
る。
【００５３】ＮチャネルＭＯＳトランジスタ９ａのゲー
トがＰチャネルＭＯＳトランジスタ６のドレインに接続
され、ＮチャネルＭＯＳトランジスタ９ａのソースが低
電位側電源端子４に接続される。
トがＰチャネルＭＯＳトランジスタ６のドレインに接続
され、ＮチャネルＭＯＳトランジスタ９ａのソースが低
電位側電源端子４に接続される。
【００５４】ＮチャネルＭＯＳトランジスタ１０ａのソ
ースがＮチャネルＭＯＳトランジスタ９ａのドレインに
接続される。
ースがＮチャネルＭＯＳトランジスタ９ａのドレインに
接続される。
【００５５】コンデンサ８が高電位側電源端子３とＮチ
ャネルＭＯＳトランジスタ１０ａのドレインとの間に接
続される。
ャネルＭＯＳトランジスタ１０ａのドレインとの間に接
続される。
【００５６】ＮチャネルＭＯＳトランジスタ１１のゲー
トがＮチャネルＭＯＳトランジスタ１０ａのドレインに
接続され、ＮチャネルＭＯＳトランジスタ１１のソース
が低電位側電源端子４に接続される。
トがＮチャネルＭＯＳトランジスタ１０ａのドレインに
接続され、ＮチャネルＭＯＳトランジスタ１１のソース
が低電位側電源端子４に接続される。
【００５７】また、基準電圧源回路２は、定電流を折返
して出力端子５に基準電圧を発生するカレントミラー回
路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、Ｎ
チャネルＭＯＳトランジスタ１５と、抵抗１６と、を備
える。
して出力端子５に基準電圧を発生するカレントミラー回
路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、Ｎ
チャネルＭＯＳトランジスタ１５と、抵抗１６と、を備
える。
【００５８】カレントミラー回路１２ａはＰチャネルＭ
ＯＳトランジスタ１２及びＰチャネルＭＯＳトランジス
タ１３により構成される。
ＯＳトランジスタ１２及びＰチャネルＭＯＳトランジス
タ１３により構成される。
【００５９】ＰチャネルＭＯＳトランジスタ１２のソー
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１２のドレイン及びゲートが互いに接続さ
れる。
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１２のドレイン及びゲートが互いに接続さ
れる。
【００６０】ＰチャネルＭＯＳトランジスタ１２のゲー
トがスタートアップ回路１ａのＮチャネルＭＯＳトラン
ジスタ１１のドレインと出力端子５とに接続される。
トがスタートアップ回路１ａのＮチャネルＭＯＳトラン
ジスタ１１のドレインと出力端子５とに接続される。
【００６１】ＰチャネルＭＯＳトランジスタ１３のソー
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１３のゲートがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１３のゲートがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
【００６２】ＮチャネルＭＯＳトランジスタ１４のドレ
インがＰチャネルＭＯＳトランジスタ１２のドレインに
接続される。
インがＰチャネルＭＯＳトランジスタ１２のドレインに
接続される。
【００６３】抵抗１６がＮチャネルＭＯＳトランジスタ
１４のソースと低電位側電源端子４との間に接続され
る。
１４のソースと低電位側電源端子４との間に接続され
る。
【００６４】ＮチャネルＭＯＳトランジスタ１５のドレ
イン及びゲートが互いに接続され、ＮチャネルＭＯＳト
ランジスタ１５のドレインがＰチャネルＭＯＳトランジ
スタ１３のドレインに接続される。
イン及びゲートが互いに接続され、ＮチャネルＭＯＳト
ランジスタ１５のドレインがＰチャネルＭＯＳトランジ
スタ１３のドレインに接続される。
【００６５】ＮチャネルＭＯＳトランジスタ１５のソー
スが低電位側電源端子４に接続され、ＮチャネルＭＯＳ
トランジスタ１５のゲートがＮチャネルＭＯＳトランジ
スタ１４のゲートとスタートアップ回路１ａのＮチャネ
ルＭＯＳトランジスタ１０ａのゲートに接続される。
スが低電位側電源端子４に接続され、ＮチャネルＭＯＳ
トランジスタ１５のゲートがＮチャネルＭＯＳトランジ
スタ１４のゲートとスタートアップ回路１ａのＮチャネ
ルＭＯＳトランジスタ１０ａのゲートに接続される。
【００６６】図１に示す本発明の第１の実施の形態のバ
イアス回路の構成においては、ＮチャネルＭＯＳトラン
ジスタ９のソースドレイン路とＮチャネルＭＯＳトラン
ジスタ１０のソースドレイン路とが直列接続されてお
り、図３に示す本発明の第２の実施の形態のバイアス回
路の構成においても、ＮチャネルＭＯＳトランジスタ９
ａのソースドレイン路とＮチャネルＭＯＳトランジスタ
１０ａのソースドレイン路とが直列接続されているの
で、図３に示す本発明の第２の実施の形態のバイアス回
路の動作は、図１に示す本発明の第１の実施の形態のバ
イアス回路の動作と同様となる。
イアス回路の構成においては、ＮチャネルＭＯＳトラン
ジスタ９のソースドレイン路とＮチャネルＭＯＳトラン
ジスタ１０のソースドレイン路とが直列接続されてお
り、図３に示す本発明の第２の実施の形態のバイアス回
路の構成においても、ＮチャネルＭＯＳトランジスタ９
ａのソースドレイン路とＮチャネルＭＯＳトランジスタ
１０ａのソースドレイン路とが直列接続されているの
で、図３に示す本発明の第２の実施の形態のバイアス回
路の動作は、図１に示す本発明の第１の実施の形態のバ
イアス回路の動作と同様となる。
【００６７】したがって、図３に示す本発明の第２の実
施の形態のバイアス回路によれば、図１に示す本発明の
第１の実施の形態のバイアス回路と同様の効果が得られ
る。
施の形態のバイアス回路によれば、図１に示す本発明の
第１の実施の形態のバイアス回路と同様の効果が得られ
る。
【００６８】次に、図４は、本発明の第３の実施の形態
のバイアス回路の構成図である。図１に示す本発明の第
１の実施の形態のバイアス回路の構成と図４に示す本発
明の第３の実施の形態のバイアス回路の構成との相違部
分は、パワーダウン制御を可能とするために、図１に示
すスタートアップ回路１をスタートアップ回路１ｂに変
更し、パワーダウン信号入力端子１７と、リセット回路
２０と、リセット回路２２と、を追加した部分であり、
スタートアップ回路１ｂについて具体的には、ＣＭＯＳ
インバータ１８及びＣＭＯＳインバータ１９を追加し、
ＰチャネルＭＯＳトランジスタ６及びコンデンサ８をＣ
ＭＯＳインバータ１９の出力に接続するように変更した
部分のみである。したがって同一構成部分には同一符号
を付して詳細説明を省略する。
のバイアス回路の構成図である。図１に示す本発明の第
１の実施の形態のバイアス回路の構成と図４に示す本発
明の第３の実施の形態のバイアス回路の構成との相違部
分は、パワーダウン制御を可能とするために、図１に示
すスタートアップ回路１をスタートアップ回路１ｂに変
更し、パワーダウン信号入力端子１７と、リセット回路
２０と、リセット回路２２と、を追加した部分であり、
スタートアップ回路１ｂについて具体的には、ＣＭＯＳ
インバータ１８及びＣＭＯＳインバータ１９を追加し、
ＰチャネルＭＯＳトランジスタ６及びコンデンサ８をＣ
ＭＯＳインバータ１９の出力に接続するように変更した
部分のみである。したがって同一構成部分には同一符号
を付して詳細説明を省略する。
【００６９】図４に示すように、本発明の第３の実施の
形態のバイアス回路２６は、スタートアップ回路１ｂ
と、基準電圧源回路２と、高電位側電源端子３と、低電
位側電源端子４と、出力端子５と、パワーダウン信号入
力端子１７と、リセット回路２０と、リセット回路２２
と、を備える。
形態のバイアス回路２６は、スタートアップ回路１ｂ
と、基準電圧源回路２と、高電位側電源端子３と、低電
位側電源端子４と、出力端子５と、パワーダウン信号入
力端子１７と、リセット回路２０と、リセット回路２２
と、を備える。
【００７０】スタートアップ回路１ｂは、ＰチャネルＭ
ＯＳトランジスタ６と、コンデンサ７と、コンデンサ８
と、ＮチャネルＭＯＳトランジスタ９と、ＮチャネルＭ
ＯＳトランジスタ１０と、ＮチャネルＭＯＳトランジス
タ１１と、ＣＭＯＳインバータ１８と、ＣＭＯＳインバ
ータ１９と、を備える。
ＯＳトランジスタ６と、コンデンサ７と、コンデンサ８
と、ＮチャネルＭＯＳトランジスタ９と、ＮチャネルＭ
ＯＳトランジスタ１０と、ＮチャネルＭＯＳトランジス
タ１１と、ＣＭＯＳインバータ１８と、ＣＭＯＳインバ
ータ１９と、を備える。
【００７１】ＣＭＯＳインバータ１８の入力にはパワー
ダウン信号入力端子１７からパワーダウン信号が与えら
れる。
ダウン信号入力端子１７からパワーダウン信号が与えら
れる。
【００７２】ＣＭＯＳインバータ１８の出力にＣＭＯＳ
インバータ１９の入力が接続される。
インバータ１９の入力が接続される。
【００７３】ＰチャネルＭＯＳトランジスタ６のソース
がＣＭＯＳインバータ１９の出力に接続される。
がＣＭＯＳインバータ１９の出力に接続される。
【００７４】コンデンサ７がＰチャネルＭＯＳトランジ
スタ６の互いに接続されたドレイン及びゲートと低電位
側電源端子４との間に接続される。
スタ６の互いに接続されたドレイン及びゲートと低電位
側電源端子４との間に接続される。
【００７５】ＮチャネルＭＯＳトランジスタ９のゲート
がＰチャネルＭＯＳトランジスタ６のドレインに接続さ
れる。
がＰチャネルＭＯＳトランジスタ６のドレインに接続さ
れる。
【００７６】コンデンサ８がＣＭＯＳインバータ１９の
出力とＮチャネルＭＯＳトランジスタ９のドレインとの
間に接続される。
出力とＮチャネルＭＯＳトランジスタ９のドレインとの
間に接続される。
【００７７】ＮチャネルＭＯＳトランジスタ１０のドレ
インがＮチャネルＭＯＳトランジスタ９のソースに接続
され、ＮチャネルＭＯＳトランジスタ１０のソースが低
電位側電源端子４に接続される。
インがＮチャネルＭＯＳトランジスタ９のソースに接続
され、ＮチャネルＭＯＳトランジスタ１０のソースが低
電位側電源端子４に接続される。
【００７８】ＮチャネルＭＯＳトランジスタ１１のゲー
トがＮチャネルＭＯＳトランジスタ９のドレインに接続
され、ＮチャネルＭＯＳトランジスタ１１のソースが低
電位側電源端子４に接続される。
トがＮチャネルＭＯＳトランジスタ９のドレインに接続
され、ＮチャネルＭＯＳトランジスタ１１のソースが低
電位側電源端子４に接続される。
【００７９】また、基準電圧源回路２は、定電流を折返
して出力端子５に基準電圧を発生するカレントミラー回
路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、Ｎ
チャネルＭＯＳトランジスタ１５と、抵抗１６と、を備
える。
して出力端子５に基準電圧を発生するカレントミラー回
路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、Ｎ
チャネルＭＯＳトランジスタ１５と、抵抗１６と、を備
える。
【００８０】カレントミラー回路１２ａはＰチャネルＭ
ＯＳトランジスタ１２及びＰチャネルＭＯＳトランジス
タ１３により構成される。
ＯＳトランジスタ１２及びＰチャネルＭＯＳトランジス
タ１３により構成される。
【００８１】ＰチャネルＭＯＳトランジスタ１２のソー
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１２のドレイン及びゲートが互いに接続さ
れる。
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１２のドレイン及びゲートが互いに接続さ
れる。
【００８２】ＰチャネルＭＯＳトランジスタ１２のゲー
トがスタートアップ回路１ｂのＮチャネルＭＯＳトラン
ジスタ１１のドレインと出力端子５とに接続される。
トがスタートアップ回路１ｂのＮチャネルＭＯＳトラン
ジスタ１１のドレインと出力端子５とに接続される。
【００８３】ＰチャネルＭＯＳトランジスタ１３のソー
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１３のゲートがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１３のゲートがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
【００８４】ＮチャネルＭＯＳトランジスタ１４のドレ
インがＰチャネルＭＯＳトランジスタ１２のドレインに
接続される。
インがＰチャネルＭＯＳトランジスタ１２のドレインに
接続される。
【００８５】抵抗１６がＮチャネルＭＯＳトランジスタ
１４のソースと低電位側電源端子４との間に接続され
る。
１４のソースと低電位側電源端子４との間に接続され
る。
【００８６】ＮチャネルＭＯＳトランジスタ１５のドレ
イン及びゲートが互いに接続され、ＮチャネルＭＯＳト
ランジスタ１５のドレインがＰチャネルＭＯＳトランジ
スタ１３のドレインに接続される。
イン及びゲートが互いに接続され、ＮチャネルＭＯＳト
ランジスタ１５のドレインがＰチャネルＭＯＳトランジ
スタ１３のドレインに接続される。
【００８７】ＮチャネルＭＯＳトランジスタ１５のソー
スが低電位側電源端子４に接続され、ＮチャネルＭＯＳ
トランジスタ１５のゲートがＮチャネルＭＯＳトランジ
スタ１４のゲートとスタートアップ回路１ｂのＮチャネ
ルＭＯＳトランジスタ１０のゲートに接続される。
スが低電位側電源端子４に接続され、ＮチャネルＭＯＳ
トランジスタ１５のゲートがＮチャネルＭＯＳトランジ
スタ１４のゲートとスタートアップ回路１ｂのＮチャネ
ルＭＯＳトランジスタ１０のゲートに接続される。
【００８８】また、リセット回路２０は、ＰチャネルＭ
ＯＳトランジスタ２１を備え、ＰチャネルＭＯＳトラン
ジスタ２１のソースが高電位側電源端子３に接続され、
ＰチャネルＭＯＳトランジスタ２１のゲートがＣＭＯＳ
インバータ１９の出力に接続され、ＰチャネルＭＯＳト
ランジスタ２１のドレインがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
ＯＳトランジスタ２１を備え、ＰチャネルＭＯＳトラン
ジスタ２１のソースが高電位側電源端子３に接続され、
ＰチャネルＭＯＳトランジスタ２１のゲートがＣＭＯＳ
インバータ１９の出力に接続され、ＰチャネルＭＯＳト
ランジスタ２１のドレインがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
【００８９】また、リセット回路２２は、ＮチャネルＭ
ＯＳトランジスタ２３と、ＮチャネルＭＯＳトランジス
タ２４と、ＮチャネルＭＯＳトランジスタ２５と、を備
え、ＮチャネルＭＯＳトランジスタ２３のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２３のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２３のドレイン
がＮチャネルＭＯＳトランジスタ９のゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ２４のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２４のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２４のドレイン
がＮチャネルＭＯＳトランジスタ１１のゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ２５のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２５のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２５のドレイン
がＮチャネルＭＯＳトランジスタ１５のゲートに接続さ
れる。
ＯＳトランジスタ２３と、ＮチャネルＭＯＳトランジス
タ２４と、ＮチャネルＭＯＳトランジスタ２５と、を備
え、ＮチャネルＭＯＳトランジスタ２３のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２３のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２３のドレイン
がＮチャネルＭＯＳトランジスタ９のゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ２４のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２４のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２４のドレイン
がＮチャネルＭＯＳトランジスタ１１のゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ２５のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２５のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２５のドレイン
がＮチャネルＭＯＳトランジスタ１５のゲートに接続さ
れる。
【００９０】なお、ＣＭＯＳインバータ１８及びＣＭＯ
Ｓインバータ１９の電源は、図示されていないが、高電
位側電源端子３及び低電位側電源端子４から供給され
る。
Ｓインバータ１９の電源は、図示されていないが、高電
位側電源端子３及び低電位側電源端子４から供給され
る。
【００９１】次に、動作を説明する。ここで、パワーダ
ウン状態とは、高電位側電源端子３及び低電位側電源端
子４の電源電圧が投入されている状態において、出力端
子５からの基準電圧出力のみを停止する状態をいう。
ウン状態とは、高電位側電源端子３及び低電位側電源端
子４の電源電圧が投入されている状態において、出力端
子５からの基準電圧出力のみを停止する状態をいう。
【００９２】先ず、高電位側電源端子３及び低電位側電
源端子４の電源電圧が投入されているパワーダウン状態
のとき、外部からパワーダウン信号入力端子１７が論理
Ｌレベルに固定されているので、ＣＭＯＳインバータ１
８の出力が論理Ｈレベルとなり、ＣＭＯＳインバータ１
９の出力が論理Ｌレベルとなる。
源端子４の電源電圧が投入されているパワーダウン状態
のとき、外部からパワーダウン信号入力端子１７が論理
Ｌレベルに固定されているので、ＣＭＯＳインバータ１
８の出力が論理Ｈレベルとなり、ＣＭＯＳインバータ１
９の出力が論理Ｌレベルとなる。
【００９３】したがって、リセット回路２０のＰチャネ
ルＭＯＳトランジスタ２１がオンされてＰチャネルＭＯ
Ｓトランジスタ１２のゲートが高電位側電源端子３に短
絡され、同時に、リセット回路２２のＮチャネルＭＯＳ
トランジスタ２３がオンされてＮチャネルＭＯＳトラン
ジスタ９のゲートが低電位側電源端子４に短絡され、Ｎ
チャネルＭＯＳトランジスタ２４がオンされてＮチャネ
ルＭＯＳトランジスタ１１のゲートが低電位側電源端子
４に短絡され、ＮチャネルＭＯＳトランジスタ２５がオ
ンされてＮチャネルＭＯＳトランジスタ１５のゲートが
低電位側電源端子４に短絡される。
ルＭＯＳトランジスタ２１がオンされてＰチャネルＭＯ
Ｓトランジスタ１２のゲートが高電位側電源端子３に短
絡され、同時に、リセット回路２２のＮチャネルＭＯＳ
トランジスタ２３がオンされてＮチャネルＭＯＳトラン
ジスタ９のゲートが低電位側電源端子４に短絡され、Ｎ
チャネルＭＯＳトランジスタ２４がオンされてＮチャネ
ルＭＯＳトランジスタ１１のゲートが低電位側電源端子
４に短絡され、ＮチャネルＭＯＳトランジスタ２５がオ
ンされてＮチャネルＭＯＳトランジスタ１５のゲートが
低電位側電源端子４に短絡される。
【００９４】これにより、カレントミラー回路１２ａが
安定して動作停止し、出力端子５からの基準電圧出力が
停止される。
安定して動作停止し、出力端子５からの基準電圧出力が
停止される。
【００９５】次に、高電位側電源端子３及び低電位側電
源端子４の電源電圧が投入されている状態でパワーダウ
ン状態が解除されると、外部からのパワーダウン信号が
論理Ｈレベルに固定されるので、ＣＭＯＳインバータ１
８の出力が論理Ｌレベルとなり、ＣＭＯＳインバータ１
９の出力が論理Ｈレベルとなる。
源端子４の電源電圧が投入されている状態でパワーダウ
ン状態が解除されると、外部からのパワーダウン信号が
論理Ｈレベルに固定されるので、ＣＭＯＳインバータ１
８の出力が論理Ｌレベルとなり、ＣＭＯＳインバータ１
９の出力が論理Ｈレベルとなる。
【００９６】したがって、ＣＭＯＳインバータ１９の論
理Ｈレベルの出力電圧が、高電位側電源端子３の電源電
圧と同程度の電圧となり、リセット回路２０のＰチャネ
ルＭＯＳトランジスタ２１がオフ状態となり、リセット
回路２２のＮチャネルＭＯＳトランジスタ２３、Ｎチャ
ネルＭＯＳトランジスタ２４及びＮチャネルＭＯＳトラ
ンジスタ２５も全てオフ状態となるので、図１に示す本
発明の第１の実施の形態のバイアス回路のスタートアッ
プ動作と同様の動作が行われることになる。
理Ｈレベルの出力電圧が、高電位側電源端子３の電源電
圧と同程度の電圧となり、リセット回路２０のＰチャネ
ルＭＯＳトランジスタ２１がオフ状態となり、リセット
回路２２のＮチャネルＭＯＳトランジスタ２３、Ｎチャ
ネルＭＯＳトランジスタ２４及びＮチャネルＭＯＳトラ
ンジスタ２５も全てオフ状態となるので、図１に示す本
発明の第１の実施の形態のバイアス回路のスタートアッ
プ動作と同様の動作が行われることになる。
【００９７】以上は、高電位側電源端子３及び低電位側
電源端子４の電源電圧が投入されている状態における動
作であるが、一方、パワーダウン信号入力端子１７が論
理Ｌレベルに固定されている状態において高電位側電源
端子３及び低電位側電源端子４の電源電圧が投入される
ときには、高電位側電源端子３の電源電圧が上昇しても
ＣＭＯＳインバータ１９の出力電圧が低電位側電源端子
４の電源電圧と同程度の電圧となるので、スタートアッ
プ動作せずにそのままパワーダウン状態となり、また、
パワーダウン信号入力端子１７が論理Ｈレベルに固定さ
れている状態において高電位側電源端子３及び低電位側
電源端子４の電源電圧が投入されるときには、高電位側
電源端子３の電源電圧上昇にともなってＣＭＯＳインバ
ータ１９の出力電圧として高電位側電源端子３の電源電
圧と同程度の電圧が立ち上がるため、結局、図１に示す
本発明の第１の実施の形態のバイアス回路のスタートア
ップ動作と同様の動作が行われることになる。
電源端子４の電源電圧が投入されている状態における動
作であるが、一方、パワーダウン信号入力端子１７が論
理Ｌレベルに固定されている状態において高電位側電源
端子３及び低電位側電源端子４の電源電圧が投入される
ときには、高電位側電源端子３の電源電圧が上昇しても
ＣＭＯＳインバータ１９の出力電圧が低電位側電源端子
４の電源電圧と同程度の電圧となるので、スタートアッ
プ動作せずにそのままパワーダウン状態となり、また、
パワーダウン信号入力端子１７が論理Ｈレベルに固定さ
れている状態において高電位側電源端子３及び低電位側
電源端子４の電源電圧が投入されるときには、高電位側
電源端子３の電源電圧上昇にともなってＣＭＯＳインバ
ータ１９の出力電圧として高電位側電源端子３の電源電
圧と同程度の電圧が立ち上がるため、結局、図１に示す
本発明の第１の実施の形態のバイアス回路のスタートア
ップ動作と同様の動作が行われることになる。
【００９８】以上説明したように、本発明の第３の実施
の形態のバイアス回路によれば、パワーダウン信号が与
えられるＣＭＯＳインバータ１８及びＣＭＯＳインバー
タ１９と、ＣＭＯＳインバータ１９の出力電圧のレベル
シフト電圧を発生するＰチャネルＭＯＳトランジスタ６
と、レベルシフト電圧を保持するコンデンサ７と、一端
にＣＭＯＳインバータ１９の出力電圧が与えられるコン
デンサ８と、ＮチャネルＭＯＳトランジスタ１０と、ゲ
ートにレベルシフト電圧が与えられソースドレイン路が
ＮチャネルＭＯＳトランジスタ１０のソースドレイン路
を介してコンデンサ８の他端と低電位側電源端子４との
間に接続されるＮチャネルＭＯＳトランジスタ９と、ゲ
ートにコンデンサ８の他端の電圧が与えられて起動信号
を出力するＮチャネルＭＯＳトランジスタ１１と、を有
するスタートアップ回路１ｂと、定電流を折返して基準
電圧を発生するカレントミラー回路１２ａを有する基準
電圧源回路２と、パワーダウン状態のときパワーダウン
信号によりカレントミラー回路１２ａを動作停止させる
リセット回路２０と、ＮチャネルＭＯＳトランジスタ９
のゲート及びＮチャネルＭＯＳトランジスタ１１のゲー
トを低電位側電源端子４に短絡させるリセット回路２２
と、を備え、パワーダウン状態が解除されるとき、起動
信号によりカレントミラー回路１２ａがトリガされて基
準電圧源回路２が起動する前にＮチャネルＭＯＳトラン
ジスタ１０がオフ状態となり、起動後にＮチャネルＭＯ
Ｓトランジスタ１０がオン状態となるように制御したの
で、電源投入直後に電源オフとされ再度電源投入される
ようなときであっても、起動信号を出力して基準電圧源
回路２の起動時間を短縮することができるとともに、安
定したパワーダウン制御を行うことができるという効果
が得られる。
の形態のバイアス回路によれば、パワーダウン信号が与
えられるＣＭＯＳインバータ１８及びＣＭＯＳインバー
タ１９と、ＣＭＯＳインバータ１９の出力電圧のレベル
シフト電圧を発生するＰチャネルＭＯＳトランジスタ６
と、レベルシフト電圧を保持するコンデンサ７と、一端
にＣＭＯＳインバータ１９の出力電圧が与えられるコン
デンサ８と、ＮチャネルＭＯＳトランジスタ１０と、ゲ
ートにレベルシフト電圧が与えられソースドレイン路が
ＮチャネルＭＯＳトランジスタ１０のソースドレイン路
を介してコンデンサ８の他端と低電位側電源端子４との
間に接続されるＮチャネルＭＯＳトランジスタ９と、ゲ
ートにコンデンサ８の他端の電圧が与えられて起動信号
を出力するＮチャネルＭＯＳトランジスタ１１と、を有
するスタートアップ回路１ｂと、定電流を折返して基準
電圧を発生するカレントミラー回路１２ａを有する基準
電圧源回路２と、パワーダウン状態のときパワーダウン
信号によりカレントミラー回路１２ａを動作停止させる
リセット回路２０と、ＮチャネルＭＯＳトランジスタ９
のゲート及びＮチャネルＭＯＳトランジスタ１１のゲー
トを低電位側電源端子４に短絡させるリセット回路２２
と、を備え、パワーダウン状態が解除されるとき、起動
信号によりカレントミラー回路１２ａがトリガされて基
準電圧源回路２が起動する前にＮチャネルＭＯＳトラン
ジスタ１０がオフ状態となり、起動後にＮチャネルＭＯ
Ｓトランジスタ１０がオン状態となるように制御したの
で、電源投入直後に電源オフとされ再度電源投入される
ようなときであっても、起動信号を出力して基準電圧源
回路２の起動時間を短縮することができるとともに、安
定したパワーダウン制御を行うことができるという効果
が得られる。
【００９９】次に、図５は、本発明の第４の実施の形態
のバイアス回路の構成図である。図４に示す本発明の第
３の実施の形態のバイアス回路の構成と図５に示す本発
明の第４の実施の形態のバイアス回路の構成との相違部
分は、図４に示すスタートアップ回路１ｂをスタートア
ップ回路１ｃに変更した部分であり、具体的には、図３
に示す本発明の第２の実施の形態のバイアス回路の構成
と同様に、ＮチャネルＭＯＳトランジスタ９をＮチャネ
ルＭＯＳトランジスタ９ａに変更し、ＮチャネルＭＯＳ
トランジスタ１０をＮチャネルＭＯＳトランジスタ１０
ａに変更した部分のみである。したがって同一構成部分
には同一符号を付して詳細説明を省略する。
のバイアス回路の構成図である。図４に示す本発明の第
３の実施の形態のバイアス回路の構成と図５に示す本発
明の第４の実施の形態のバイアス回路の構成との相違部
分は、図４に示すスタートアップ回路１ｂをスタートア
ップ回路１ｃに変更した部分であり、具体的には、図３
に示す本発明の第２の実施の形態のバイアス回路の構成
と同様に、ＮチャネルＭＯＳトランジスタ９をＮチャネ
ルＭＯＳトランジスタ９ａに変更し、ＮチャネルＭＯＳ
トランジスタ１０をＮチャネルＭＯＳトランジスタ１０
ａに変更した部分のみである。したがって同一構成部分
には同一符号を付して詳細説明を省略する。
【０１００】図５に示すように、本発明の第４の実施の
形態のバイアス回路は、スタートアップ回路１ｃと、基
準電圧源回路２と、高電位側電源端子３と、低電位側電
源端子４と、出力端子５と、パワーダウン信号入力端子
１７と、リセット回路２０と、リセット回路２２と、を
備える。
形態のバイアス回路は、スタートアップ回路１ｃと、基
準電圧源回路２と、高電位側電源端子３と、低電位側電
源端子４と、出力端子５と、パワーダウン信号入力端子
１７と、リセット回路２０と、リセット回路２２と、を
備える。
【０１０１】スタートアップ回路１ｃは、ＰチャネルＭ
ＯＳトランジスタ６と、コンデンサ７と、コンデンサ８
と、ＮチャネルＭＯＳトランジスタ９ａと、Ｎチャネル
ＭＯＳトランジスタ１０ａと、ＮチャネルＭＯＳトラン
ジスタ１１と、ＣＭＯＳインバータ１８と、ＣＭＯＳイ
ンバータ１９と、を備える。
ＯＳトランジスタ６と、コンデンサ７と、コンデンサ８
と、ＮチャネルＭＯＳトランジスタ９ａと、Ｎチャネル
ＭＯＳトランジスタ１０ａと、ＮチャネルＭＯＳトラン
ジスタ１１と、ＣＭＯＳインバータ１８と、ＣＭＯＳイ
ンバータ１９と、を備える。
【０１０２】ＣＭＯＳインバータ１８の入力にはパワー
ダウン信号入力端子１７からパワーダウン信号が与えら
れる。
ダウン信号入力端子１７からパワーダウン信号が与えら
れる。
【０１０３】ＣＭＯＳインバータ１８の出力にＣＭＯＳ
インバータ１９の入力が接続される。
インバータ１９の入力が接続される。
【０１０４】ＰチャネルＭＯＳトランジスタ６のソース
がＣＭＯＳインバータ１９の出力に接続される。
がＣＭＯＳインバータ１９の出力に接続される。
【０１０５】コンデンサ７がＰチャネルＭＯＳトランジ
スタ６の互いに接続されたドレイン及びゲートと低電位
側電源端子４との間に接続される。
スタ６の互いに接続されたドレイン及びゲートと低電位
側電源端子４との間に接続される。
【０１０６】ＮチャネルＭＯＳトランジスタ９ａのゲー
トがＰチャネルＭＯＳトランジスタ６のドレインに接続
され、ＮチャネルＭＯＳトランジスタ９ａのソースが低
電位側電源端子４に接続される。
トがＰチャネルＭＯＳトランジスタ６のドレインに接続
され、ＮチャネルＭＯＳトランジスタ９ａのソースが低
電位側電源端子４に接続される。
【０１０７】ＮチャネルＭＯＳトランジスタ１０ａのソ
ースがＮチャネルＭＯＳトランジスタ９ａのドレインに
接続される。
ースがＮチャネルＭＯＳトランジスタ９ａのドレインに
接続される。
【０１０８】コンデンサ８がＣＭＯＳインバータ１９の
出力とＮチャネルＭＯＳトランジスタ１０ａのドレイン
との間に接続される。
出力とＮチャネルＭＯＳトランジスタ１０ａのドレイン
との間に接続される。
【０１０９】ＮチャネルＭＯＳトランジスタ１１のゲー
トがＮチャネルＭＯＳトランジスタ１０ａのドレインに
接続され、ＮチャネルＭＯＳトランジスタ１１のソース
が低電位側電源端子４に接続される。
トがＮチャネルＭＯＳトランジスタ１０ａのドレインに
接続され、ＮチャネルＭＯＳトランジスタ１１のソース
が低電位側電源端子４に接続される。
【０１１０】また、基準電圧源回路２は、定電流を折返
して出力端子５に基準電圧を発生するカレントミラー回
路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、Ｎ
チャネルＭＯＳトランジスタ１５と、抵抗１６と、を備
える。
して出力端子５に基準電圧を発生するカレントミラー回
路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、Ｎ
チャネルＭＯＳトランジスタ１５と、抵抗１６と、を備
える。
【０１１１】カレントミラー回路１２ａはＰチャネルＭ
ＯＳトランジスタ１２及びＰチャネルＭＯＳトランジス
タ１３により構成される。
ＯＳトランジスタ１２及びＰチャネルＭＯＳトランジス
タ１３により構成される。
【０１１２】ＰチャネルＭＯＳトランジスタ１２のソー
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１２のドレイン及びゲートが互いに接続さ
れる。
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１２のドレイン及びゲートが互いに接続さ
れる。
【０１１３】ＰチャネルＭＯＳトランジスタ１２のゲー
トがスタートアップ回路１ｃのＮチャネルＭＯＳトラン
ジスタ１１のドレインと出力端子５とに接続される。
トがスタートアップ回路１ｃのＮチャネルＭＯＳトラン
ジスタ１１のドレインと出力端子５とに接続される。
【０１１４】ＰチャネルＭＯＳトランジスタ１３のソー
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１３のゲートがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
スが高電位側電源端子３に接続され、ＰチャネルＭＯＳ
トランジスタ１３のゲートがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
【０１１５】ＮチャネルＭＯＳトランジスタ１４のドレ
インがＰチャネルＭＯＳトランジスタ１２のドレインに
接続される。
インがＰチャネルＭＯＳトランジスタ１２のドレインに
接続される。
【０１１６】抵抗１６がＮチャネルＭＯＳトランジスタ
１４のソースと低電位側電源端子４との間に接続され
る。
１４のソースと低電位側電源端子４との間に接続され
る。
【０１１７】ＮチャネルＭＯＳトランジスタ１５のドレ
イン及びゲートが互いに接続され、ＮチャネルＭＯＳト
ランジスタ１５のドレインがＰチャネルＭＯＳトランジ
スタ１３のドレインに接続される。
イン及びゲートが互いに接続され、ＮチャネルＭＯＳト
ランジスタ１５のドレインがＰチャネルＭＯＳトランジ
スタ１３のドレインに接続される。
【０１１８】ＮチャネルＭＯＳトランジスタ１５のソー
スが低電位側電源端子４に接続され、ＮチャネルＭＯＳ
トランジスタ１５のゲートがＮチャネルＭＯＳトランジ
スタ１４のゲートとスタートアップ回路１ｃのＮチャネ
ルＭＯＳトランジスタ１０ａのゲートに接続される。
スが低電位側電源端子４に接続され、ＮチャネルＭＯＳ
トランジスタ１５のゲートがＮチャネルＭＯＳトランジ
スタ１４のゲートとスタートアップ回路１ｃのＮチャネ
ルＭＯＳトランジスタ１０ａのゲートに接続される。
【０１１９】また、リセット回路２０は、ＰチャネルＭ
ＯＳトランジスタ２１を備え、ＰチャネルＭＯＳトラン
ジスタ２１のソースが高電位側電源端子３に接続され、
ＰチャネルＭＯＳトランジスタ２１のゲートがＣＭＯＳ
インバータ１９の出力に接続され、ＰチャネルＭＯＳト
ランジスタ２１のドレインがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
ＯＳトランジスタ２１を備え、ＰチャネルＭＯＳトラン
ジスタ２１のソースが高電位側電源端子３に接続され、
ＰチャネルＭＯＳトランジスタ２１のゲートがＣＭＯＳ
インバータ１９の出力に接続され、ＰチャネルＭＯＳト
ランジスタ２１のドレインがＰチャネルＭＯＳトランジ
スタ１２のゲートに接続される。
【０１２０】また、リセット回路２２は、ＮチャネルＭ
ＯＳトランジスタ２３と、ＮチャネルＭＯＳトランジス
タ２４と、ＮチャネルＭＯＳトランジスタ２５と、を備
え、ＮチャネルＭＯＳトランジスタ２３のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２３のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２３のドレイン
がＮチャネルＭＯＳトランジスタ９ａのゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ２４のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２４のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２４のドレイン
がＮチャネルＭＯＳトランジスタ１１のゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ２５のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２５のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２５のドレイン
がＮチャネルＭＯＳトランジスタ１５のゲートに接続さ
れる。
ＯＳトランジスタ２３と、ＮチャネルＭＯＳトランジス
タ２４と、ＮチャネルＭＯＳトランジスタ２５と、を備
え、ＮチャネルＭＯＳトランジスタ２３のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２３のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２３のドレイン
がＮチャネルＭＯＳトランジスタ９ａのゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ２４のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２４のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２４のドレイン
がＮチャネルＭＯＳトランジスタ１１のゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ２５のソースが低電
位側電源端子４に接続され、ＮチャネルＭＯＳトランジ
スタ２５のゲートがＣＭＯＳインバータ１８の出力に接
続され、ＮチャネルＭＯＳトランジスタ２５のドレイン
がＮチャネルＭＯＳトランジスタ１５のゲートに接続さ
れる。
【０１２１】図４に示す本発明の第３の実施の形態のバ
イアス回路の構成においては、ＮチャネルＭＯＳトラン
ジスタ９のソースドレイン路とＮチャネルＭＯＳトラン
ジスタ１０のソースドレイン路とが直列接続されてお
り、図５に示す本発明の第４の実施の形態のバイアス回
路の構成においても、ＮチャネルＭＯＳトランジスタ９
ａのソースドレイン路とＮチャネルＭＯＳトランジスタ
１０ａのソースドレイン路とが直列接続されているの
で、図５に示す本発明の第４の実施の形態のバイアス回
路の動作は、図４に示す本発明の第３の実施の形態のバ
イアス回路の動作と同様となる。
イアス回路の構成においては、ＮチャネルＭＯＳトラン
ジスタ９のソースドレイン路とＮチャネルＭＯＳトラン
ジスタ１０のソースドレイン路とが直列接続されてお
り、図５に示す本発明の第４の実施の形態のバイアス回
路の構成においても、ＮチャネルＭＯＳトランジスタ９
ａのソースドレイン路とＮチャネルＭＯＳトランジスタ
１０ａのソースドレイン路とが直列接続されているの
で、図５に示す本発明の第４の実施の形態のバイアス回
路の動作は、図４に示す本発明の第３の実施の形態のバ
イアス回路の動作と同様となる。
【０１２２】したがって、図５に示す本発明の第４の実
施の形態のバイアス回路によれば、図４に示す本発明の
第３の実施の形態のバイアス回路と同様の効果が得られ
る。
施の形態のバイアス回路によれば、図４に示す本発明の
第３の実施の形態のバイアス回路と同様の効果が得られ
る。
【０１２３】次に、図６は、本発明の第５の実施の形態
の電源装置の構成図である。図６に示すように、本発明
の第５の実施の形態の電源装置は、図４に示す本発明の
第３の実施の形態のバイアス回路２６と、電源回路とし
てのバンドギャップリファレンス回路２７と、高電位側
電源端子２８と、低電位側電源端子２９と、パワーダウ
ン制御端子３０と、出力端子３１と、を備える。なお、
図４に示す本発明の第３の実施の形態のバイアス回路２
６と図６に示す本発明の第５の実施の形態の電源装置と
の同一構成部分には同一符号を付して詳細説明を省略す
る。
の電源装置の構成図である。図６に示すように、本発明
の第５の実施の形態の電源装置は、図４に示す本発明の
第３の実施の形態のバイアス回路２６と、電源回路とし
てのバンドギャップリファレンス回路２７と、高電位側
電源端子２８と、低電位側電源端子２９と、パワーダウ
ン制御端子３０と、出力端子３１と、を備える。なお、
図４に示す本発明の第３の実施の形態のバイアス回路２
６と図６に示す本発明の第５の実施の形態の電源装置と
の同一構成部分には同一符号を付して詳細説明を省略す
る。
【０１２４】バンドギャップリファレンス回路２７は、
ＰチャネルＭＯＳトランジスタ３２と、ＰチャネルＭＯ
Ｓトランジスタ３３と、ＰチャネルＭＯＳトランジスタ
３４と、ＮチャネルＭＯＳトランジスタ３５と、Ｎチャ
ネルＭＯＳトランジスタ３６と、ＰチャネルＭＯＳトラ
ンジスタ３７と、ＮチャネルＭＯＳトランジスタ３８
と、抵抗３９と、コンデンサ４０と、抵抗４１と、ＮＰ
Ｎトランジスタ４２と、抵抗４３と、ＮＰＮトランジス
タ４４と、抵抗４５と、を備える。
ＰチャネルＭＯＳトランジスタ３２と、ＰチャネルＭＯ
Ｓトランジスタ３３と、ＰチャネルＭＯＳトランジスタ
３４と、ＮチャネルＭＯＳトランジスタ３５と、Ｎチャ
ネルＭＯＳトランジスタ３６と、ＰチャネルＭＯＳトラ
ンジスタ３７と、ＮチャネルＭＯＳトランジスタ３８
と、抵抗３９と、コンデンサ４０と、抵抗４１と、ＮＰ
Ｎトランジスタ４２と、抵抗４３と、ＮＰＮトランジス
タ４４と、抵抗４５と、を備える。
【０１２５】バイアス回路２６のパワーダウン信号入力
端子１７がパワーダウン制御端子３０に接続され、バイ
アス回路２６の高電位側電源端子３が高電位側電源端子
２８に接続され、バイアス回路２６の低電位側電源端子
４が低電位側電源端子２９に接続され、バイアス回路２
６の出力端子５がＰチャネルＭＯＳトランジスタ３２の
ゲートとＰチャネルＭＯＳトランジスタ３７のゲートと
に接続される。
端子１７がパワーダウン制御端子３０に接続され、バイ
アス回路２６の高電位側電源端子３が高電位側電源端子
２８に接続され、バイアス回路２６の低電位側電源端子
４が低電位側電源端子２９に接続され、バイアス回路２
６の出力端子５がＰチャネルＭＯＳトランジスタ３２の
ゲートとＰチャネルＭＯＳトランジスタ３７のゲートと
に接続される。
【０１２６】バイアス回路２６の出力端子５から基準電
圧が供給されることにより、ＰチャネルＭＯＳトランジ
スタ３２及びＰチャネルＭＯＳトランジスタ３７が、そ
れぞれ、所定のバイアス電流を供給する定電流源として
動作する。
圧が供給されることにより、ＰチャネルＭＯＳトランジ
スタ３２及びＰチャネルＭＯＳトランジスタ３７が、そ
れぞれ、所定のバイアス電流を供給する定電流源として
動作する。
【０１２７】ＰチャネルＭＯＳトランジスタ３２のソー
スが高電位側電源端子２８に接続され、ＰチャネルＭＯ
Ｓトランジスタ３２のドレインがＰチャネルＭＯＳトラ
ンジスタ３３のソースとＰチャネルＭＯＳトランジスタ
３４のソースとに接続される。
スが高電位側電源端子２８に接続され、ＰチャネルＭＯ
Ｓトランジスタ３２のドレインがＰチャネルＭＯＳトラ
ンジスタ３３のソースとＰチャネルＭＯＳトランジスタ
３４のソースとに接続される。
【０１２８】ＮチャネルＭＯＳトランジスタ３５のドレ
インとゲートとが互いに接続され、ＮチャネルＭＯＳト
ランジスタ３５のドレインがＰチャネルＭＯＳトランジ
スタ３３のドレインに接続され、ＮチャネルＭＯＳトラ
ンジスタ３５のソースが低電位側電源端子２９に接続さ
れる。
インとゲートとが互いに接続され、ＮチャネルＭＯＳト
ランジスタ３５のドレインがＰチャネルＭＯＳトランジ
スタ３３のドレインに接続され、ＮチャネルＭＯＳトラ
ンジスタ３５のソースが低電位側電源端子２９に接続さ
れる。
【０１２９】ＮチャネルＭＯＳトランジスタ３６のドレ
インがＰチャネルＭＯＳトランジスタ３４のドレインに
接続され、ＮチャネルＭＯＳトランジスタ３６のゲート
がＮチャネルＭＯＳトランジスタ３５のゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ３６のソースが低電
位側電源端子２９に接続される。
インがＰチャネルＭＯＳトランジスタ３４のドレインに
接続され、ＮチャネルＭＯＳトランジスタ３６のゲート
がＮチャネルＭＯＳトランジスタ３５のゲートに接続さ
れ、ＮチャネルＭＯＳトランジスタ３６のソースが低電
位側電源端子２９に接続される。
【０１３０】ＰチャネルＭＯＳトランジスタ３７のソー
スが高電位側電源端子２８に接続され、ＮチャネルＭＯ
Ｓトランジスタ３８のドレインがＰチャネルＭＯＳトラ
ンジスタ３７のドレインと出力端子３１とに接続され、
ＮチャネルＭＯＳトランジスタ３８のゲートがＰチャネ
ルＭＯＳトランジスタ３４のドレインに接続され、Ｎチ
ャネルＭＯＳトランジスタ３８のソースが低電位側電源
端子２９に接続される。
スが高電位側電源端子２８に接続され、ＮチャネルＭＯ
Ｓトランジスタ３８のドレインがＰチャネルＭＯＳトラ
ンジスタ３７のドレインと出力端子３１とに接続され、
ＮチャネルＭＯＳトランジスタ３８のゲートがＰチャネ
ルＭＯＳトランジスタ３４のドレインに接続され、Ｎチ
ャネルＭＯＳトランジスタ３８のソースが低電位側電源
端子２９に接続される。
【０１３１】位相補償用として、ＮチャネルＭＯＳトラ
ンジスタ３８のドレインとＮチャネルＭＯＳトランジス
タ３８のゲートとの間に、抵抗３９とコンデンサ４０と
が直列に接続される。
ンジスタ３８のドレインとＮチャネルＭＯＳトランジス
タ３８のゲートとの間に、抵抗３９とコンデンサ４０と
が直列に接続される。
【０１３２】ＮＰＮトランジスタ４２のエミッタが低電
位側電源端子２９に接続され、ＮＰＮトランジスタ４２
のコレクタとベースとが互いに接続され、ＮＰＮトラン
ジスタ４２のコレクタが抵抗４１の一端に接続され、抵
抗４１の他端がＮチャネルＭＯＳトランジスタ３８のド
レインに接続される。
位側電源端子２９に接続され、ＮＰＮトランジスタ４２
のコレクタとベースとが互いに接続され、ＮＰＮトラン
ジスタ４２のコレクタが抵抗４１の一端に接続され、抵
抗４１の他端がＮチャネルＭＯＳトランジスタ３８のド
レインに接続される。
【０１３３】ＮＰＮトランジスタ４４のエミッタが低電
位側電源端子２９に接続され、ＮＰＮトランジスタ４４
のコレクタとベースとが互いに接続され、ＮＰＮトラン
ジスタ４４のコレクタが抵抗４５の一端に接続され、抵
抗４５の他端が抵抗４３の一端に接続され、抵抗４３の
他端がＮチャネルＭＯＳトランジスタ３８のドレインに
接続される。
位側電源端子２９に接続され、ＮＰＮトランジスタ４４
のコレクタとベースとが互いに接続され、ＮＰＮトラン
ジスタ４４のコレクタが抵抗４５の一端に接続され、抵
抗４５の他端が抵抗４３の一端に接続され、抵抗４３の
他端がＮチャネルＭＯＳトランジスタ３８のドレインに
接続される。
【０１３４】ＰチャネルＭＯＳトランジスタ３３及びＰ
チャネルＭＯＳトランジスタ３４からなる差動対の非反
転入力端としてのＰチャネルＭＯＳトランジスタ３４の
ゲートがＮＰＮトランジスタ４２のコレクタに接続さ
れ、反転入力端としてのＰチャネルＭＯＳトランジスタ
３３のゲートが抵抗４３及び抵抗４５の接続点に接続さ
れる。
チャネルＭＯＳトランジスタ３４からなる差動対の非反
転入力端としてのＰチャネルＭＯＳトランジスタ３４の
ゲートがＮＰＮトランジスタ４２のコレクタに接続さ
れ、反転入力端としてのＰチャネルＭＯＳトランジスタ
３３のゲートが抵抗４３及び抵抗４５の接続点に接続さ
れる。
【０１３５】次に、高電位側電源端子２８及び低電位側
電源端子２９の電源電圧が投入され、バイアス回路２６
から所定の基準電圧が出力端子５に出力された定常状態
におけるバンドギャップリファレンス回路２７の動作を
説明する。
電源端子２９の電源電圧が投入され、バイアス回路２６
から所定の基準電圧が出力端子５に出力された定常状態
におけるバンドギャップリファレンス回路２７の動作を
説明する。
【０１３６】なお、ＮＰＮトランジスタ４２及びＮＰＮ
トランジスタ４４の直流電流増幅率ｈＦＥが十分大きい
として各ベース電流を無視し、ＰチャネルＭＯＳトラン
ジスタ３４のゲート電圧を非反転入力電圧ＶＧ３４と
し、ＰチャネルＭＯＳトランジスタ３３のゲート電圧を
反転入力電圧ＶＧ３３とし、ＮＰＮトランジスタ４２の
コレクタ電流をＩＣ４２とし、ＮＰＮトランジスタ４２
のベースエミッタ間電圧をＶＢＥ４２とし、ＮＰＮトラ
ンジスタ４２のエミッタ接合面積を１とし、ＮＰＮトラ
ンジスタ４４のコレクタ電流をＩＣ４４とし、ＮＰＮト
ランジスタ４４のベースエミッタ間電圧をＶＢＥ４４と
し、ＮＰＮトランジスタ４４のエミッタ接合面積をｎと
し、抵抗４１の値をＲ４１とし、抵抗４３の値をＲ４３
とし、抵抗４５の値をＲ４５とし、ＮチャネルＭＯＳト
ランジスタ３８のドレイン電圧をＶＤ３８とする。
トランジスタ４４の直流電流増幅率ｈＦＥが十分大きい
として各ベース電流を無視し、ＰチャネルＭＯＳトラン
ジスタ３４のゲート電圧を非反転入力電圧ＶＧ３４と
し、ＰチャネルＭＯＳトランジスタ３３のゲート電圧を
反転入力電圧ＶＧ３３とし、ＮＰＮトランジスタ４２の
コレクタ電流をＩＣ４２とし、ＮＰＮトランジスタ４２
のベースエミッタ間電圧をＶＢＥ４２とし、ＮＰＮトラ
ンジスタ４２のエミッタ接合面積を１とし、ＮＰＮトラ
ンジスタ４４のコレクタ電流をＩＣ４４とし、ＮＰＮト
ランジスタ４４のベースエミッタ間電圧をＶＢＥ４４と
し、ＮＰＮトランジスタ４４のエミッタ接合面積をｎと
し、抵抗４１の値をＲ４１とし、抵抗４３の値をＲ４３
とし、抵抗４５の値をＲ４５とし、ＮチャネルＭＯＳト
ランジスタ３８のドレイン電圧をＶＤ３８とする。
【０１３７】定常状態のときＶＧ３４＝ＶＧ３３である
から、ＶＢＥ４２＝ＶＢＥ４４＋Ｒ４５×ＩＣ４４、及
び、ＶＤ３８＝ＶＢＥ４４＋（Ｒ４３＋Ｒ４５）×ＩＣ
４４の関係が成立し、これより、ＶＤ３８＝ＶＢＥ４２
＋（Ｒ４３÷Ｒ４５）×（ＶＢＥ４２−ＶＢＥ４４）の
関係が得られ、エミッタ接合の逆方向飽和電流が接合面
積に比例すること、及び、Ｒ４１×ＩＣ４２＝Ｒ４３×
ＩＣ４４の関係より、熱電圧をＶＴとして、ＶＤ３８＝
ＶＢＥ４２＋（Ｒ４３÷Ｒ４５）×ＶＴ×ｌｎ（ｎ×Ｒ
４３÷Ｒ４１）の関係が得られる。
から、ＶＢＥ４２＝ＶＢＥ４４＋Ｒ４５×ＩＣ４４、及
び、ＶＤ３８＝ＶＢＥ４４＋（Ｒ４３＋Ｒ４５）×ＩＣ
４４の関係が成立し、これより、ＶＤ３８＝ＶＢＥ４２
＋（Ｒ４３÷Ｒ４５）×（ＶＢＥ４２−ＶＢＥ４４）の
関係が得られ、エミッタ接合の逆方向飽和電流が接合面
積に比例すること、及び、Ｒ４１×ＩＣ４２＝Ｒ４３×
ＩＣ４４の関係より、熱電圧をＶＴとして、ＶＤ３８＝
ＶＢＥ４２＋（Ｒ４３÷Ｒ４５）×ＶＴ×ｌｎ（ｎ×Ｒ
４３÷Ｒ４１）の関係が得られる。
【０１３８】したがって、出力端子３１からバンドギャ
ップリファレンス電圧ＶＤ３８が出力される。
ップリファレンス電圧ＶＤ３８が出力される。
【０１３９】次に、バイアス回路２６を含めた動作を説
明する。先ず、高電位側電源端子２８及び低電位側電源
端子２９の電源電圧が投入されているパワーダウン状態
のとき、外部からパワーダウン制御端子３０が論理Ｌレ
ベルに固定されているので、出力端子５からの基準電圧
出力が停止され、ＰチャネルＭＯＳトランジスタ３２及
びＰチャネルＭＯＳトランジスタ３７がオフ状態とな
り、出力端子３１からのバンドギャップリファレンス電
圧ＶＤ３８がオフされる。
明する。先ず、高電位側電源端子２８及び低電位側電源
端子２９の電源電圧が投入されているパワーダウン状態
のとき、外部からパワーダウン制御端子３０が論理Ｌレ
ベルに固定されているので、出力端子５からの基準電圧
出力が停止され、ＰチャネルＭＯＳトランジスタ３２及
びＰチャネルＭＯＳトランジスタ３７がオフ状態とな
り、出力端子３１からのバンドギャップリファレンス電
圧ＶＤ３８がオフされる。
【０１４０】このとき、バンドギャップリファレンス回
路２７における全てのバイアス電流が遮断されるので、
バンドギャップリファレンス回路２７の消費電力が０と
なる。
路２７における全てのバイアス電流が遮断されるので、
バンドギャップリファレンス回路２７の消費電力が０と
なる。
【０１４１】次に、高電位側電源端子２８及び低電位側
電源端子２９の電源電圧が投入されている状態でパワー
ダウン状態が解除されると、外部からパワーダウン制御
端子３０が論理Ｈレベルに固定されるので、バイアス回
路２６がスタートアップ動作を行い、出力端子５から瞬
時に基準電圧出力が出力され、ＰチャネルＭＯＳトラン
ジスタ３２及びＰチャネルＭＯＳトランジスタ３７が瞬
時にオンし、出力端子３１から瞬時にバンドギャップリ
ファレンス電圧ＶＤ３８が出力される。
電源端子２９の電源電圧が投入されている状態でパワー
ダウン状態が解除されると、外部からパワーダウン制御
端子３０が論理Ｈレベルに固定されるので、バイアス回
路２６がスタートアップ動作を行い、出力端子５から瞬
時に基準電圧出力が出力され、ＰチャネルＭＯＳトラン
ジスタ３２及びＰチャネルＭＯＳトランジスタ３７が瞬
時にオンし、出力端子３１から瞬時にバンドギャップリ
ファレンス電圧ＶＤ３８が出力される。
【０１４２】一方、パワーダウン制御端子３０が論理Ｌ
レベルに固定されている状態において高電位側電源端子
２８及び低電位側電源端子２９の電源電圧が投入される
ときには、バイアス回路２６がスタートアップ動作せず
にそのままバンドギャップリファレンス回路２７がパワ
ーダウン状態となる。
レベルに固定されている状態において高電位側電源端子
２８及び低電位側電源端子２９の電源電圧が投入される
ときには、バイアス回路２６がスタートアップ動作せず
にそのままバンドギャップリファレンス回路２７がパワ
ーダウン状態となる。
【０１４３】また、パワーダウン制御端子３０が論理Ｈ
レベルに固定されている状態において高電位側電源端子
２８及び低電位側電源端子２９の電源電圧が投入される
ときにも、バイアス回路２６がスタートアップ動作を行
い、出力端子５から瞬時に基準電圧出力が出力され、Ｐ
チャネルＭＯＳトランジスタ３２及びＰチャネルＭＯＳ
トランジスタ３７が瞬時にオンし、出力端子３１から瞬
時にバンドギャップリファレンス電圧ＶＤ３８が出力さ
れる。
レベルに固定されている状態において高電位側電源端子
２８及び低電位側電源端子２９の電源電圧が投入される
ときにも、バイアス回路２６がスタートアップ動作を行
い、出力端子５から瞬時に基準電圧出力が出力され、Ｐ
チャネルＭＯＳトランジスタ３２及びＰチャネルＭＯＳ
トランジスタ３７が瞬時にオンし、出力端子３１から瞬
時にバンドギャップリファレンス電圧ＶＤ３８が出力さ
れる。
【０１４４】以上説明したように、本発明の第５の実施
の形態の電源装置によれば、パワーダウン信号が与えら
れるＣＭＯＳインバータ１８及びＣＭＯＳインバータ１
９と、ＣＭＯＳインバータ１９の出力電圧のレベルシフ
ト電圧を発生するＰチャネルＭＯＳトランジスタ６と、
レベルシフト電圧を保持するコンデンサ７と、一端にＣ
ＭＯＳインバータ１９の出力電圧が与えられるコンデン
サ８と、ＮチャネルＭＯＳトランジスタ１０と、ゲート
にレベルシフト電圧が与えられソースドレイン路がＮチ
ャネルＭＯＳトランジスタ１０のソースドレイン路を介
してコンデンサ８の他端と低電位側電源端子４との間に
接続されるＮチャネルＭＯＳトランジスタ９と、ゲート
にコンデンサ８の他端の電圧が与えられて起動信号を出
力するＮチャネルＭＯＳトランジスタ１１と、を有する
スタートアップ回路１ｂと、定電流を折返して基準電圧
を発生するカレントミラー回路１２ａを有する基準電圧
源回路２と、パワーダウン状態のときパワーダウン信号
によりカレントミラー回路１２ａを動作停止させるリセ
ット回路２０と、ＮチャネルＭＯＳトランジスタ９のゲ
ート及びＮチャネルＭＯＳトランジスタ１１のゲートを
低電位側電源端子４に短絡させるリセット回路２２と、
を含み、パワーダウン状態が解除されるとき、起動信号
によりカレントミラー回路１２ａがトリガされて基準電
圧源回路２が起動する前にＮチャネルＭＯＳトランジス
タ１０がオフ状態となり、起動後にＮチャネルＭＯＳト
ランジスタ１０がオン状態となるように制御されるバイ
アス回路２６と、ゲートに基準電圧が与えられ電流源と
なって所定のバイアス電流を供給するＰチャネルＭＯＳ
トランジスタ３２及びＰチャネルＭＯＳトランジスタ３
７を含むバンドギャップリファレンス回路２７と、を備
えるようにしたので、電源投入直後に電源オフとされ再
度電源投入されるようなときであっても、起動時間が短
縮されるとともに、安定したパワーダウン制御を行うこ
とができる電源装置を実現することができるという効果
が得られる。
の形態の電源装置によれば、パワーダウン信号が与えら
れるＣＭＯＳインバータ１８及びＣＭＯＳインバータ１
９と、ＣＭＯＳインバータ１９の出力電圧のレベルシフ
ト電圧を発生するＰチャネルＭＯＳトランジスタ６と、
レベルシフト電圧を保持するコンデンサ７と、一端にＣ
ＭＯＳインバータ１９の出力電圧が与えられるコンデン
サ８と、ＮチャネルＭＯＳトランジスタ１０と、ゲート
にレベルシフト電圧が与えられソースドレイン路がＮチ
ャネルＭＯＳトランジスタ１０のソースドレイン路を介
してコンデンサ８の他端と低電位側電源端子４との間に
接続されるＮチャネルＭＯＳトランジスタ９と、ゲート
にコンデンサ８の他端の電圧が与えられて起動信号を出
力するＮチャネルＭＯＳトランジスタ１１と、を有する
スタートアップ回路１ｂと、定電流を折返して基準電圧
を発生するカレントミラー回路１２ａを有する基準電圧
源回路２と、パワーダウン状態のときパワーダウン信号
によりカレントミラー回路１２ａを動作停止させるリセ
ット回路２０と、ＮチャネルＭＯＳトランジスタ９のゲ
ート及びＮチャネルＭＯＳトランジスタ１１のゲートを
低電位側電源端子４に短絡させるリセット回路２２と、
を含み、パワーダウン状態が解除されるとき、起動信号
によりカレントミラー回路１２ａがトリガされて基準電
圧源回路２が起動する前にＮチャネルＭＯＳトランジス
タ１０がオフ状態となり、起動後にＮチャネルＭＯＳト
ランジスタ１０がオン状態となるように制御されるバイ
アス回路２６と、ゲートに基準電圧が与えられ電流源と
なって所定のバイアス電流を供給するＰチャネルＭＯＳ
トランジスタ３２及びＰチャネルＭＯＳトランジスタ３
７を含むバンドギャップリファレンス回路２７と、を備
えるようにしたので、電源投入直後に電源オフとされ再
度電源投入されるようなときであっても、起動時間が短
縮されるとともに、安定したパワーダウン制御を行うこ
とができる電源装置を実現することができるという効果
が得られる。
【０１４５】なお、図６に示す本発明の第５の実施の形
態の電源装置は、図４に示す本発明の第３の実施の形態
のバイアス回路２６を備えるが、本発明の第６の実施の
形態の電源装置として、バイアス回路２６に代えて図５
に示す本発明の第４の実施の形態のバイアス回路を備え
るようにしてもよいし、パワーダウン制御が不要であれ
ば、本発明の第７の実施の形態の電源装置として、バイ
アス回路２６に代えて図１に示す本発明の第１の実施の
形態のバイアス回路、或いは図３に示す本発明の第２の
実施の形態のバイアス回路を備えるようにしてもよい。
態の電源装置は、図４に示す本発明の第３の実施の形態
のバイアス回路２６を備えるが、本発明の第６の実施の
形態の電源装置として、バイアス回路２６に代えて図５
に示す本発明の第４の実施の形態のバイアス回路を備え
るようにしてもよいし、パワーダウン制御が不要であれ
ば、本発明の第７の実施の形態の電源装置として、バイ
アス回路２６に代えて図１に示す本発明の第１の実施の
形態のバイアス回路、或いは図３に示す本発明の第２の
実施の形態のバイアス回路を備えるようにしてもよい。
【０１４６】また、図６に示す本発明の第５の実施の形
態の電源装置におけるバンドギャップリファレンス回路
２７は、ＮＰＮトランジスタ４２及びＮＰＮトランジス
タ４４を備えるが、ダイオードに置き換えることができ
る。
態の電源装置におけるバンドギャップリファレンス回路
２７は、ＮＰＮトランジスタ４２及びＮＰＮトランジス
タ４４を備えるが、ダイオードに置き換えることができ
る。
【０１４７】また、図６に示す本発明の第５の実施の形
態の電源装置は、電源回路としてバンドギャップリファ
レンス回路２７を備えるが、バンドギャップリファレン
ス回路に限定されることはなく、電流源となって所定の
バイアス電流を供給するトランジスタを含む電源回路で
あれば、何れにも置き換えることができ、同様の効果が
得られる。
態の電源装置は、電源回路としてバンドギャップリファ
レンス回路２７を備えるが、バンドギャップリファレン
ス回路に限定されることはなく、電流源となって所定の
バイアス電流を供給するトランジスタを含む電源回路で
あれば、何れにも置き換えることができ、同様の効果が
得られる。
【０１４８】
【発明の効果】本発明による効果は、電源投入直後に電
源オフとされ再度電源投入されるようなときであって
も、起動信号を出力して基準電圧源回路の起動時間を短
縮することができるバイアス回路、及び、そのバイアス
回路を備える電源装置を実現できることである。
源オフとされ再度電源投入されるようなときであって
も、起動信号を出力して基準電圧源回路の起動時間を短
縮することができるバイアス回路、及び、そのバイアス
回路を備える電源装置を実現できることである。
【０１４９】
【図１】本発明の第１の実施の形態のバイアス回路の構
成図である。
成図である。
【図２】本発明の第１の実施の形態のバイアス回路の動
作説明図である。
作説明図である。
【図３】本発明の第２の実施の形態のバイアス回路の構
成図である。
成図である。
【図４】本発明の第３の実施の形態のバイアス回路の構
成図である。
成図である。
【図５】本発明の第４の実施の形態のバイアス回路の構
成図である。
成図である。
【図６】本発明の第５の実施の形態の電源装置の構成図
である。
である。
【図７】従来例のバイアス回路の構成図である。
１、１ａ、１ｂ、１ｃ、１０１ スタートアップ回路
２、１０２ 基準電圧源回路
３、１０３ 高電位側電源端子
４、１０４ 低電位側電源端子
５、１０５ 出力端子
６、１０６ ＰチャネルＭＯＳトランジスタ
７、１０７ コンデンサ
８、１０８ コンデンサ
９、９ａ、１０９ ＮチャネルＭＯＳトランジスタ
１０、１０ａ ＮチャネルＭＯＳトランジスタ
１１、１１１ ＮチャネルＭＯＳトランジスタ
１２、１１２ ＰチャネルＭＯＳトランジスタ
１２ａ、１１２ａ カレントミラー回路
１３、１１３ ＰチャネルＭＯＳトランジスタ
１４、１１４ ＮチャネルＭＯＳトランジスタ
１５、１１５ ＮチャネルＭＯＳトランジスタ
１６、１１６ 抵抗
１７ パワーダウン信号入力端子
１８ ＣＭＯＳインバータ
１９ ＣＭＯＳインバータ
２０ リセット回路
２１ ＰチャネルＭＯＳトランジスタ
２２ リセット回路
２３ ＮチャネルＭＯＳトランジスタ
２４ ＮチャネルＭＯＳトランジスタ
２５ ＮチャネルＭＯＳトランジスタ
２６ バイアス回路
２７ バンドギャップリファレンス回路
２８ 高電位側電源端子
２９ 低電位側電源端子
３０ パワーダウン制御端子
３１ 出力端子
３２ ＰチャネルＭＯＳトランジスタ
３３ ＰチャネルＭＯＳトランジスタ
３４ ＰチャネルＭＯＳトランジスタ
３５ ＮチャネルＭＯＳトランジスタ
３６ ＮチャネルＭＯＳトランジスタ
３７ ＰチャネルＭＯＳトランジスタ
３８ ＮチャネルＭＯＳトランジスタ
３９ 抵抗
４０ コンデンサ
４１ 抵抗
４２ ＮＰＮトランジスタ
４３ 抵抗
４４ ＮＰＮトランジスタ
４５ 抵抗
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 工藤 一広
神奈川県川崎市中原区小杉町一丁目403番
53 エヌイーシーマイクロシステム株式会
社内
Ｆターム(参考） 5J055 AX39 AX57 AX66 BX42 CX23
DX22 DX55 EX07 EX21 EY10
EY21 EZ00 EZ04 EZ07 FX12
FX17 FX25 FX35 GX01
5J056 AA00 AA03 BB40 CC00 CC02
CC03 DD13 DD29 DD51 EE07
GG08
Claims (8)
- 【請求項１】 第１の電源の電源電圧のレベルシフト電
圧を発生する第１のトランジスタと、前記レベルシフト
電圧を保持する第１のコンデンサと、一端に前記電源電
圧が与えられる第２のコンデンサと、第２のトランジス
タと、ゲートに前記レベルシフト電圧が与えられソース
ドレイン路が前記第２のトランジスタのソースドレイン
路を介して前記第２のコンデンサの他端と第２の電源と
の間に接続される第３のトランジスタと、ゲートに前記
第２のコンデンサの前記他端の電圧が与えられて起動信
号を出力する第４のトランジスタと、を有するスタート
アップ回路と、前記起動信号によりトリガされ定電流を
折返して基準電圧を発生するカレントミラー回路を有し
前記第２のトランジスタを制御する基準電圧源回路と、
を備えることを特徴とするバイアス回路。 - 【請求項２】 ソースが高電位側電源端子に接続される
第１のＰチャネルトランジスタと、前記第１のＰチャネ
ルトランジスタのドレイン及びゲートと低電位側電源端
子との間に接続される第１のコンデンサと、ゲートが前
記ドレインに接続される第１のＮチャネルトランジスタ
と、前記高電位側電源端子と前記第１のＮチャネルトラ
ンジスタのドレインとの間に接続される第２のコンデン
サと、ドレインが前記第１のＮチャネルトランジスタの
ソースに接続されソースが前記低電位側電源端子に接続
される第２のＮチャネルトランジスタと、ゲートが前記
第１のＮチャネルトランジスタの前記ドレインに接続さ
れソースが前記低電位側電源端子に接続される第３のＮ
チャネルトランジスタと、を有するスタートアップ回路
と、定電流を折返して基準電圧を発生するカレントミラ
ー回路を有する基準電圧源回路と、を備えるバイアス回
路であって、前記第３のＮチャネルトランジスタのドレ
イン電流により前記カレントミラー回路がトリガされて
前記基準電圧源回路が起動する前に前記第２のＮチャネ
ルトランジスタがオフ状態となり、前記起動後に前記第
２のＮチャネルトランジスタがオン状態となることを特
徴とするバイアス回路。 - 【請求項３】 ソースが高電位側電源端子に接続される
第１のＰチャネルトランジスタと、前記第１のＰチャネ
ルトランジスタのドレイン及びゲートと低電位側電源端
子との間に接続される第１のコンデンサと、ゲートが前
記ドレインに接続されソースが前記低電位側電源端子に
接続される第１のＮチャネルトランジスタと、ソースが
前記第１のＮチャネルトランジスタのドレインに接続さ
れる第２のＮチャネルトランジスタと、前記高電位側電
源端子と前記第２のＮチャネルトランジスタのドレイン
との間に接続される第２のコンデンサと、ゲートが前記
第２のＮチャネルトランジスタの前記ドレインに接続さ
れソースが前記低電位側電源端子に接続される第３のＮ
チャネルトランジスタと、を有するスタートアップ回路
と、定電流を折返して基準電圧を発生するカレントミラ
ー回路を有する基準電圧源回路と、を備えるバイアス回
路であって、前記第３のＮチャネルトランジスタのドレ
イン電流により前記カレントミラー回路がトリガされて
前記基準電圧源回路が起動する前に前記第２のＮチャネ
ルトランジスタがオフ状態となり、前記起動後に前記第
２のＮチャネルトランジスタがオン状態となることを特
徴とするバイアス回路。 - 【請求項４】 パワーダウン信号が与えられるインバー
タと、前記インバータの出力電圧のレベルシフト電圧を
発生する第１のトランジスタと、前記レベルシフト電圧
を保持する第１のコンデンサと、一端に前記出力電圧が
与えられる第２のコンデンサと、第２のトランジスタ
と、ゲートに前記レベルシフト電圧が与えられソースド
レイン路が前記第２のトランジスタのソースドレイン路
を介して前記第２のコンデンサの他端と電源との間に接
続される第３のトランジスタと、ゲートに前記第２のコ
ンデンサの前記他端の電圧が与えられて起動信号を出力
する第４のトランジスタと、を有するスタートアップ回
路と、前記起動信号によりトリガされ定電流を折返して
基準電圧を発生するカレントミラー回路を有し前記第２
のトランジスタを制御する基準電圧源回路と、パワーダ
ウン状態のとき前記パワーダウン信号により前記カレン
トミラー回路を動作停止させるとともに前記第３のトラ
ンジスタの前記ゲート及び前記第４のトランジスタの前
記ゲートを前記電源に短絡させるリセット回路と、を備
えることを特徴とするバイアス回路。 - 【請求項５】 パワーダウン信号が与えられるインバー
タと、ソースが前記インバータの出力に接続される第１
のＰチャネルトランジスタと、前記第１のＰチャネルト
ランジスタのドレイン及びゲートと低電位側電源端子と
の間に接続される第１のコンデンサと、ゲートが前記ド
レインに接続される第１のＮチャネルトランジスタと、
前記インバータの前記出力と前記第１のＮチャネルトラ
ンジスタのドレインとの間に接続される第２のコンデン
サと、ドレインが前記第１のＮチャネルトランジスタの
ソースに接続されソースが前記低電位側電源端子に接続
される第２のＮチャネルトランジスタと、ゲートが前記
第１のＮチャネルトランジスタの前記ドレインに接続さ
れソースが前記低電位側電源端子に接続される第３のＮ
チャネルトランジスタと、を有するスタートアップ回路
と、定電流を折返して基準電圧を発生するカレントミラ
ー回路を有する基準電圧源回路と、パワーダウン状態の
とき前記パワーダウン信号により前記カレントミラー回
路を動作停止させるとともに前記第１のＮチャネルトラ
ンジスタの前記ゲート及び前記第３のＮチャネルトラン
ジスタの前記ゲートを前記低電位側電源端子に短絡させ
るリセット回路と、を備えるバイアス回路であって、前
記パワーダウン状態が解除されるとき、前記第３のＮチ
ャネルトランジスタのドレイン電流により前記カレント
ミラー回路がトリガされて前記基準電圧源回路が起動す
る前に前記第２のＮチャネルトランジスタがオフ状態と
なり、前記起動後に前記第２のＮチャネルトランジスタ
がオン状態となることを特徴とするバイアス回路。 - 【請求項６】 パワーダウン信号が与えられるインバー
タと、ソースが前記インバータの出力に接続される第１
のＰチャネルトランジスタと、前記第１のＰチャネルト
ランジスタのドレイン及びゲートと低電位側電源端子と
の間に接続される第１のコンデンサと、ゲートが前記ド
レインに接続されソースが前記低電位側電源端子に接続
される第１のＮチャネルトランジスタと、ソースが前記
第１のＮチャネルトランジスタのドレインに接続される
第２のＮチャネルトランジスタと、前記インバータの前
記出力と前記第２のＮチャネルトランジスタのドレイン
との間に接続される第２のコンデンサと、ゲートが前記
第２のＮチャネルトランジスタの前記ドレインに接続さ
れソースが前記低電位側電源端子に接続される第３のＮ
チャネルトランジスタと、を有するスタートアップ回路
と、定電流を折返して基準電圧を発生するカレントミラ
ー回路を有する基準電圧源回路と、パワーダウン状態の
とき前記パワーダウン信号により前記カレントミラー回
路を動作停止させるとともに前記第１のＮチャネルトラ
ンジスタの前記ゲート及び前記第３のＮチャネルトラン
ジスタの前記ゲートを前記低電位側電源端子に短絡させ
るリセット回路と、を備えるバイアス回路であって、前
記パワーダウン状態が解除されるとき、前記第３のＮチ
ャネルトランジスタのドレイン電流により前記カレント
ミラー回路がトリガされて前記基準電圧源回路が起動す
る前に前記第２のＮチャネルトランジスタがオフ状態と
なり、前記起動後に前記第２のＮチャネルトランジスタ
がオン状態となることを特徴とするバイアス回路。 - 【請求項７】 第１の電源の電源電圧のレベルシフト電
圧を発生する第１のトランジスタと、前記レベルシフト
電圧を保持する第１のコンデンサと、一端に前記電源電
圧が与えられる第２のコンデンサと、第２のトランジス
タと、ゲートに前記レベルシフト電圧が与えられソース
ドレイン路が前記第２のトランジスタのソースドレイン
路を介して前記第２のコンデンサの他端と第２の電源と
の間に接続される第３のトランジスタと、ゲートに前記
第２のコンデンサの前記他端の電圧が与えられて起動信
号を出力する第４のトランジスタと、を有するスタート
アップ回路と、前記起動信号によりトリガされ定電流を
折返して基準電圧を発生するカレントミラー回路を有し
前記第２のトランジスタを制御する基準電圧源回路と、
を含むバイアス回路と、ゲートに前記基準電圧が与えら
れ電流源となって所定のバイアス電流を供給するトラン
ジスタを含む電源回路と、を備えることを特徴とする電
源装置。 - 【請求項８】 パワーダウン信号が与えられるインバー
タと、前記インバータの出力電圧のレベルシフト電圧を
発生する第１のトランジスタと、前記レベルシフト電圧
を保持する第１のコンデンサと、一端に前記出力電圧が
与えられる第２のコンデンサと、第２のトランジスタ
と、ゲートに前記レベルシフト電圧が与えられソースド
レイン路が前記第２のトランジスタのソースドレイン路
を介して前記第２のコンデンサの他端と電源との間に接
続される第３のトランジスタと、ゲートに前記第２のコ
ンデンサの前記他端の電圧が与えられて起動信号を出力
する第４のトランジスタと、を有するスタートアップ回
路と、前記起動信号によりトリガされ定電流を折返して
基準電圧を発生するカレントミラー回路を有し前記第２
のトランジスタを制御する基準電圧源回路と、パワーダ
ウン状態のとき前記パワーダウン信号により前記カレン
トミラー回路を動作停止させるとともに前記第３のトラ
ンジスタの前記ゲート及び前記第４のトランジスタの前
記ゲートを前記電源に短絡させるリセット回路と、を含
むバイアス回路と、ゲートに前記基準電圧が与えられ電
流源となって所定のバイアス電流を供給するトランジス
タを含む電源回路と、を備えることを特徴とする電源装
置。
Priority Applications (1)
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|---|---|---|---|
| JP2001381039A JP3802409B2 (ja) | 2001-12-14 | 2001-12-14 | バイアス回路及び電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381039A JP3802409B2 (ja) | 2001-12-14 | 2001-12-14 | バイアス回路及び電源装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2003188711A true JP2003188711A (ja) | 2003-07-04 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001381039A Expired - Fee Related JP3802409B2 (ja) | 2001-12-14 | 2001-12-14 | バイアス回路及び電源装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3802409B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121448A (ja) * | 2004-10-22 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 電流源回路 |
| JP2009153120A (ja) * | 2007-12-24 | 2009-07-09 | Dongbu Hitek Co Ltd | 基準電圧発生回路のための起動回路 |
| JP2012248995A (ja) * | 2011-05-26 | 2012-12-13 | Kawasaki Microelectronics Inc | スタートアップ回路 |
| KR101394537B1 (ko) | 2012-08-06 | 2014-05-19 | (주)샌버드 | 스타트업 회로 |
| JP2015062316A (ja) * | 2010-08-26 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2001
- 2001-12-14 JP JP2001381039A patent/JP3802409B2/ja not_active Expired - Fee Related
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| JP2009153120A (ja) * | 2007-12-24 | 2009-07-09 | Dongbu Hitek Co Ltd | 基準電圧発生回路のための起動回路 |
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| JP2012248995A (ja) * | 2011-05-26 | 2012-12-13 | Kawasaki Microelectronics Inc | スタートアップ回路 |
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| Publication number | Publication date |
|---|---|
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