JPH02306494A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH02306494A JPH02306494A JP2072250A JP7225090A JPH02306494A JP H02306494 A JPH02306494 A JP H02306494A JP 2072250 A JP2072250 A JP 2072250A JP 7225090 A JP7225090 A JP 7225090A JP H02306494 A JPH02306494 A JP H02306494A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は基準電圧発生回路に係るもので、特に半導体メ
モリ装置における温度及びしきい電圧の変化に対する基
準電圧の変動を減らして安定な基準電圧を発生しろる回
路に係るものである。
モリ装置における温度及びしきい電圧の変化に対する基
準電圧の変動を減らして安定な基準電圧を発生しろる回
路に係るものである。
〈従来の技術と解決しようとする課題〉最近、半導体メ
モリ装置には高速動作及び配置の密度を増加させるため
に、短いチャンネル長さを持つＭＯＳトランジスタが使
用されている。しかしこのようなトランジスタの大きさ
の縮小はホットエレクトロン（ｈｏｔ ｅｌｅｃｔｏｒ
ｏｎ）のためにＭＯＳトランジスタの信転性を低下させ
る。従って、チャンネル突接は現象（ｃｈａｎｎｅｌ
ｐｕ’ｎｃｈ−ｔｈｒｏｕｇｈ）のようなＭＯＳ）ラン
ジスタの信顛性低下を防止するために、標準電源電圧ま
たは供給電源電圧（５■）より低い内部電源電圧でこれ
らの装置を動作するようにすることが必要である。
モリ装置には高速動作及び配置の密度を増加させるため
に、短いチャンネル長さを持つＭＯＳトランジスタが使
用されている。しかしこのようなトランジスタの大きさ
の縮小はホットエレクトロン（ｈｏｔ ｅｌｅｃｔｏｒ
ｏｎ）のためにＭＯＳトランジスタの信転性を低下させ
る。従って、チャンネル突接は現象（ｃｈａｎｎｅｌ
ｐｕ’ｎｃｈ−ｔｈｒｏｕｇｈ）のようなＭＯＳ）ラン
ジスタの信顛性低下を防止するために、標準電源電圧ま
たは供給電源電圧（５■）より低い内部電源電圧でこれ
らの装置を動作するようにすることが必要である。
即ち、短いチャンネル長さを持つＭＯＳ）ランジスタは
、メモリアレイ回路ばかりでなく、これらの周辺回路に
おいても使用されているが、メモリアレイ回路内のビッ
トラインがプリチャージされる時、大きな瞬間電流がメ
モリアレイ回路に流れ込む。このような電流によって惹
起される電源電圧変動は周辺回路にも影響を及ぼす。
、メモリアレイ回路ばかりでなく、これらの周辺回路に
おいても使用されているが、メモリアレイ回路内のビッ
トラインがプリチャージされる時、大きな瞬間電流がメ
モリアレイ回路に流れ込む。このような電流によって惹
起される電源電圧変動は周辺回路にも影響を及ぼす。
このような現象を防止するために半導体メモリ装置の内
部構成回路であるメモリアレイ回路及び周辺回路等は、
外部電源電圧を変換して安定した内部電源を供給するだ
めの内部電源電圧変換回路を持つ。この内部電源電圧変
換回路は通常外部電源電圧よりも低い内部電源電圧（３
〜４Ｖ）を発生して基準電圧発生回路の出力によって駆
動される。
部構成回路であるメモリアレイ回路及び周辺回路等は、
外部電源電圧を変換して安定した内部電源を供給するだ
めの内部電源電圧変換回路を持つ。この内部電源電圧変
換回路は通常外部電源電圧よりも低い内部電源電圧（３
〜４Ｖ）を発生して基準電圧発生回路の出力によって駆
動される。
また、アドレスバッファーの出力はメモリアレイ回路の
ビットライン及びワードラインを選択するが、このよう
なアドレスバッファーは上記基準電圧を入力した状態で
アドレス信号の状態によりビットラインまたはワードラ
インの選択信号を発生する。即ち、ディジタルレベルで
”ハイ°°状態は２．４■以上に、”ロウ°゛状態は０
．８ Ｖ以下に動作されるので、アドレスバッファーは
１．６■程度の基準電圧を受けている状態でアドレス指
定状態により遷移されて高速動作でワードライン及びビ
ットラインの選択信号を発生する。
ビットライン及びワードラインを選択するが、このよう
なアドレスバッファーは上記基準電圧を入力した状態で
アドレス信号の状態によりビットラインまたはワードラ
インの選択信号を発生する。即ち、ディジタルレベルで
”ハイ°°状態は２．４■以上に、”ロウ°゛状態は０
．８ Ｖ以下に動作されるので、アドレスバッファーは
１．６■程度の基準電圧を受けている状態でアドレス指
定状態により遷移されて高速動作でワードライン及びビ
ットラインの選択信号を発生する。
上記のような機能を遂行するために基準電圧を発生する
従来の回路を第７図を参照して説明する。
従来の回路を第７図を参照して説明する。
供給電源端（電源電圧Ｖｃｃ）と接地電位Ｖｓｓとの間
にＰＭＯ３）ランジスタＭｌｌ、Ｍ１２を直列連結し、
ＰＭＯ３）ランジスタＭｌｌ、Ｍ１２で分圧された出力
を電源電圧Ｖｃｃと基準電圧の出力端との間に接続され
たＰＭＯ３Ｉ−ランジスタＭ１３のゲートに連結し、上
記出力端と接地電位Ｖｓｓとの間にＰＭＯ３）ランジス
タＭ１４、Ｍ２Ｓを直列連結して上記出力端にＰＭＯ３
Ｉ−ランジスタＭ１４、Ｍ２Ｓのしきい電圧程の基準電
圧を出力しうるように構成されている。
にＰＭＯ３）ランジスタＭｌｌ、Ｍ１２を直列連結し、
ＰＭＯ３）ランジスタＭｌｌ、Ｍ１２で分圧された出力
を電源電圧Ｖｃｃと基準電圧の出力端との間に接続され
たＰＭＯ３Ｉ−ランジスタＭ１３のゲートに連結し、上
記出力端と接地電位Ｖｓｓとの間にＰＭＯ３）ランジス
タＭ１４、Ｍ２Ｓを直列連結して上記出力端にＰＭＯ３
Ｉ−ランジスタＭ１４、Ｍ２Ｓのしきい電圧程の基準電
圧を出力しうるように構成されている。
第７図においてＰＭＯ３）ランジスタＭｌｌ、Ｍ１２は
電源電圧Ｖｃｃを分圧してＰＭｏｓＭＯＳトランジスタ
Ｍ１３アス電圧を供給する。この電圧は１ ／ ２ Ｖ
ｃｃないし１ ／ ３ Ｖｃｃ程度であり、ＰＭＯ３）
ランジスタＭ１３が完全にターンオン状態にならないよ
うにする。
電源電圧Ｖｃｃを分圧してＰＭｏｓＭＯＳトランジスタ
Ｍ１３アス電圧を供給する。この電圧は１ ／ ２ Ｖ
ｃｃないし１ ／ ３ Ｖｃｃ程度であり、ＰＭＯ３）
ランジスタＭ１３が完全にターンオン状態にならないよ
うにする。
従って、上記ＰＭＯ３）ランジスタＭｌｌ、Ｍ１２のチ
ャンネル長さを長くしてＯＮ抵抗を太きくするが、１
／ ２ ＶｃｃになるようにするためにはＰＭＯ３）ラ
ンジスタＭｌｌ、Ｍ１２のチャンネル長さを同一にし、
１／３ＶｃｃになるようにするためにはＰＭＯ３）ラン
ジスタＭ１２のチャンネル長さをより長く構成すると良
い。
ャンネル長さを長くしてＯＮ抵抗を太きくするが、１
／ ２ ＶｃｃになるようにするためにはＰＭＯ３）ラ
ンジスタＭｌｌ、Ｍ１２のチャンネル長さを同一にし、
１／３ＶｃｃになるようにするためにはＰＭＯ３）ラン
ジスタＭ１２のチャンネル長さをより長く構成すると良
い。
この時、ＰＭＯ３）ランジスタＭ１３はチャンネル長さ
が長く、チャンネル幅が狭いトランジスタで上記分圧電
圧により駆動される。
が長く、チャンネル幅が狭いトランジスタで上記分圧電
圧により駆動される。
そして、ＰＭＯ３）ランジスタＭ１３のドレインには基
準電圧Ｖ ｒｅｆを発生ずるためにチャンネル長さが長
く、チャンネル幅が短いＰＭＯ３）ランジスタＭ１４、
Ｍ２Ｓがダイオード形態に連結される。これによって出
力端にはＰＭＯ３）ランジスタＭ１４、Ｍ２Ｓのしきい
電圧程の基準電圧Ｖ ｒｅｆが発生し、半導体メモリ装
置の内部電源電圧変換回路及びアドレスバッファー等に
供給される。従って、基準電圧ＶｒｅｆはＰＭＯ３Ｉ−
ランジスタＭ１４、Ｍ２Ｓのしきい電圧（２ＶＴＰ）程
になる。
準電圧Ｖ ｒｅｆを発生ずるためにチャンネル長さが長
く、チャンネル幅が短いＰＭＯ３）ランジスタＭ１４、
Ｍ２Ｓがダイオード形態に連結される。これによって出
力端にはＰＭＯ３）ランジスタＭ１４、Ｍ２Ｓのしきい
電圧程の基準電圧Ｖ ｒｅｆが発生し、半導体メモリ装
置の内部電源電圧変換回路及びアドレスバッファー等に
供給される。従って、基準電圧ＶｒｅｆはＰＭＯ３Ｉ−
ランジスタＭ１４、Ｍ２Ｓのしきい電圧（２ＶＴＰ）程
になる。
しかし上記のような場合、直列連結された２っのＭＯＳ
トランジスタを利用して基準電圧を発生するので、温度
及びＭＯ３工程差により基準電圧の変動が甚だしい。即
ち、２つのＭＯ３）ランジスタを使用して基準電圧を発
生するので、温度変化によるしきい電圧の変化量が２倍
にされ、また工程条件によるしきい電圧の変化量も２倍
になる。
トランジスタを利用して基準電圧を発生するので、温度
及びＭＯ３工程差により基準電圧の変動が甚だしい。即
ち、２つのＭＯ３）ランジスタを使用して基準電圧を発
生するので、温度変化によるしきい電圧の変化量が２倍
にされ、また工程条件によるしきい電圧の変化量も２倍
になる。
このため半導体メモリ装置において上記のような従来の
基準電圧発生回路を使用すると、内部電源電圧変換回路
及びアドレスバッファーに供給される基準電圧の変化に
より電源状態が不安定になるという問題点があった。
基準電圧発生回路を使用すると、内部電源電圧変換回路
及びアドレスバッファーに供給される基準電圧の変化に
より電源状態が不安定になるという問題点があった。
従って本発明の目的は、半導体メモリ装置の基準電圧発
生回路において、基準電圧発生のためのトランジスタに
真性ＭＯ３）ランジスタを使用して、温度及び工程条件
による基準電圧の変化を減らしうる基準電圧発生回路を
提供することにある。
生回路において、基準電圧発生のためのトランジスタに
真性ＭＯ３）ランジスタを使用して、温度及び工程条件
による基準電圧の変化を減らしうる基準電圧発生回路を
提供することにある。
く課題を解決するための手段〉
上記の目的を達成するために本発明は、半導体メモリ装
置の基準電圧発生回路において、第１電源端子と、第２
電源端子と、基準電圧の出力端子と、第１電源端子と第
２電源端子との間に直列接続されてバイアス電圧゛を発
生する第１及び第２ＭＯＳトランジスタと、第１電源端
子と出力端子との間に連結され、上記バイアス電圧によ
って制御されて基準電圧を発生する第３Ｍ０５）ランジ
スタと、真性トランジスタとして出力端子及び第２電源
端子との間に連結されて該当しきい電圧程の基準電圧を
発生する第４ＭＯＳトランジスタとから構成される基準
電圧発生回路としたものである。
置の基準電圧発生回路において、第１電源端子と、第２
電源端子と、基準電圧の出力端子と、第１電源端子と第
２電源端子との間に直列接続されてバイアス電圧゛を発
生する第１及び第２ＭＯＳトランジスタと、第１電源端
子と出力端子との間に連結され、上記バイアス電圧によ
って制御されて基準電圧を発生する第３Ｍ０５）ランジ
スタと、真性トランジスタとして出力端子及び第２電源
端子との間に連結されて該当しきい電圧程の基準電圧を
発生する第４ＭＯＳトランジスタとから構成される基準
電圧発生回路としたものである。
〈実 施 例〉
以下、本発明を図面を参照しつつ詳細に説明する。
第１図は本発明に係る基準電圧発生回路の一実施例であ
り、第２Ａ図〜第２Ｄ図は各々一般の２ＭＯ３）ランジ
スタの工程順序であり、第３Ａ図〜第３Ｄ図は各々真性
ＰＭＯ３）ランジスタの工程順序であり、双方の工程順
序を比較できる。
り、第２Ａ図〜第２Ｄ図は各々一般の２ＭＯ３）ランジ
スタの工程順序であり、第３Ａ図〜第３Ｄ図は各々真性
ＰＭＯ３）ランジスタの工程順序であり、双方の工程順
序を比較できる。
ここで第２Ａ図〜第２Ｄ図の各工程は通常のＭＯ３）ラ
ンジスタの工程順序であって、第２Ａ図の工程はＮ型基
板上にフィールド酸化膜ＦＯＸを・形成してアクティブ
領域を形成する工程であり、第２Ｂ図の工程はしきい電
圧を設定するためにＮ型不純物（ＡｓまたはＰ）を注入
する工程であり、第２Ｃ図の工程はゲートを形成し、ソ
ース及びドレイン領域を形成するためのＰ型不純物（Ｂ
）を注入する工程であり、第２Ｄ図の工程は開口を形
成してソース及びドレインの電極を形成する工程である
。
ンジスタの工程順序であって、第２Ａ図の工程はＮ型基
板上にフィールド酸化膜ＦＯＸを・形成してアクティブ
領域を形成する工程であり、第２Ｂ図の工程はしきい電
圧を設定するためにＮ型不純物（ＡｓまたはＰ）を注入
する工程であり、第２Ｃ図の工程はゲートを形成し、ソ
ース及びドレイン領域を形成するためのＰ型不純物（Ｂ
）を注入する工程であり、第２Ｄ図の工程は開口を形
成してソース及びドレインの電極を形成する工程である
。
これに対し真性トランジスタの製造工程は一般のＭＯ，
ＳＩ−ランジスタの工程とほぼ同一であるが、しきい電
圧を設定する第３Ｂ図の工程で、感光膜を塗布してＮ型
不純物の注入過程を省略するので、一般のＭＯ３）ラン
ジスタよりも高いしきい電圧を持つ。
ＳＩ−ランジスタの工程とほぼ同一であるが、しきい電
圧を設定する第３Ｂ図の工程で、感光膜を塗布してＮ型
不純物の注入過程を省略するので、一般のＭＯ３）ラン
ジスタよりも高いしきい電圧を持つ。
第４図は本発明を定電圧発生回路に使用した場合の回路
図であり、第５図は温度変化による上記第４図の回路の
出力変化比較図であり、第６図はしきい電圧の変化に対
する上記第４図９回路の出力変化比較図である。
図であり、第５図は温度変化による上記第４図の回路の
出力変化比較図であり、第６図はしきい電圧の変化に対
する上記第４図９回路の出力変化比較図である。
上述の構成に基づき本発明の詳細な説明する。
基準電圧発生回路の出力は半導体メモリ装置の全ての内
部回路に影響を及ぼすことになるので、基準電圧め変動
を温度や工程条件によるしきい電圧の変化に対して最少
にしなければならない。従って本発明においては、真性
ＭＯ３）ランジスタを使用する。この真性ＭＯＳトラン
ジスタは、第２Ａ図〜第２Ｄ図及び第３Ａ図〜第３Ｄ図
に比較して示したように、イオン注入工程でフィールド
酸化膜に感光膜を塗布ル、チャンネル部位にＮ型不純物
を注入しなかったので、一般のエンハンスメント型ＭＯ
３）ランジスタに比べて約２倍のしきい電圧を持つ。こ
の時上記真性ＭＯ３）ランジスタの温度による電圧変化
はエンハンスメント型の場合も同一である（約−０，２
ｍ Ｖ ／ ”Ｃ）。
部回路に影響を及ぼすことになるので、基準電圧め変動
を温度や工程条件によるしきい電圧の変化に対して最少
にしなければならない。従って本発明においては、真性
ＭＯ３）ランジスタを使用する。この真性ＭＯＳトラン
ジスタは、第２Ａ図〜第２Ｄ図及び第３Ａ図〜第３Ｄ図
に比較して示したように、イオン注入工程でフィールド
酸化膜に感光膜を塗布ル、チャンネル部位にＮ型不純物
を注入しなかったので、一般のエンハンスメント型ＭＯ
３）ランジスタに比べて約２倍のしきい電圧を持つ。こ
の時上記真性ＭＯ３）ランジスタの温度による電圧変化
はエンハンスメント型の場合も同一である（約−０，２
ｍ Ｖ ／ ”Ｃ）。
そして、同一サイズ、の一般ＭＯ，Ｓ）ランジスタと真
性Ｍ、ＱＳトランジスタの比較は下記表１に示す通りで
ある。
性Ｍ、ＱＳトランジスタの比較は下記表１に示す通りで
ある。
表１
基準電圧発生過程を第１図を参照しつつ説明すると、先
ず第１電源端子の電源電圧Ｖｃｃと第２電源端子の接地
電位Ｖｓｓとの間に直列に連結された２つの第１及び第
２ＭＯＳトランジスタとしての第１及び第２ＰＭＯ３ｌ
−ランジスタＭ１、Ｍ２は上記電源電圧Ｖｃｃを分圧し
て第３ＭＯＳトランジスタとしての第３ＰＭＯ３）ラン
ジスタＭ３のバイアス電圧を供給する。
ず第１電源端子の電源電圧Ｖｃｃと第２電源端子の接地
電位Ｖｓｓとの間に直列に連結された２つの第１及び第
２ＭＯＳトランジスタとしての第１及び第２ＰＭＯ３ｌ
−ランジスタＭ１、Ｍ２は上記電源電圧Ｖｃｃを分圧し
て第３ＭＯＳトランジスタとしての第３ＰＭＯ３）ラン
ジスタＭ３のバイアス電圧を供給する。
このバイアス電圧は第３ ＰＭＯ３）ランジスタＭ３が
完全なターンオン状態にならないように一定の電圧状態
を維持するが、ｌ／ ２Ｖｃｃないし１／３Ｖｃｃの範
囲内に入るようにする。従って、バイアス電圧を１ ／
２ Ｖｃｃにする場合には第１及び第２ＰＭＯ３）ラ
ンジスタのサイズを同一にし、１ ／ ２ Ｖｃｃ未満
ないし１／３Ｖｃｃ以上にしようとすると該当比率によ
り第１ ＰＭＯ３ｌ−ランジスタＭ１のチャンネル長さ
を第２ＰＭＯＳトランジスタのチャンネル長さより長く
設定する。
完全なターンオン状態にならないように一定の電圧状態
を維持するが、ｌ／ ２Ｖｃｃないし１／３Ｖｃｃの範
囲内に入るようにする。従って、バイアス電圧を１ ／
２ Ｖｃｃにする場合には第１及び第２ＰＭＯ３）ラ
ンジスタのサイズを同一にし、１ ／ ２ Ｖｃｃ未満
ないし１／３Ｖｃｃ以上にしようとすると該当比率によ
り第１ ＰＭＯ３ｌ−ランジスタＭ１のチャンネル長さ
を第２ＰＭＯＳトランジスタのチャンネル長さより長く
設定する。
上記第３ＰＭＯ３ｌ−ランジスタＭ３はチャンネル長さ
を長く、チャンネル幅を狭くして大きい抵抗を持ち、上
記バイアス電圧によって完全にターンオンされない状態
で電流消耗を減ら争、第１電源端子の電源電圧Ｖｃｃに
よる電流通路を形成するめである。このとき、上記第３
ＰＭＯ３）ランジスタＭ３のドレイン側にダイオード形
態に接続された真性トランジスタである第４ＭＯＳトラ
ンジスタとしての第４ＰＭＯ３）ランジスタＭ４はゲー
トが第２電源端子の接地電位Ｖｓｓに連結されているの
で完全にターンオン状態を維持し、これによって出力端
Ｖｏには第４ＰＭＯ３）ランジスタＭ４のしきい電圧Ｖ
ＴＰｉ程の基準電圧Ｖｒｅｆが出力される。第４ＰＭＯ
ＳトランジスタＭ４のしきい電圧ＶＴＰ ｉは、一般Ｍ
Ｏ３）ランジスタのしきい電圧より約２倍の電圧（ＶＴ
Ｐｉ＝２ＶＴＰ）を持つようになるので、約１．６■の
基準電圧を発生するのである。また、第４ＰＭＯ３）ラ
ンジスタＭ４の温度影響は一般ＭＯ３Ｉ−ランジスタの
温度影響と同一（２ｍ Ｖ ／ ”Ｃ）であるので、温
度による出力変化が減少することが判る。そして、ＭＯ
Ｓ）ランジスタのしきい電圧変化に対する基準電圧の変
動はしきい電圧の変動分を±Δ■とするとき、出力基準
電圧の変動はＶＴＰ ｉ±Δ■となるので２つの一般Ｍ
ＯＳトランジスタを使用したときよりも半分近い出力変
化となる。従って真性トランジスタである第４ｐＭＯ３
）ランジスタＭ４を使用して基準電圧を発生するとき、
２つの一般ＭＯ３）ランジスタを使用する場合より温度
変化及びしきい電圧変化による基準電圧出力を約１／２
に減少させうる。
を長く、チャンネル幅を狭くして大きい抵抗を持ち、上
記バイアス電圧によって完全にターンオンされない状態
で電流消耗を減ら争、第１電源端子の電源電圧Ｖｃｃに
よる電流通路を形成するめである。このとき、上記第３
ＰＭＯ３）ランジスタＭ３のドレイン側にダイオード形
態に接続された真性トランジスタである第４ＭＯＳトラ
ンジスタとしての第４ＰＭＯ３）ランジスタＭ４はゲー
トが第２電源端子の接地電位Ｖｓｓに連結されているの
で完全にターンオン状態を維持し、これによって出力端
Ｖｏには第４ＰＭＯ３）ランジスタＭ４のしきい電圧Ｖ
ＴＰｉ程の基準電圧Ｖｒｅｆが出力される。第４ＰＭＯ
ＳトランジスタＭ４のしきい電圧ＶＴＰ ｉは、一般Ｍ
Ｏ３）ランジスタのしきい電圧より約２倍の電圧（ＶＴ
Ｐｉ＝２ＶＴＰ）を持つようになるので、約１．６■の
基準電圧を発生するのである。また、第４ＰＭＯ３）ラ
ンジスタＭ４の温度影響は一般ＭＯ３Ｉ−ランジスタの
温度影響と同一（２ｍ Ｖ ／ ”Ｃ）であるので、温
度による出力変化が減少することが判る。そして、ＭＯ
Ｓ）ランジスタのしきい電圧変化に対する基準電圧の変
動はしきい電圧の変動分を±Δ■とするとき、出力基準
電圧の変動はＶＴＰ ｉ±Δ■となるので２つの一般Ｍ
ＯＳトランジスタを使用したときよりも半分近い出力変
化となる。従って真性トランジスタである第４ｐＭＯ３
）ランジスタＭ４を使用して基準電圧を発生するとき、
２つの一般ＭＯ３）ランジスタを使用する場合より温度
変化及びしきい電圧変化による基準電圧出力を約１／２
に減少させうる。
また、第１電源端子の電源電圧Ｖｃｃを分圧してバイア
ス電圧を発生する第１及び第２ＰＭＯＳトランジスタＭ
１、Ｍ２に真性トランジスタを使用すると、一般ＭＯ３
）ランジスタより真性トランジスタのしきい電圧及びチ
ャンネル抵抗が大きくなるので電流消耗が減少し、電源
の浪費を防止することができる。そして、基準電圧出力
を増加させようとする時には、上記真性トランジスタの
基板の不純物のような形態の不純物を注入すると良いが
、Ｐチャンネルトランジスタの基板がＮ形態なのでＮ型
不純物を注入すると良い。
ス電圧を発生する第１及び第２ＰＭＯＳトランジスタＭ
１、Ｍ２に真性トランジスタを使用すると、一般ＭＯ３
）ランジスタより真性トランジスタのしきい電圧及びチ
ャンネル抵抗が大きくなるので電流消耗が減少し、電源
の浪費を防止することができる。そして、基準電圧出力
を増加させようとする時には、上記真性トランジスタの
基板の不純物のような形態の不純物を注入すると良いが
、Ｐチャンネルトランジスタの基板がＮ形態なのでＮ型
不純物を注入すると良い。
このように第１図ではＰＭＯ３）ランジスタを利用して
基準電圧発生回路を構成したが、同一な構成でＮ−ＭＯ
３Ｉ−ランジスタを使用して構成することもできる。
基準電圧発生回路を構成したが、同一な構成でＮ−ＭＯ
３Ｉ−ランジスタを使用して構成することもできる。
第４図に示すような定電圧回路に本発明を応用した例を
見ると、基準電圧発生回路１０から１．６■の基準電圧
を発生し、この基準電圧を利用して４ｖの定電圧（出力
電圧）を発生させようとすれば、下記１式によって抵抗
Ｒ１、Ｒ２をＲ１／Ｒ２＝ １．５になるように設計す
る。
見ると、基準電圧発生回路１０から１．６■の基準電圧
を発生し、この基準電圧を利用して４ｖの定電圧（出力
電圧）を発生させようとすれば、下記１式によって抵抗
Ｒ１、Ｒ２をＲ１／Ｒ２＝ １．５になるように設計す
る。
ここでＶｃＣ１＝４Ｖ
Ｖｒｅｆ ＝ １．６ Ｖ （平常温度２５”Ｃ）Ｒ１
／Ｒ２＝１．５ この時、ＭＯＳ）ランジスタは１℃の温度変化当たり−
２ｍ Ｖ ／ ”Ｃの変化を持つようになるので、下記
表２のような基準電圧及び出力電圧Ｖ ｃｃｌの変化が
発生する。
／Ｒ２＝１．５ この時、ＭＯＳ）ランジスタは１℃の温度変化当たり−
２ｍ Ｖ ／ ”Ｃの変化を持つようになるので、下記
表２のような基準電圧及び出力電圧Ｖ ｃｃｌの変化が
発生する。
表２
ここで、Ｖｒｅｆｌ及びＶｃｃｌは２つの一般ＭＯＳト
ランジスタを使用して発生される温度変化による基準電
圧及び出力電圧の変化であり、Ｖｒｅｆ２及びＶ ｃｃ
２は１つの真性ＭＯ３）ランジスタを使用して発生され
る温度変化による基準電圧及び出力電圧の変化である。
ランジスタを使用して発生される温度変化による基準電
圧及び出力電圧の変化であり、Ｖｒｅｆ２及びＶ ｃｃ
２は１つの真性ＭＯ３）ランジスタを使用して発生され
る温度変化による基準電圧及び出力電圧の変化である。
１ ζ
しきい電圧の変化による変化は下記表３のようになる。
表３
ここで、ＶＴＰは１つの一般ＭＯ３）ランジスタのしき
い電圧であり、ＶＴＰ ｉは真性ＭＯＳトランジスタの
しきい電圧である。
い電圧であり、ＶＴＰ ｉは真性ＭＯＳトランジスタの
しきい電圧である。
上記表２及び表３に対する出力電圧の変化を各々第５図
及び第６図に示す。各図において実線ａ、Ｃは従来の基
準電圧発生回路において２つの一般ＰＭＯ３）ランジス
タを直列連結した場合であり、破線す、ｄは本発明によ
る真性ＰＭＯ３）ランジスタを１つ使用した場合の温度
及びしきい電圧変動による特性を示す。
及び第６図に示す。各図において実線ａ、Ｃは従来の基
準電圧発生回路において２つの一般ＰＭＯ３）ランジス
タを直列連結した場合であり、破線す、ｄは本発明によ
る真性ＰＭＯ３）ランジスタを１つ使用した場合の温度
及びしきい電圧変動による特性を示す。
〈発明の効果〉
本発明に係る基準電圧発生回路は上記の如きものなので
、真性トランジスタを使用することによって温度及びし
きい電圧の変化に対する基準電圧の変動を大幅に減少さ
せることができ、これによって安定な基準電圧を発生す
ることができるので、製品の特性を向上させることがで
きる。
、真性トランジスタを使用することによって温度及びし
きい電圧の変化に対する基準電圧の変動を大幅に減少さ
せることができ、これによって安定な基準電圧を発生す
ることができるので、製品の特性を向上させることがで
きる。
第１図は本発明に係る基準電圧発生回路の一実施例を示
す回路図、 第２Ａ図〜第２Ｄ図は各々一般のＰＭＯ３）ランジスタ
の製造工程を順次示す工程図、第３Ａ図〜第３Ｄ図は各
々真性ＰＭＯ３）ランジスタの製造工程を順次示す工程
図、 第４図は本発明の基準電圧発生回路を定電圧発生回路に
使用した例を示す回路図、 第５図は温度変化による第４図の回路の出力変化比較図
、 第６図はしきい電圧の変化に対する第４図の回路の出力
変化比較図、そして ｔｉ 第７図は従来の基準電圧発生回路を示す回路図である。 Ｍｌ −・・ 第１ ＰＭＯ３）ランジスタ（第１ＭＯ
Ｓトランジスタ） Ｍ２ −−・−第２ＰＭＯ３）ランジスタ（第２ＭＯＳ
トランジスタ） Ｍ３ −一・−第３ＰＭＯ３）ランジスタ（第３ＭＯＳ
トランジスタ） Ｍ４ ・−第４ ＰＭＯ３）ランジスタ（第４ＭＯＳト
ランジスタ） Ｖｏ −−−−一 出力端子 ＶＴＰ ｉ −・・−真性トランジスタのしきい電圧
ＶＴＰ −−ｍ−一般トランジスタのしきい電圧Ｖｒ
ｅｆ −基準電圧 Ｖｃｃ ・−・−電源電圧
す回路図、 第２Ａ図〜第２Ｄ図は各々一般のＰＭＯ３）ランジスタ
の製造工程を順次示す工程図、第３Ａ図〜第３Ｄ図は各
々真性ＰＭＯ３）ランジスタの製造工程を順次示す工程
図、 第４図は本発明の基準電圧発生回路を定電圧発生回路に
使用した例を示す回路図、 第５図は温度変化による第４図の回路の出力変化比較図
、 第６図はしきい電圧の変化に対する第４図の回路の出力
変化比較図、そして ｔｉ 第７図は従来の基準電圧発生回路を示す回路図である。 Ｍｌ −・・ 第１ ＰＭＯ３）ランジスタ（第１ＭＯ
Ｓトランジスタ） Ｍ２ −−・−第２ＰＭＯ３）ランジスタ（第２ＭＯＳ
トランジスタ） Ｍ３ −一・−第３ＰＭＯ３）ランジスタ（第３ＭＯＳ
トランジスタ） Ｍ４ ・−第４ ＰＭＯ３）ランジスタ（第４ＭＯＳト
ランジスタ） Ｖｏ −−−−一 出力端子 ＶＴＰ ｉ −・・−真性トランジスタのしきい電圧
ＶＴＰ −−ｍ−一般トランジスタのしきい電圧Ｖｒ
ｅｆ −基準電圧 Ｖｃｃ ・−・−電源電圧
Claims (5)
- （１）半導体メモリ装置の基準電圧発生回路において、 第１電源端子と、 第２電源端子と、 基準電圧の出力端子と、 第１電源端子と第２電源端子との間に直列連結されてバ
イアス電圧を発生する第１及び第２ＭＯＳトランジスタ
と、 第１電源端子と出力端子との間に連結され、上記バイア
ス電圧によって制御されて基準電圧を出力する第３ＭＯ
Ｓトランジスタと、 真性トランジスタとして出力端子及び第２電源端子との
間に連結されて該当しきい電圧程の基準電圧を発生する
第４ＭＯＳトランジスタと、から構成されることを特徴
とする基準電圧発生回路。 - （２）第１〜第４ＭＯＳトランジスタが各々ＰＭＯＳト
ランジスタで構成されることを特徴とする請求項１記載
の基準電圧発生回路。 - （３）第１及び第２トランジスタで発生するバイアス電
圧が第１電源端子の１／３ないし１／２の電圧を持つよ
うに構成されることを特徴とする請求項２記載の基準電
圧発生回路。 - （４）分圧電圧を発生する第１及び第２トランジスタが
電流の消耗を減らしうる真性ＭＯＳトランジスタで構成
されることを特徴とする請求項１記載の基準電圧発生回
路。 - （５）基準電圧を発生する第４ＭＯＳトランジスタが、
基準電圧を第４ＭＯＳトランジスタのしきい電圧より大
きくするために基板の不純物と同じ形態の不純物を注入
したことを特徴とする請求項１記載の基準電圧発生回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890006334A KR900019026A (ko) | 1989-05-11 | 1989-05-11 | 반도체 장치의 기준전압 발생회로 |
| KR89-6334 | 1989-05-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306494A true JPH02306494A (ja) | 1990-12-19 |
Family
ID=19286115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072250A Pending JPH02306494A (ja) | 1989-05-11 | 1990-03-23 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02306494A (ja) |
| KR (1) | KR900019026A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04366492A (ja) * | 1991-06-12 | 1992-12-18 | Samsung Electron Co Ltd | 内部電源電圧発生回路 |
| JPH06326587A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体集積回路装置 |
| JP2007013748A (ja) * | 2005-07-01 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 入出力回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785252A (en) * | 1980-11-17 | 1982-05-27 | Seiko Epson Corp | Reference voltage circuit |
| JPS58221418A (ja) * | 1982-06-18 | 1983-12-23 | Hitachi Ltd | 基準電圧発生装置 |
| JPS59161058A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | 基準電圧発生装置 |
| JPH01112815A (ja) * | 1987-10-26 | 1989-05-01 | Toshiba Corp | 半導体集積回路 |
-
1989
- 1989-05-11 KR KR1019890006334A patent/KR900019026A/ko not_active Application Discontinuation
-
1990
- 1990-03-23 JP JP2072250A patent/JPH02306494A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785252A (en) * | 1980-11-17 | 1982-05-27 | Seiko Epson Corp | Reference voltage circuit |
| JPS58221418A (ja) * | 1982-06-18 | 1983-12-23 | Hitachi Ltd | 基準電圧発生装置 |
| JPS59161058A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | 基準電圧発生装置 |
| JPH01112815A (ja) * | 1987-10-26 | 1989-05-01 | Toshiba Corp | 半導体集積回路 |
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|---|---|---|---|---|
| JPH04366492A (ja) * | 1991-06-12 | 1992-12-18 | Samsung Electron Co Ltd | 内部電源電圧発生回路 |
| JPH06326587A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体集積回路装置 |
| JP2007013748A (ja) * | 2005-07-01 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 入出力回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900019026A (ko) | 1990-12-22 |
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