JPS58221418A - 基準電圧発生装置 - Google Patents
基準電圧発生装置Info
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- JPS58221418A JPS58221418A JP10375682A JP10375682A JPS58221418A JP S58221418 A JPS58221418 A JP S58221418A JP 10375682 A JP10375682 A JP 10375682A JP 10375682 A JP10375682 A JP 10375682A JP S58221418 A JPS58221418 A JP S58221418A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係シ、特に基準電圧発生装置に関
する。
する。
従来基準電圧としては、ＰＮ接合ダイオードの順方向電
圧降下ｖ１や逆方向降伏電圧（ツェナ電圧）Ｖｚ並びに
絶縁ゲート型電界効果トランジスタのしきい電圧Ｖｔ１
ｋ等が利用されている。さらに絶縁ゲートトランジスタ
の構造で、しきい電圧ｖ ｔ ｂが構成上バンドギャッ
プに等しくなる方式のものが提案及び製造されている。
圧降下ｖ１や逆方向降伏電圧（ツェナ電圧）Ｖｚ並びに
絶縁ゲート型電界効果トランジスタのしきい電圧Ｖｔ１
ｋ等が利用されている。さらに絶縁ゲートトランジスタ
の構造で、しきい電圧ｖ ｔ ｂが構成上バンドギャッ
プに等しくなる方式のものが提案及び製造されている。
しかしこれらの方式は、プロセス条件及び物理量を制御
するプロセス的要因によってその出力電圧は稲々の変動
する要因を持っている。
するプロセス的要因によってその出力電圧は稲々の変動
する要因を持っている。
バンドギャップ方式の基準電圧源は、Ｎ１グートＭＯ８
及びＰ＋ゲートＭＯＳトランジスタのしきい電圧差を利
用するものである。Ｎ＋ゲグーＭＯ８は、ゲート層に５
価のドナー不純物をドープすることによシ生ずるしきい
電圧を有し ｐ＋ゲグーＭＯ８は、ゲート層に３価のア
クセプター不純物をドープすることにより生ずるしきい
電圧を持っている。
及びＰ＋ゲートＭＯＳトランジスタのしきい電圧差を利
用するものである。Ｎ＋ゲグーＭＯ８は、ゲート層に５
価のドナー不純物をドープすることによシ生ずるしきい
電圧を有し ｐ＋ゲグーＭＯ８は、ゲート層に３価のア
クセプター不純物をドープすることにより生ずるしきい
電圧を持っている。
一般に３価の不純物は、酸化膜中の拡散係数が大きくゲ
ート酸化膜のような薄い酸化膜を介してゲート直下のバ
ルク層に拡散する。このためバルクの不純物濃度に依存
して決まるトランジスタのしきい電圧Ｖｔｋは変動しや
すく、Ｐ＋ゲートＭＯＳトランジスタを利用した基準電
源の出力電圧も変動することになる。
ート酸化膜のような薄い酸化膜を介してゲート直下のバ
ルク層に拡散する。このためバルクの不純物濃度に依存
して決まるトランジスタのしきい電圧Ｖｔｋは変動しや
すく、Ｐ＋ゲートＭＯＳトランジスタを利用した基準電
源の出力電圧も変動することになる。
第１図は、シリコンゲートプロセスによるＰ＋ゲートＭ
ＯＳトランジスタ及びＮ＋ゲグーＭＯＳトランジスタの
構造を示す。
ＯＳトランジスタ及びＮ＋ゲグーＭＯＳトランジスタの
構造を示す。
第２図は、ゲート層にボロン等のアクセプター不純物を
ドープしたＰ＋グー）ＭＯＳ）ランリスタとゲート層に
シん等のドナー不純物をドープしたＮ０ゲ一トＭＯＳト
ランジスタによるしきい電圧Ｖｔｈの測定例を示す（ゲ
ート酸化膜な５００ Ａ）。
ドープしたＰ＋グー）ＭＯＳ）ランリスタとゲート層に
シん等のドナー不純物をドープしたＮ０ゲ一トＭＯＳト
ランジスタによるしきい電圧Ｖｔｈの測定例を示す（ゲ
ート酸化膜な５００ Ａ）。
第２図に示すとと＜Ｎ”グー）ＭＯＳ）ランリスタでは
ウェハ内でほぼ一定のしきい゛電圧を示すが、Ｐ＋ゲー
トＭＯＳトランジスタではしきい電圧ｖｔ−の変動を生
じている。この原因は、ボロン等のアクセプター不純物
がゲート酸化膜を通ってバルク層に拡散したためにしき
い電圧Ｖｔｋが変動したと考えられる。この対策には、
ゲート酸化膜を厚くするか、あるいはゲート酸化膜上に
窒化膜のような絶縁物を配置しなければならない。しか
し、このようなことは他の回路部分と同一プロセスにな
シえず、プロセス上の変更を生じコストアップにつなが
る。また今後よシ一層のパターンの微細化に伴い、ゲー
ト酸化膜がよシ薄くなることが考えられそれに対する対
策が必要でおる。
ウェハ内でほぼ一定のしきい゛電圧を示すが、Ｐ＋ゲー
トＭＯＳトランジスタではしきい電圧ｖｔ−の変動を生
じている。この原因は、ボロン等のアクセプター不純物
がゲート酸化膜を通ってバルク層に拡散したためにしき
い電圧Ｖｔｋが変動したと考えられる。この対策には、
ゲート酸化膜を厚くするか、あるいはゲート酸化膜上に
窒化膜のような絶縁物を配置しなければならない。しか
し、このようなことは他の回路部分と同一プロセスにな
シえず、プロセス上の変更を生じコストアップにつなが
る。また今後よシ一層のパターンの微細化に伴い、ゲー
ト酸化膜がよシ薄くなることが考えられそれに対する対
策が必要でおる。
本発明の目的は、汎用プロセスを用いて製造ばらつきの
少ない安定した基準電圧を発生できる基準電圧発生装置
を提供することにある。
少ない安定した基準電圧を発生できる基準電圧発生装置
を提供することにある。
本発明の他の目的は、任意の基準電圧を設定できる基準
電圧発生装置を提供することにある。
電圧発生装置を提供することにある。
本発明の第１の特徴とするところは、同一の半導体素材
から成るＮ型半導体と真性半導体と、これら半導体のフ
ェルミ・エネルギー準位の差に基づく電圧を取シ出す手
段とを具備することにある。
から成るＮ型半導体と真性半導体と、これら半導体のフ
ェルミ・エネルギー準位の差に基づく電圧を取シ出す手
段とを具備することにある。
さらに、本発明の第２の特徴とするところは、同一の半
導体素材から成る第１導電形の半導体と第２導電形の半
導体と、これら半導体のフェルミ・エネルギー準位の差
に相当する電圧を取シ出す手段と、該電圧を増幅する手
段とを具備することにある。
導体素材から成る第１導電形の半導体と第２導電形の半
導体と、これら半導体のフェルミ・エネルギー準位の差
に相当する電圧を取シ出す手段と、該電圧を増幅する手
段とを具備することにある。
本発明を実施例に基づき説明する。
第３図は本発明の第１の実施例を示す断面図である。
第３図（ａ）は、ポリシリコン層に好ましくは１０！０
ｃｒｎ−１〜１０ ”ｃｍ−”程度の不純物濃度になる
様にシんをドープしたゲート電極３０１１を有するｐチ
ャネルＮ＋ゲートＭＯＳトランジスタ３０１とポリシリ
コン層に不純物をドープしてないゲート電極、″ ３０２１を有するｐチャネル真性ゲートＭＯＳトランジ
スタ３０２の構造を示し、第３図（ｂ）そのしきい電圧
ｖ１の測定例を示す。尚３０２１，３０２２はｓｉｏ、
等の絶縁層である１、ここで、真性とはく不純物をドー
ピングしていない状態を示し、不純物濃度が好ましくは
１０”ｃｍ−”以下の状態である。
ｃｒｎ−１〜１０ ”ｃｍ−”程度の不純物濃度になる
様にシんをドープしたゲート電極３０１１を有するｐチ
ャネルＮ＋ゲートＭＯＳトランジスタ３０１とポリシリ
コン層に不純物をドープしてないゲート電極、″ ３０２１を有するｐチャネル真性ゲートＭＯＳトランジ
スタ３０２の構造を示し、第３図（ｂ）そのしきい電圧
ｖ１の測定例を示す。尚３０２１，３０２２はｓｉｏ、
等の絶縁層である１、ここで、真性とはく不純物をドー
ピングしていない状態を示し、不純物濃度が好ましくは
１０”ｃｍ−”以下の状態である。
この図かられかるようにＮ＋ゲグーＭＯＳトランジスタ
３０１並びに真性ゲートＭＯＳトランジスタ３０２のそ
れぞれのしきい電圧は、ウェハ内で／ｌ’！ ＃！一定
の値を示している。このようにこの構成に基づく基準電
圧発生装置は製造偏差が小さく安定な基準電圧源として
利用することができる。
３０１並びに真性ゲートＭＯＳトランジスタ３０２のそ
れぞれのしきい電圧は、ウェハ内で／ｌ’！ ＃！一定
の値を示している。このようにこの構成に基づく基準電
圧発生装置は製造偏差が小さく安定な基準電圧源として
利用することができる。
第４図にゲート電極に半導体を用いたＭＯＳトランジス
タのしきい電圧Ｖｔｋについて説明する。
タのしきい電圧Ｖｔｋについて説明する。
まずＮ＋ゲグーＭＯＳトランジスタ３０１の場合につい
ては、第４図（ａ）のエネルギーバンド図よりφｙ φｂ であることが示される。
ては、第４図（ａ）のエネルギーバンド図よりφｙ φｂ であることが示される。
但しここで、
ｖＧ；半導体基板とゲート電極（Ｎ”半導体）との電位
差 Ｘ ；電子親和力 Ｅ、；エネルギー・ギャップ φｓ；ＮＷ半導体基板の表面ポテンシャルφｒＮ◆；真
性半導体のフェルミ・ポテンシャルを基準とし九Ｎｕ半
導体のフェルミ・ ポテンシャル φｒ；真性半導体の７エルミφポテンシヤルを基準とし
たＮ型半導体基板の７エル ミ・ポテンシャル ｑ ；電子の単位電荷 ■ｏ ；絶縁物に加わる電位差 Ｅｃ；伝導帯のエネルギー準位の下限 Ｅｖ；価電子帯のエネルギー準位の上限Ｅ凰 ；真性半
導体のフェルミ・準位 （１）式において、ゲート電極の仕事関数をポテンシャ
ルで表わしてφＭＷ◆とじ、又半導体の仕事関数を同様
にφ、１と）ると φｗｙ＋＝Ｘ＋ら一＋φ・・・、・・・・・・・・・（
２）ｑ であるから Ｖｎ＝−ＶＧ＋φＭ−φ１−φ畠 ・・・・・・・・
・（４）となる。
差 Ｘ ；電子親和力 Ｅ、；エネルギー・ギャップ φｓ；ＮＷ半導体基板の表面ポテンシャルφｒＮ◆；真
性半導体のフェルミ・ポテンシャルを基準とし九Ｎｕ半
導体のフェルミ・ ポテンシャル φｒ；真性半導体の７エルミφポテンシヤルを基準とし
たＮ型半導体基板の７エル ミ・ポテンシャル ｑ ；電子の単位電荷 ■ｏ ；絶縁物に加わる電位差 Ｅｃ；伝導帯のエネルギー準位の下限 Ｅｖ；価電子帯のエネルギー準位の上限Ｅ凰 ；真性半
導体のフェルミ・準位 （１）式において、ゲート電極の仕事関数をポテンシャ
ルで表わしてφＭＷ◆とじ、又半導体の仕事関数を同様
にφ、１と）ると φｗｙ＋＝Ｘ＋ら一＋φ・・・、・・・・・・・・・（
２）ｑ であるから Ｖｎ＝−ＶＧ＋φＭ−φ１−φ畠 ・・・・・・・・
・（４）となる。
また第４図（ｂ）の電荷の関係より
Ｃｏｘ−Ｖｏ＋Ｑ、−＋Ｑ、ｔ＋Ｑ）＝Ｏ””（５１で
ある。
ある。
ここで、
Ｃ６ｘＨ単位面積当り、絶縁物の容量
Ｑ６．；絶縁物中の固定電荷
Ｑ膠；半導体基板中不純物のイオン化による固定電荷
ＱＩ Ｉチャンネルとして形成されたキャリア（４）、
（５１，よシ ー Ｃｏｘ（Ｖａ＋φＭＮ＋−φＳ−φ−ｔｔ ） ＋
Ｑ、−＋Ｑ＋＋Ｑｏ ＝０ ・
・・・・・・・・（６）となる。
（５１，よシ ー Ｃｏｘ（Ｖａ＋φＭＮ＋−φＳ−φ−ｔｔ ） ＋
Ｑ、−＋Ｑ＋＋Ｑｏ ＝０ ・
・・・・・・・・（６）となる。
チャンネルＱ１ができる時のゲート電圧Ｖｏが、しきい
電圧であるから、Ｎ＋ゲグーＭＯ８）ランリスタのしき
い電圧をｖ、ｈ、◆とすると・・・・・・・・・（７） この時φｓ＝２φ１である。
電圧であるから、Ｎ＋ゲグーＭＯ８）ランリスタのしき
い電圧をｖ、ｈ、◆とすると・・・・・・・・・（７） この時φｓ＝２φ１である。
以下同様にして、真性ゲートＭＯＳトランジスタにおい
てはゲート電極の仕事関数φＭｌのみの相違で である。従ってそのしきい電圧ｖｔｈ、はここでφ８＝
２φＦ となる。
てはゲート電極の仕事関数φＭｌのみの相違で である。従ってそのしきい電圧ｖｔｈ、はここでφ８＝
２φＦ となる。
これよ＃）Ｎ＋ゲグーＭＯＳトランジスタと真性ゲート
ＭＯ８）ランリスタのしきい電圧の差Ｖｔ口Ｖ＊ｈ＊◆
は、 Ｖ＊ｈ＋ Ｖｔｂｖｕ＝ φＭＩＨ１ｙ −φＭ
Ｎ＋＝ φＴＩ −φｙＨ＋・・・・・・・・・（９
） となシ、ゲート電極を構成している半導体のフェルミ・
ポテンシャルの差になる。
ＭＯ８）ランリスタのしきい電圧の差Ｖｔ口Ｖ＊ｈ＊◆
は、 Ｖ＊ｈ＋ Ｖｔｂｖｕ＝ φＭＩＨ１ｙ −φＭ
Ｎ＋＝ φＴＩ −φｙＨ＋・・・・・・・・・（９
） となシ、ゲート電極を構成している半導体のフェルミ・
ポテンシャルの差になる。
次にＭＯＳトランジスタのしきい直圧Ｖｔｋの差を取り
出す手段について説明する。
出す手段について説明する。
以下に説明する回路は上述したフェルミ・準位の差ＩＥ
Ｉ Ｅｌｌ を取シ出すだめの一方法となシ得るが、そ
の他一般的に、異なるしきい電圧Ｖｔｂを持つＦ Ｅ
Ｔ （７） Ｖ ｔ ｈの差に基づく電圧を基準電圧と
して利用する基準電圧発生装置として応用できる。
Ｉ Ｅｌｌ を取シ出すだめの一方法となシ得るが、そ
の他一般的に、異なるしきい電圧Ｖｔｂを持つＦ Ｅ
Ｔ （７） Ｖ ｔ ｈの差に基づく電圧を基準電圧と
して利用する基準電圧発生装置として応用できる。
第５図（荀は、ＭＯＳトランジスタのしきい電圧に対応
する電圧を発生する回路であシ、第５図（ｂ）はＭＤＩ
−１ｏｔｒ特性を示す図である。ＴＮ◆、ＴＩはドレイ
ンとゲートが共通に接続された、いわゆるＭＯＳターイ
オードを構成している。
する電圧を発生する回路であシ、第５図（ｂ）はＭＤＩ
−１ｏｔｒ特性を示す図である。ＴＮ◆、ＴＩはドレイ
ンとゲートが共通に接続された、いわゆるＭＯＳターイ
オードを構成している。
Ｉｏは定電流源、ＴＮＴ、ＴＩは異なるしきい電圧ＶＮ
＋、Ｖｌとほぼ等しい相互コンダクタンスβを持つＭＯ
ＳＦＥＴであシ、各々のドレイン電圧をＶｓ＋、 ｖｉ
、とすれば であるから ＶＮ＋ ＝ Ｖｓｂｓ＋ ＋ ｆｉＵｊ””・（１１）
Ｖ＋ ＝Ｖ…＋ｆｉ；グ ・・・叫・・α２となシ、
ドレイン電圧の差をとれば、しきい電圧の差を取シ出す
ことができる。
＋、Ｖｌとほぼ等しい相互コンダクタンスβを持つＭＯ
ＳＦＥＴであシ、各々のドレイン電圧をＶｓ＋、 ｖｉ
、とすれば であるから ＶＮ＋ ＝ Ｖｓｂｓ＋ ＋ ｆｉＵｊ””・（１１）
Ｖ＋ ＝Ｖ…＋ｆｉ；グ ・・・叫・・α２となシ、
ドレイン電圧の差をとれば、しきい電圧の差を取シ出す
ことができる。
定電流源としては、十分大きな抵抗を使っても良く、特
性のそろったものであれば、拡散抵抗、多結晶Ｓｉ抵抗
、イオン打込みによって作られた抵抗、ＭＯＳトランジ
スタによる抵抗を使用することができる。
性のそろったものであれば、拡散抵抗、多結晶Ｓｉ抵抗
、イオン打込みによって作られた抵抗、ＭＯＳトランジ
スタによる抵抗を使用することができる。
この回路でＴＮ◆、ＴＩ として先に説明したＮ１ゲー
）ＭＯＳ及び真性ゲートＭｏｓを使用すれば、しきい電
圧の差と略等しい値の、Ｎ型半導体と真性半導体のフェ
ルミ・準位の差ＩＥｓ−ＥＮＩを取り出すことができる
。
）ＭＯＳ及び真性ゲートＭｏｓを使用すれば、しきい電
圧の差と略等しい値の、Ｎ型半導体と真性半導体のフェ
ルミ・準位の差ＩＥｓ−ＥＮＩを取り出すことができる
。
以上ＭＯ８）ランリスタのしきい電圧Ｖ１及びＭＯＳト
ランジスタのしきい電圧Ｖｔｋの差を取シ出す回路につ
いて説明したが、第３図（ｂ）に示されるように取υ出
されるＶ！ｂの差が小さいので以下にＶｔｋの差を整数
倍して基準電圧源として利用する方法について説明する
。
ランジスタのしきい電圧Ｖｔｋの差を取シ出す回路につ
いて説明したが、第３図（ｂ）に示されるように取υ出
されるＶ！ｂの差が小さいので以下にＶｔｋの差を整数
倍して基準電圧源として利用する方法について説明する
。
以上で述べて来た如くシリコングー）ＭＯＳでＮ０ゲ一
トＭＯ８と真性ゲートＭＯ８のしきい電圧はウェハー内
でのばらつきが小さくＮ＋ゲグーＭＯ８と真性ゲートＭ
Ｏ８のしきい電圧差を利用した基準電圧発生回路は安定
な出力電圧が得られる。しかし、Ｐ０ゲートＭＯ８とＮ
“ゲートＭＯ８のしきい電圧差を利用した基準電圧発生
回路に比べ出力゛直圧が小さい。そこで、Ｎ＋ゲグーＭ
ＯＳと真性ゲートＭＯ８の一段当シのしきい電圧差以上
を利用する場合には出力電圧を６倍する。
トＭＯ８と真性ゲートＭＯ８のしきい電圧はウェハー内
でのばらつきが小さくＮ＋ゲグーＭＯ８と真性ゲートＭ
Ｏ８のしきい電圧差を利用した基準電圧発生回路は安定
な出力電圧が得られる。しかし、Ｐ０ゲートＭＯ８とＮ
“ゲートＭＯ８のしきい電圧差を利用した基準電圧発生
回路に比べ出力゛直圧が小さい。そこで、Ｎ＋ゲグーＭ
ＯＳと真性ゲートＭＯ８の一段当シのしきい電圧差以上
を利用する場合には出力電圧を６倍する。
第６図は本発明の第２の実施例であシ、ｎ倍化の基本的
な考え方を２倍の場合を例に示している。
な考え方を２倍の場合を例に示している。
１は基準電圧発生回路の電源陽極端、１０はソース端を
電源陽極端１に接続するｐチャネルＭＯＳトランジスタ
、１１はドレインとゲートをｐｒｏｓｌｏのゲート端と
ソース端に接続するｎｆギネルＮ“ゲートＭＯＳトラン
ジスタ、１２はドレイン端を１ＭＯ８１１のドレイン端
に、ゲート端をｎＭＯ８ＩＩのソース端に接続し、ソー
スを電源陰極端に接続するｎチャネルＮ２ゲー）ＭＯＳ
）：７ンジスタ、２０はソース端を電源陽極端に接続し
、ゲート端を１）ＭＯ８ＩＯのゲートに接続するｐチャ
ネルＭＯ５）ランリスタ、２１はドレインとゲートを９
ＭＯ８２０のソース端に接続するｎチャネル真性グー）
ＭＯＳ）ランリスタ、２２はドレイン端を０ＭＯ８２１
のドレイン端に接続し、ゲート端を０ＭＯ８２１のソー
ス端に接続し、ソース端を電源陰極端に接続するｎチャ
ネル真性グー）ＭＯＳ）ランリスタである。
電源陽極端１に接続するｐチャネルＭＯＳトランジスタ
、１１はドレインとゲートをｐｒｏｓｌｏのゲート端と
ソース端に接続するｎｆギネルＮ“ゲートＭＯＳトラン
ジスタ、１２はドレイン端を１ＭＯ８１１のドレイン端
に、ゲート端をｎＭＯ８ＩＩのソース端に接続し、ソー
スを電源陰極端に接続するｎチャネルＮ２ゲー）ＭＯＳ
）：７ンジスタ、２０はソース端を電源陽極端に接続し
、ゲート端を１）ＭＯ８ＩＯのゲートに接続するｐチャ
ネルＭＯ５）ランリスタ、２１はドレインとゲートを９
ＭＯ８２０のソース端に接続するｎチャネル真性グー）
ＭＯＳ）ランリスタ、２２はドレイン端を０ＭＯ８２１
のドレイン端に接続し、ゲート端を０ＭＯ８２１のソー
ス端に接続し、ソース端を電源陰極端に接続するｎチャ
ネル真性グー）ＭＯＳ）ランリスタである。
ＭＯＳｉ２，１１．１２の構成に於いてＮ＋ゲグーＭＯ
Ｓｉ２のドレイン・ソース間電圧をＶｌとするとＮ＋ゲ
グーＭＯ８１２を流れる電流■。
Ｓｉ２のドレイン・ソース間電圧をＶｌとするとＮ＋ゲ
グーＭＯ８１２を流れる電流■。
は
１、 ＝Ｔβ。、・βｓ ｔ Ｃ（Ｖｌ −Ｖ１ｍ◆）
Ｖｔｂ−◆〕２＝−β。、βｔｔ （Ｖｔ −２Ｖｔ
ｈ−◆）” −−−−−−−−−（１３ここで、 βｏ、ＨｎチャネルＭＯ８のチャネルコンダクタンス定
数 β１．；Ｎ＋ゲグーＭＯＳの寸法比（チャネル幅／チャ
ネル長） Ｖｉｂ−−ＨＮ”ゲ ）ＭＯＳ（’）Ｌきい’に圧とな
る。一方、真性ゲートＭＯ８２２を流れる電流■２は ここで、 β■；真性ゲーグーＯ８の寸法比 Ｖｈｈｘ：真性グー）ＭＯＢのしきい電圧Ｖ、 ｉ真
性ゲートＭＯ８２２のドレイン・ソース間電圧 となる。ｎＭＯ８１１，１２のゲート電圧は同じ値であ
るため工、と工、は等しい電流となる。
Ｖｔｂ−◆〕２＝−β。、βｔｔ （Ｖｔ −２Ｖｔ
ｈ−◆）” −−−−−−−−−（１３ここで、 βｏ、ＨｎチャネルＭＯ８のチャネルコンダクタンス定
数 β１．；Ｎ＋ゲグーＭＯＳの寸法比（チャネル幅／チャ
ネル長） Ｖｉｂ−−ＨＮ”ゲ ）ＭＯＳ（’）Ｌきい’に圧とな
る。一方、真性ゲートＭＯ８２２を流れる電流■２は ここで、 β■；真性ゲーグーＯ８の寸法比 Ｖｈｈｘ：真性グー）ＭＯＢのしきい電圧Ｖ、 ｉ真
性ゲートＭＯ８２２のドレイン・ソース間電圧 となる。ｎＭＯ８１１，１２のゲート電圧は同じ値であ
るため工、と工、は等しい電流となる。
βＩ２とβＩ２を同一寸法比にすると
Ｖ、 −Ｖｔ ＝ ２ （Ｖｉｂ−＋ Ｖｔｂｔ ）
ｍｍ＋＋＋ａ７）となりＮゝゲグーＭＯ８ＩＩ、１
２と、真性グー）ＭＯ８２１，２２（７）ドレイン電圧
（７）差Ｖ、 −Ｖ。
ｍｍ＋＋＋ａ７）となりＮゝゲグーＭＯ８ＩＩ、１
２と、真性グー）ＭＯ８２１，２２（７）ドレイン電圧
（７）差Ｖ、 −Ｖ。
をとれば、２倍のしきい電圧差を取シ出すことができる
。
。
第７図は本発明の第３の実施例であり、第６図と同様の
方法で、すなわちＮ＋ゲグーＭＯ８１１と１２の間にダ
イオード接続されたＮ＋ゲグーＭＯ８をｎヶ接続し、真
性ゲートＭＯ５２１と２２の間にダイオード接続された
真性ゲートＭＯ８をｎヶ接続させるとＮ＋ゲグーＭＯＳ
ｉ２と真性ゲートＭＯ８２２のドレイン・ソース間電圧
ｖｌ’。
方法で、すなわちＮ＋ゲグーＭＯ８１１と１２の間にダ
イオード接続されたＮ＋ゲグーＭＯ８をｎヶ接続し、真
性ゲートＭＯ５２１と２２の間にダイオード接続された
真性ゲートＭＯ８をｎヶ接続させるとＮ＋ゲグーＭＯＳ
ｉ２と真性ゲートＭＯ８２２のドレイン・ソース間電圧
ｖｌ’。
■、′は
Ｖｌ’−Ｖ１’＝”（Ｖｔｈｍ＋−Ｖｔｂｔ） ””
・・・αのと表わされ、Ｎ＋ゲグーＭＯ８と真性グー）
ＭＯＳのしきい電圧差をｎ倍にすることができる。
・・・αのと表わされ、Ｎ＋ゲグーＭＯ８と真性グー）
ＭＯＳのしきい電圧差をｎ倍にすることができる。
したがって、基準電圧をＮ１ゲートと真性グー）ＭＯＳ
のしきい電圧差の整数倍のときには第７図の方法を用い
ることができる。第６図、第７図ではＩ）ＭＯ８能動負
荷とｎチャネルＮ９ゲートＭＯ８，真性グー）ＭＯＳを
用いた０ＭＯ８構成で説明したがｐチャネルＮ＋ゲート
、真性ゲートでも同様の基準電圧を出力できるのは勿論
のこと単チャネルでも可能である。
のしきい電圧差の整数倍のときには第７図の方法を用い
ることができる。第６図、第７図ではＩ）ＭＯ８能動負
荷とｎチャネルＮ９ゲートＭＯ８，真性グー）ＭＯＳを
用いた０ＭＯ８構成で説明したがｐチャネルＮ＋ゲート
、真性ゲートでも同様の基準電圧を出力できるのは勿論
のこと単チャネルでも可能である。
次に、Ｎ型半導体のエネルギー準位モデルとその温度特
性を第８図（→および（ｂ）に示す。
性を第８図（→および（ｂ）に示す。
半導体中のキャリアはドナーの不純物Ｎ６のうち、イオ
ン化して生じた電子ｎｄと価電子帯よ如励起された電子
及びホールのペアーである。不純物Ｎ−が十分大きい時
は励起された電子及びホールのベアーが無視でき、伝導
電子の数ｎはｎ ＋ ” ａ となる。ｎ４はドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数から求められ、各々 となる。ここで、 ｈ；ブランク定数 ｍ＊；電子の有効質量 これより、 となる。
ン化して生じた電子ｎｄと価電子帯よ如励起された電子
及びホールのペアーである。不純物Ｎ−が十分大きい時
は励起された電子及びホールのベアーが無視でき、伝導
電子の数ｎはｎ ＋ ” ａ となる。ｎ４はドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数から求められ、各々 となる。ここで、 ｈ；ブランク定数 ｍ＊；電子の有効質量 これより、 となる。
ここで、フェルミ・準位は、Ｅ、に接近した位置にある
場合を相定しているからに）式の第一項は無視で゛きて となる。
場合を相定しているからに）式の第一項は無視で゛きて となる。
この式の示すところは温度が低い時はもちろん、常温に
おいても不純物濃度Ｎａが高い場合には、フェルミ・準
位は伝導帯の下端とドナー準位の中間に位置し、温度の
依存性は、Ｅ、の温度特性にほぼ等しくなる。しかし温
度が十分高くなった場合には、価電子帯から励起された
電子とホールのペアーから多数となシ、不純物の影響は
少なくな）、フェルミ・準位は真性半導体の準位ＥＩに
近づく。以上の関係を示したのが、第８図（ｂ）である
。
おいても不純物濃度Ｎａが高い場合には、フェルミ・準
位は伝導帯の下端とドナー準位の中間に位置し、温度の
依存性は、Ｅ、の温度特性にほぼ等しくなる。しかし温
度が十分高くなった場合には、価電子帯から励起された
電子とホールのペアーから多数となシ、不純物の影響は
少なくな）、フェルミ・準位は真性半導体の準位ＥＩに
近づく。以上の関係を示したのが、第８図（ｂ）である
。
例えば、３を半導体集積回路製造プロセスにおいてＮ型
半導体の不純物材料としてシんＰを使用したときのＮ型
半導体と真性半導体の７エルミ・準位の差（Ｅｒｇ
Ｅｙ＋）は、温度に対する変化が２００Ｋから４００Ｋ
（−７０Ｃ〜１３０Ｇ）の範囲で、約０．５２〜０．４
３（ｅＶＩで、変化率は、０．４５ （ｍＶ／Ｃ） （
４５０１）ｐｍ／Ｃ）と温度に対して大巻な依存性を持
っている。したがって安定な基準電圧を提供するために
は次に示すような補正回路が必要となる。
半導体の不純物材料としてシんＰを使用したときのＮ型
半導体と真性半導体の７エルミ・準位の差（Ｅｒｇ
Ｅｙ＋）は、温度に対する変化が２００Ｋから４００Ｋ
（−７０Ｃ〜１３０Ｇ）の範囲で、約０．５２〜０．４
３（ｅＶＩで、変化率は、０．４５ （ｍＶ／Ｃ） （
４５０１）ｐｍ／Ｃ）と温度に対して大巻な依存性を持
っている。したがって安定な基準電圧を提供するために
は次に示すような補正回路が必要となる。
バンドギャップ型の基準電圧発生回路はＭＯＳのしきい
電圧やダイオードの順方向降下電圧を利用した基準電圧
発生回路に比べ温度に対する変化は小さい。しかし、基
準電圧発生回路を高精度アナログ回路等で用いる場合に
は基準電圧発生回路の温度依存性が問題となる。
電圧やダイオードの順方向降下電圧を利用した基準電圧
発生回路に比べ温度に対する変化は小さい。しかし、基
準電圧発生回路を高精度アナログ回路等で用いる場合に
は基準電圧発生回路の温度依存性が問題となる。
第９図は本発明の第４の実施例であシ、温度補償を考慮
したバンドギャップ基準電圧発生回路の一例を示す。１
〜２２はｎＭＯ８１２，２２の接地端子を除き第６図で
示したのと同じ構成である。
したバンドギャップ基準電圧発生回路の一例を示す。１
〜２２はｎＭＯ８１２，２２の接地端子を除き第６図で
示したのと同じ構成である。
３０はソース端を電源陽極端１に接続するｐチャネルＭ
Ｏ８）ランリスタ、３１はドレイン端を２ＭＯ８３０の
ドレイン端に接続し、ゲート端を９ＭＯ８３０のゲート
端に接続するｎチャネルＮ０ゲートＭＯＳトランジスタ
、３２はドレイン端を９ＭＯ８３０のドレイン端に接続
しゲート端をマグー）ＭＯ８３１のソース端に接続する
Ｎ９ゲー）ＭＯＳ）ランリスタ、３３はドレイン端をＮ
１ゲー・トＭＯ８３２のソース端に接続シ、ソース端を
電源陰極端に接続するｎチャネル上ランリスタ、３５は
１ＭＯ８３３のゲート端に接続するバイアス電圧入力端
子、４０はドレイン端をＮ＋ゲゲーＭＯ８１２と２２の
ソース端に接続し、ゲート端を端子３５、ソース端を電
源陰極端に接続するｎチャネルＭＯＳトランジスタであ
る。
Ｏ８）ランリスタ、３１はドレイン端を２ＭＯ８３０の
ドレイン端に接続し、ゲート端を９ＭＯ８３０のゲート
端に接続するｎチャネルＮ０ゲートＭＯＳトランジスタ
、３２はドレイン端を９ＭＯ８３０のドレイン端に接続
しゲート端をマグー）ＭＯ８３１のソース端に接続する
Ｎ９ゲー）ＭＯＳ）ランリスタ、３３はドレイン端をＮ
１ゲー・トＭＯ８３２のソース端に接続シ、ソース端を
電源陰極端に接続するｎチャネル上ランリスタ、３５は
１ＭＯ８３３のゲート端に接続するバイアス電圧入力端
子、４０はドレイン端をＮ＋ゲゲーＭＯ８１２と２２の
ソース端に接続し、ゲート端を端子３５、ソース端を電
源陰極端に接続するｎチャネルＭＯＳトランジスタであ
る。
バイアス電圧入力端子３５の電圧をＶｍとすると１ＭＯ
８３３，４０を流れる電流はそれぞれβ８．、βａｏ
ｊ ”ＭＯＳ ３３．４０（Ｄ寸法比Ｖｓｂｓ ；
” Ｍ ＯＳ Ｏしきい電圧となる。β８．とβ４゜
を１：２の割合で選択すると１１１３と工、。は１：２
の比率となる。すなわち、１ＭＯ８３３を流れる定電流
はｎＭＯ８４０に流れる定電流の半分である（２Ｉａｓ
＝Ｉ４゜）。
８３３，４０を流れる電流はそれぞれβ８．、βａｏ
ｊ ”ＭＯＳ ３３．４０（Ｄ寸法比Ｖｓｂｓ ；
” Ｍ ＯＳ Ｏしきい電圧となる。β８．とβ４゜
を１：２の割合で選択すると１１１３と工、。は１：２
の比率となる。すなわち、１ＭＯ８３３を流れる定電流
はｎＭＯ８４０に流れる定電流の半分である（２Ｉａｓ
＝Ｉ４゜）。
Ｎ１ゲー）ＭＯＳ １２のドレイン端電圧をＶＤ。
トスルトＶＤ１は９ＭＯ８３０，ｎＭＯ８３１のゲ−ト
電圧となシ、Ｎ＋ゲゲーＭＯ８３１，３２，９ＭＯ８３
０を流れる電流工、は となる。この２つの式からＶＤｌは ・・・・・・・・・（ト） と求められる。
電圧となシ、Ｎ＋ゲゲーＭＯ８３１，３２，９ＭＯ８３
０を流れる電流工、は となる。この２つの式からＶＤｌは ・・・・・・・・・（ト） と求められる。
一方、Ｎ１ゲートＭＯ８１２と真性ゲートＭＯ８２２を
流れる電流は１）ＭＯＳｉ２，２０のゲート電圧が等し
いのでそれぞれ等しい電流が流れ、各電流の和が０ＭＯ
８４０を流れる。
流れる電流は１）ＭＯＳｉ２，２０のゲート電圧が等し
いのでそれぞれ等しい電流が流れ、各電流の和が０ＭＯ
８４０を流れる。
前記した如＜ｎＭＯＳ３３を流れる電流と０ＭＯ８４０
を流れる電流の関係を１：２に選ぶとＮ＋ゲゲーＭＯ８
１２，３２を流れる電流は等しくなシ、Ｉ）ＭＯＳ３０
のドレイン端・鎮圧もＶＤ、と等しくなる。すなわち、
３０〜３３で構成する回路の入出力電圧は等しくなり、
この関係が最も安定な状態と言える。
を流れる電流の関係を１：２に選ぶとＮ＋ゲゲーＭＯ８
１２，３２を流れる電流は等しくなシ、Ｉ）ＭＯＳ３０
のドレイン端・鎮圧もＶＤ、と等しくなる。すなわち、
３０〜３３で構成する回路の入出力電圧は等しくなり、
この関係が最も安定な状態と言える。
３６はソース端を電源陽極端１に接続し、ゲート端をＮ
＋ゲゲーＭＯ８３１のドレイン端に接続し、ドレイン端
を９ＭＯ８１０のゲートに接続するｐチャネルＭＯ８）
ランリスタ、３７はドレイン端を９ＭＯ８３６のドレイ
ン端に接続しゲート端をＩ）ＭＯＳ３６のゲートに接続
するｎチャネルＮ＋ゲートＭＯ８）ランリスタ、３８は
ドレイン端をＩ）ＭＯＳ３６のドレイン端に接続し、ゲ
ート端をＮ１ゲー）ＭＯＳ３７のソース端に接続するｎ
チャネルＮ１ゲー）ＭＯＳ）ランリスタ、３９はドレイ
ン端をＮ１ゲートＭＯ８３８のソース端に接続し、ゲー
ト端をバイアス電圧入力端子３５に接続し、ソース端を
電源陰極端に接続するｎチャネルＭＯＳ）ランリスタで
ある。
＋ゲゲーＭＯ８３１のドレイン端に接続し、ドレイン端
を９ＭＯ８１０のゲートに接続するｐチャネルＭＯ８）
ランリスタ、３７はドレイン端を９ＭＯ８３６のドレイ
ン端に接続しゲート端をＩ）ＭＯＳ３６のゲートに接続
するｎチャネルＮ＋ゲートＭＯ８）ランリスタ、３８は
ドレイン端をＩ）ＭＯＳ３６のドレイン端に接続し、ゲ
ート端をＮ１ゲー）ＭＯＳ３７のソース端に接続するｎ
チャネルＮ１ゲー）ＭＯＳ）ランリスタ、３９はドレイ
ン端をＮ１ゲートＭＯ８３８のソース端に接続し、ゲー
ト端をバイアス電圧入力端子３５に接続し、ソース端を
電源陰極端に接続するｎチャネルＭＯＳ）ランリスタで
ある。
ＭＯＳ ）ランリスタ３６〜３９の構成は前記したＭＯ
Ｓトランジスタ３０〜３３の構成と同様の動作をし、０
ＭＯ８３９に流れる電流は０ＭＯ８３３と同じ′電流と
なる。したがって、９ＭＯ８３６のドレイン端はＭＯＳ
トランジスタ３０〜３３と同一の理由によ月ｅグー）
ＭＯＳ１２のドレイン・ソース間電圧ＶＤ１と等しくな
る。
Ｓトランジスタ３０〜３３の構成と同様の動作をし、０
ＭＯ８３９に流れる電流は０ＭＯ８３３と同じ′電流と
なる。したがって、９ＭＯ８３６のドレイン端はＭＯＳ
トランジスタ３０〜３３と同一の理由によ月ｅグー）
ＭＯＳ１２のドレイン・ソース間電圧ＶＤ１と等しくな
る。
温度変動を考慮するとα力式は
ＶＩ ＶＩ！＝ ２ （Ｖｔｂ＋＋＋ Ｖｔｈｔ
＞ ２ΔＶｔｈｍ＋〒・・・・・・・・・（イ） と書き換えられる。ここで、２右に、◆ＴはＮ＋ゲグー
ＮＯ８の温度変動分を表わし、理想的には真性ゲートＭ
Ｏ８は温度変動分を持たないので（至）式のように表わ
される。
＞ ２ΔＶｔｈｍ＋〒・・・・・・・・・（イ） と書き換えられる。ここで、２右に、◆ＴはＮ＋ゲグー
ＮＯ８の温度変動分を表わし、理想的には真性ゲートＭ
Ｏ８は温度変動分を持たないので（至）式のように表わ
される。
いま温度が上昇するとＮ９ゲ一トＭＯ８１２のしきい電
圧は減少し、Ｎ＋ゲグーＭＯＳのゲート電圧を下げると
ともに、９ＭＯ８３０のオン抵抗を小さくＬ、９ＭＯ８
３０のドレイン電圧は上昇する。この上昇によって本来
ＶＤ、に安定化されていたＩ）ＭＯＳ３６、Ｎ”ゲート
ＭＯ８３７のゲート電圧は上昇し９ＭＯ８３６のオン抵
抗が増加し９ＭＯ８３６のドレイン端はＶＤｌより温度
変動分だけ低下しその電圧変動は９ＭＯ８１０のゲート
に与えられる。９ＭＯ８１０はゲート電圧の低下によジ
オン抵抗が小さくな、シＮ＋グー）ＭＯＳ１２に流れる
電流が増加しドレイン端電圧は上昇する。これによって
、温度上昇に伴うＶｔｈの変動を補償する。
圧は減少し、Ｎ＋ゲグーＭＯＳのゲート電圧を下げると
ともに、９ＭＯ８３０のオン抵抗を小さくＬ、９ＭＯ８
３０のドレイン電圧は上昇する。この上昇によって本来
ＶＤ、に安定化されていたＩ）ＭＯＳ３６、Ｎ”ゲート
ＭＯ８３７のゲート電圧は上昇し９ＭＯ８３６のオン抵
抗が増加し９ＭＯ８３６のドレイン端はＶＤｌより温度
変動分だけ低下しその電圧変動は９ＭＯ８１０のゲート
に与えられる。９ＭＯ８１０はゲート電圧の低下によジ
オン抵抗が小さくな、シＮ＋グー）ＭＯＳ１２に流れる
電流が増加しドレイン端電圧は上昇する。これによって
、温度上昇に伴うＶｔｈの変動を補償する。
温度が降下した場合、Ｎ＋ゲゲーＭＯ−８１２のΔＶｔ
口令は増加しドレイン端電圧が上昇する。この電圧変動
に伴ってＮ９ゲ一トＭＯ８３１，９ＭＯ８３０のゲート
電圧が上昇しＪ）ＭＯＳ ３０のオン抵抗が増加する。
口令は増加しドレイン端電圧が上昇する。この電圧変動
に伴ってＮ９ゲ一トＭＯ８３１，９ＭＯ８３０のゲート
電圧が上昇しＪ）ＭＯＳ ３０のオン抵抗が増加する。
この電圧変化によって９ＭＯ８３０のドレイ／端電圧が
降下し、ｖＤＩで安定化されていたＩ）ＭＯＳ３６．Ｎ
＋ゲゲーＭＯ８３７のゲート電圧が降下する。この変動
分に対応して９ＭＯ８３６のオン抵抗が小さくなりドレ
イン端電圧が上昇し、Ｉ）ＭＯＳ１０のゲート電圧の上
昇にともなってＩ）ＭＯ８ＩＯのオン抵抗が増加する。
降下し、ｖＤＩで安定化されていたＩ）ＭＯＳ３６．Ｎ
＋ゲゲーＭＯ８３７のゲート電圧が降下する。この変動
分に対応して９ＭＯ８３６のオン抵抗が小さくなりドレ
イン端電圧が上昇し、Ｉ）ＭＯＳ１０のゲート電圧の上
昇にともなってＩ）ＭＯ８ＩＯのオン抵抗が増加する。
これによってＮ＋ゲグーＭＯＳ １２の電流が減少しド
レイン端電圧は低下し温度降下によるｖ１０◆の変動分
を補償する。
レイン端電圧は低下し温度降下によるｖ１０◆の変動分
を補償する。
第１０図は本発明の第５の実施例の全体構成を示す。第
１ｄ図で１〜４０は第９図の説明と同様の構成である。
１ｄ図で１〜４０は第９図の説明と同様の構成である。
６０はソース端を電源陽極端１に接続し、ゲート端とド
レイン端を接続するｐチャネルＭＯＳトランジスタ、６
１はドレイン端をＩ）ＭＯ８６０のドレイン端とｎＭＯ
８３３のゲート端に接続し、ドレイン端とゲート端を接
続しソース端を電源陰極端に接続するｎチャネルＭＯ８
）ランリスタ、７０はソース端を電源陽極端１に接続し
、ゲート端をｌ）ＭＯ８２０のドレイン端に接続するｐ
チャネルＭＯ８）ランリスタ、７１はドレイン端を９Ｍ
Ｏ８７０のドレイン端に接続し、ゲート端を８ＭＯ８６
１のドレイン端に接続し、ソース端を電源陰極端に接続
するｎチャネルＭＯ８）ランリスタ、８０は本発明にな
る具体的一実施例の基準電圧出力端子である。
レイン端を接続するｐチャネルＭＯＳトランジスタ、６
１はドレイン端をＩ）ＭＯ８６０のドレイン端とｎＭＯ
８３３のゲート端に接続し、ドレイン端とゲート端を接
続しソース端を電源陰極端に接続するｎチャネルＭＯ８
）ランリスタ、７０はソース端を電源陽極端１に接続し
、ゲート端をｌ）ＭＯ８２０のドレイン端に接続するｐ
チャネルＭＯ８）ランリスタ、７１はドレイン端を９Ｍ
Ｏ８７０のドレイン端に接続し、ゲート端を８ＭＯ８６
１のドレイン端に接続し、ソース端を電源陰極端に接続
するｎチャネルＭＯ８）ランリスタ、８０は本発明にな
る具体的一実施例の基準電圧出力端子である。
１ＭＯ８６０，８ＭＯ８６１はバイアス回路を構成する
。飽和領域における１ＭＯ８６０に流れる電流工。。は ここで、 β６゜ｉｐＭＯ８６０の寸法比 Ｖ富 Ｈ９ＭＯ８６０のドレイン端電圧Ｖ１．ｊ ９Ｍ
Ｏ８のしきい電圧 で表わされる。同様にして８ＭＯ８６１に流れる電流Ｉ
６１は ここで、 βａ ｓ ＋ ” Ｍ ＯＳ ６１ ノ寸法比Ｖｔ口、
ｎＭＯ８のしきい電圧 となる。Ｉ６゜＝工。、から、ＶＢは ・・・・・・・・・（３３） ＋Ｖｔｈ−・・・・・・・・・（３４）とな、！ｌ）、
Ｉ）ＭＯ８，１１ＭＯ８の寸法比を選択することにより
任意のバイアス醒圧を得ることができる。７０〜７１は
出力バッファ回路を構成し、しきい電圧差に応じたりＭ
Ｏ８７０のゲート電圧によ、９ｐＭＯ８７００オン抵抗
が変化しゲート電圧に対応した出力電圧が得られる。第
１０図では出力端子と電源間で出力電圧が得られる。
。飽和領域における１ＭＯ８６０に流れる電流工。。は ここで、 β６゜ｉｐＭＯ８６０の寸法比 Ｖ富 Ｈ９ＭＯ８６０のドレイン端電圧Ｖ１．ｊ ９Ｍ
Ｏ８のしきい電圧 で表わされる。同様にして８ＭＯ８６１に流れる電流Ｉ
６１は ここで、 βａ ｓ ＋ ” Ｍ ＯＳ ６１ ノ寸法比Ｖｔ口、
ｎＭＯ８のしきい電圧 となる。Ｉ６゜＝工。、から、ＶＢは ・・・・・・・・・（３３） ＋Ｖｔｈ−・・・・・・・・・（３４）とな、！ｌ）、
Ｉ）ＭＯ８，１１ＭＯ８の寸法比を選択することにより
任意のバイアス醒圧を得ることができる。７０〜７１は
出力バッファ回路を構成し、しきい電圧差に応じたりＭ
Ｏ８７０のゲート電圧によ、９ｐＭＯ８７００オン抵抗
が変化しゲート電圧に対応した出力電圧が得られる。第
１０図では出力端子と電源間で出力電圧が得られる。
第１１図は本発明の第６の実施例であシ、ｎ倍化した場
合のＮ＋ゲグーＭＯ８と真性グー） ＭＯ，Ｓのしきい
電圧差を利用した基準電圧の構成を示している。第１１
図は第７図と第１０図の組み合わされた構成となる。
合のＮ＋ゲグーＭＯ８と真性グー） ＭＯ，Ｓのしきい
電圧差を利用した基準電圧の構成を示している。第１１
図は第７図と第１０図の組み合わされた構成となる。
本発明の一実施例によれば、
（１）プロセス上ばらつきの少ない基準電圧源を構成で
き、基準電圧出力をＮ′″ゲーグーＯ８と真性ゲートＭ
Ｏ８のしきい電圧差の整数倍出力が得られ、ＩＣ内の基
準電圧応用を拡大できる。
き、基準電圧出力をＮ′″ゲーグーＯ８と真性ゲートＭ
Ｏ８のしきい電圧差の整数倍出力が得られ、ＩＣ内の基
準電圧応用を拡大できる。
（２）バンドギャップ基準電源のもつ温度変動を補償回
路で低減し、温度変動の少ないバンドギャップ基準電源
を構成できる。
路で低減し、温度変動の少ないバンドギャップ基準電源
を構成できる。
本発明の具体的一実施例ではＮ９ゲー）ＭＯ８と真性ゲ
ートＭＯ８のしきい電圧差の整数倍の出力電圧を得るこ
とができたが、任意のしきい電圧差に対応した基準電圧
出力を得るには第１２図に示すようにする。
ートＭＯ８のしきい電圧差の整数倍の出力電圧を得るこ
とができたが、任意のしきい電圧差に対応した基準電圧
出力を得るには第１２図に示すようにする。
第１２図はＮ０ゲ一トＭＯ８と真性ゲートＭＯ８の１段
のしきい電圧差を利用するもので１〜７１の各素子は第
１０図で説明したと同じ機能を有する本発明の第７の実
施例である。
のしきい電圧差を利用するもので１〜７１の各素子は第
１０図で説明したと同じ機能を有する本発明の第７の実
施例である。
１００は十入力端子をＩ）ＭＯ８７０のドレイン端に接
続する演算増幅器、几１は一端を演算増幅器１００の一
入力端子に接続し、他端を電源陰極端に接続する抵抗器
、Ｒ３は一端を演算増幅器の一入力端子に接続し、他端
を演算増幅器の出力端子に接続する抵抗器である。
続する演算増幅器、几１は一端を演算増幅器１００の一
入力端子に接続し、他端を電源陰極端に接続する抵抗器
、Ｒ３は一端を演算増幅器の一入力端子に接続し、他端
を演算増幅器の出力端子に接続する抵抗器である。
本構成での出力端子１０１の出力電圧ｖ０はで表わされ
る。ここでＶｌ、は９ＭＯ８７０のドレイ／端電圧であ
る。
る。ここでＶｌ、は９ＭＯ８７０のドレイ／端電圧であ
る。
第１２図の出力電圧も電源陽極端１と９ＭＯ８７０のド
レイン端で得られている。
レイン端で得られている。
以上述べてきた実施例、応用例によｐｃＭＯ８は勿論単
チャネルＭＯ８でも任意の安定した基準電圧を出力でき
るバンドギャップ基準電源が構成できるので高精度のオ
ンチップ電源内蔵のＩＣな製造することができる。
チャネルＭＯ８でも任意の安定した基準電圧を出力でき
るバンドギャップ基準電源が構成できるので高精度のオ
ンチップ電源内蔵のＩＣな製造することができる。
本発明によれば通常のプロセスで製造ばらつきの少ない
安定した基準電圧を発生できる。
安定した基準電圧を発生できる。
さらに、本発明によれば任意に基準電圧を設定できる。
第１図は、シリコンゲートプロセスによるＰ＋ゲートＭ
ＯＳ１ｙンジスタ及びＮ” ＭＯＳ ）ランリスタの構
造を示す図、第２図は、ゲート層にボロンをドープした
Ｐ９ゲートＭＯＳトランジスタとゲート層にシんをドー
プし九Ｎ１ゲートＭＯＳトランジスタによるしきい電圧
の測定例を示す図、第３図（ａ）は、本発明の具体的な
第１の実施例であるところのゲート層にシんをドープし
たＮ＋ダグ−ＭＯＳ）ランリスタとゲート層ノンドープ
の真性ゲートＭＯＳトランジスタの構造を示す図、第３
図（ｂ）は、第３図（→のしきい電圧の測定例を示す図
、第４図（ａ） 、 （ｂ）は、それぞれＮ＋型半導体
−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の状
態を示す図、第５図（ａ） 、 （ｂ）は、夫々異なる
しきイ’ｔ 圧Ｖ ｔ ｈを持つ２つのＭＯＳ）ランリ
スタのｖｌの差を取シ出すためのＭＯＳダイオード回路
とその特性を示す図、第６図は、本発明の第２の実施例
であるところのｎ倍化の基本的な考え方を２倍の場合を
例に示す図、第７図は、本発明の第３の実施例であると
ころの第６図と同様の方法でｎ倍化する回路を示す図、
第８図（ａ） 、 （ｂ）は、それぞれＮｆｆ１半導体
のバンド構造とフェルミ・準位Ｅｔを示す図、第９図は
、本発明の第４の実施例であるところの温度補償を考慮
した場合を示す図、第１０図は、本発明の第５の実施例
の全体構成を示す図、第１１図く本発明の第６の実施例
でしきい電圧差をｎ倍化（整数倍）した場合の構成を示
す図、第１２図は、本発明の第７の実施例でしきい電圧
差を任意の値に倍数する場合の構成を示す図である。 １１．１２．Ｉｎ、３０１・Ｎ＋ゲゲーＭＯ８）ランリ
スタ、２１，２２，２ｎ、３０２・・・真性ゲ躬 １
口 第 ２ 口 も３刀 竿 ｌ＋口 （６） 第６ 口 只−′Ｉ ロ
ＯＳ１ｙンジスタ及びＮ” ＭＯＳ ）ランリスタの構
造を示す図、第２図は、ゲート層にボロンをドープした
Ｐ９ゲートＭＯＳトランジスタとゲート層にシんをドー
プし九Ｎ１ゲートＭＯＳトランジスタによるしきい電圧
の測定例を示す図、第３図（ａ）は、本発明の具体的な
第１の実施例であるところのゲート層にシんをドープし
たＮ＋ダグ−ＭＯＳ）ランリスタとゲート層ノンドープ
の真性ゲートＭＯＳトランジスタの構造を示す図、第３
図（ｂ）は、第３図（→のしきい電圧の測定例を示す図
、第４図（ａ） 、 （ｂ）は、それぞれＮ＋型半導体
−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の状
態を示す図、第５図（ａ） 、 （ｂ）は、夫々異なる
しきイ’ｔ 圧Ｖ ｔ ｈを持つ２つのＭＯＳ）ランリ
スタのｖｌの差を取シ出すためのＭＯＳダイオード回路
とその特性を示す図、第６図は、本発明の第２の実施例
であるところのｎ倍化の基本的な考え方を２倍の場合を
例に示す図、第７図は、本発明の第３の実施例であると
ころの第６図と同様の方法でｎ倍化する回路を示す図、
第８図（ａ） 、 （ｂ）は、それぞれＮｆｆ１半導体
のバンド構造とフェルミ・準位Ｅｔを示す図、第９図は
、本発明の第４の実施例であるところの温度補償を考慮
した場合を示す図、第１０図は、本発明の第５の実施例
の全体構成を示す図、第１１図く本発明の第６の実施例
でしきい電圧差をｎ倍化（整数倍）した場合の構成を示
す図、第１２図は、本発明の第７の実施例でしきい電圧
差を任意の値に倍数する場合の構成を示す図である。 １１．１２．Ｉｎ、３０１・Ｎ＋ゲゲーＭＯ８）ランリ
スタ、２１，２２，２ｎ、３０２・・・真性ゲ躬 １
口 第 ２ 口 も３刀 竿 ｌ＋口 （６） 第６ 口 只−′Ｉ ロ
Claims (1)
- 【特許請求の範囲】 １、同一の半導体素材から成るＮ型半導体と真性半導体
と、これら半導体のフェルミ・エネルギー準位の差に基
づく電圧を取シ出す手段とを具備することを特徴とする
基準電圧発生装置。 λ 特許請求の範囲第１項に於いて、上記Ｎ型半導体は
第１のＭＯＳ）ランリスタのゲート電極を構成し、上記
真性半導体は上記第１のＭＯＳ）ランリスタと同じ半導
体基体に形成された第２のＭＯＳトランジスタのゲート
電極を構成し、上記フェルミ・エネルギー準位の差に基
づく電圧を取シ出す手段は上記第１及び第２のＭＯＳ
トランジスタのしきい電圧の差を利用して成ることを特
徴とする基準電圧発生装置。 ３、同一の半導体素材から成る第１導電形の半導体と第
２導電形の半導体と、これら半導体のフェルミ・エネル
ギー準位の差に相当する電圧を取り出す手段と、該電圧
を増幅する手段とを具備することを特徴とする基準電圧
発生装置。 ４、特許請求の範囲第３項に於いて、該電圧を増幅する
手段は、該電圧を整数倍する手段であることを特徴とす
る基準電圧発生装置。 ５、特許請求の範囲第３項に於いて、上記第１導電形半
導体は第１のＭＯＳトランジスタのゲート電極を構成し
、上記第２導電形半導体は上記第１のＭＯＳ ）ランリ
スタと同じ半導体基体に形成された第２のＭＯＳトラン
ジスタのゲート電極を構成し、上記フェルミ・エネルギ
ー準位の差に相当する電圧を取り出す手段は上記第１及
び第２のＭＯＳ）ランリスタのしきい電圧の差を利用し
て成シ、上記電圧を増幅する手段は、第１導電形半導体
よシなるゲート電極を有し、ソース（ドレイン）端が上
記第１のＭＯＳトランジスタのゲート端に接続され、ゲ
ート端及びドレイン（ソース）端が上記第１のＭＯＳ）
ランリスタのドレイン（ソース）端に接続される第３の
ＭＯＳ）、＞ンリスタと、第２導電形半導体よりなるゲ
ート電極を有し、ソースＣドレイン）端が上記第２のＭ
Ｏ８トランジスタのゲート端に接続され、ゲート端及び
ドレイ／（ソース）端が上記第２のＭＯＳ）ランリスタ
のドレイン（ソース）端に接続される第４のＭＯＳ）ラ
ンリスタとから構成されることを特徴とする基準電圧発
生装置。 ６、％許請求の範囲第５項に於いて、上記第１のＭＯＳ
）？ンリスタのゲート端と上記第３のＭＯＳトランジ
スタのソース（ドレイン）端との間に第１導電形半導体
よシなるゲート電極を有するｎ個（ｎ≧１）のＭＯＳを
ダイオード接続し、上記第２のＭＯＳ ）ランリスタの
ゲート端と上記第４のＭＯＳ）ランリスタのソース（ド
レイン）端との間に第２導電形半導体よシなるゲート電
極を有するｎ個（ｎ≧１）のＭＯＳをダイオード接続す
ることを特徴とする基準電圧発生装置。 ７、特許請求の範囲第３項に於いて、上記第１導電形の
半導体と上記第２導電形１との少なくとも一方の温度変
動を補償する回路を有することを特徴とする基準電圧発
生装置。 ８、特許請求の範囲第３項から第７項までのいずれか一
つに於いて、上記第１導電形の半導体はＮ型半導体であ
シ、上記第２導電形の半導体は真性半導体であることを
特徴とする基準電圧発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375682A JPS58221418A (ja) | 1982-06-18 | 1982-06-18 | 基準電圧発生装置 |
| EP83105935A EP0097338A3 (en) | 1982-06-18 | 1983-06-16 | Reference voltage generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375682A JPS58221418A (ja) | 1982-06-18 | 1982-06-18 | 基準電圧発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58221418A true JPS58221418A (ja) | 1983-12-23 |
Family
ID=14362382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10375682A Pending JPS58221418A (ja) | 1982-06-18 | 1982-06-18 | 基準電圧発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0097338A3 (ja) |
| JP (1) | JPS58221418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306494A (ja) * | 1989-05-11 | 1990-12-19 | Samsung Electron Co Ltd | 基準電圧発生回路 |
| JP2007133637A (ja) * | 2005-11-10 | 2007-05-31 | Univ Nihon | 基準電圧発生回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1179823B (it) * | 1984-11-22 | 1987-09-16 | Cselt Centro Studi Lab Telecom | Generatore di tensione differenziale di rifferimento per circuiti integrati ad alimentazione singola in tecnologia nmos |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539411A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Reference voltage generator |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4170818A (en) * | 1975-06-16 | 1979-10-16 | Hewlett-Packard Company | Barrier height voltage reference |
| CH657712A5 (de) * | 1978-03-08 | 1986-09-15 | Hitachi Ltd | Referenzspannungserzeuger. |
| CH628462A5 (fr) * | 1978-12-22 | 1982-02-26 | Centre Electron Horloger | Source de tension de reference. |
| US4206946A (en) * | 1979-03-19 | 1980-06-10 | General Motors Corporation | Vehicle convertible seat and locking arrangement |
-
1982
- 1982-06-18 JP JP10375682A patent/JPS58221418A/ja active Pending
-
1983
- 1983-06-16 EP EP83105935A patent/EP0097338A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5539411A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Reference voltage generator |
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| JPH02306494A (ja) * | 1989-05-11 | 1990-12-19 | Samsung Electron Co Ltd | 基準電圧発生回路 |
| JP2007133637A (ja) * | 2005-11-10 | 2007-05-31 | Univ Nihon | 基準電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0097338A3 (en) | 1984-10-24 |
| EP0097338A2 (en) | 1984-01-04 |
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