JP2005333484A

JP2005333484A - リング発振回路

Info

Publication number: JP2005333484A
Application number: JP2004150768A
Authority: JP
Inventors: Fujio Higuchi; 藤男樋口; Toyoo Kondo; 豊生今藤
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-05-20
Filing date: 2004-05-20
Publication date: 2005-12-02
Also published as: US20050258911A1

Abstract

【課題】
リングオシレータのトランジスタの閾値のばらつきにより、発振周波数が変動してしまうという課題がある。
【解決手段】
本発明によるリング発振回路２０は、定電流回路１０およびリングオシレータ２０を有している。リングオシレータ２０では、複数のインバータ２１がリング状に接続されて、発振動作が行われている。このインバータ２１の各々に定電流回路１０により生成された定電流が供給さている。この定電流回路が生成する定電流の値はインバータの閾値に基づいて決定される。
【選択図】図１

Description

本発明は発振回路に関し、特に奇数段のインバータをリング状に接続して構成されるリング発振回路に関する。

クロック信号を生成するための回路として、一般的にリング発振回路が用いられている。奇数段のＣＭＯＳインバータをリング状に接続して構成された通常のリング発振回路では、温度が変化した場合や、製造ばらつきによりインバータのしきい値が変化した場合に、その発振周波数が変化する。

特許文献１には、温度に依存しないリング発振回路の例が示されている。特許文献１に記載のリング発振回路は、温度に依存しない定電流回路を有している。この定電流回路を構成するｐ型トランジスタと、リング発振回路を構成する複数のインバータ内のｐ型トランジスタとでカレントミラーを構成するように接続することで、各インバータに流れる電流をほぼ等しくすることが示されている。
特開２００３−２８３３０５号公報

上述したような技術では、温度に基づいた発振周波数の変化には対応しているものの、インバータの閾値ばらつきに基づいた発振周波数の変化には対応していなかった。

本発明によるリング発振回路は、複数のインバータがリング状に接続され、前記インバータの各々に定電流が供給されるリングオシレータと、前記定電流を生成する定電流回路とを有し、前記定電流の値は前記インバータの閾値に基づいて決定される。この構成により、インバータの閾値が変動しても安定した発振周波数を得ることが出来る。

また、前記インバータは第１導電型の第１のトランジスタと第２導電型の第２のトランジスタを有し、前記定電流回路は第２導電型の第３のトランジスタを有し、前記定電流回路は前記第３のトランジスタの閾値に基づいて生成する前記定電流の値を決定する。第３のトランジスタにより定電流値が決められるため、インバータのトランジスタの閾値の変動に対応が可能である。

さらに、前記第２のトランジスタと前記第３のトランジスタは同一工程で形成されたトランジスタである。同一工程で形成されているため第２のトランジスタの製造のばらつきによる閾値変化を第３のトランジスタに反映させることが可能である。

また、前記定電流の値は前記インバータの閾値の変動に基づいて変化する。閾値の変化に応じて定電流の値が変化するため、発振周波数を安定させることが出来る。

一方、本発明のリング発振回路では複数のインバータがリング状に接続され、前記インバータの各々に定電流が供給されるリングオシレータと、前記定電流を生成する定電流回路とを有し、前記定電流回路は、ソースが第１の電源に接続され、ゲートがドレインに接続された第１導電型の第１のトランジスタと、前記第１のトランジスタのドレインと第２の電源との間に接続された第２導電型の第２のトランジスタと、ゲートが前記第１のトランジスタのドレインに接続され、ソースが第１の電源に接続された第１導電型の第３のトランジスタと、ドレインおよびゲートが前記第３のトランジスタのドレインおよび前記第２のトランジスタのゲートに接続された第２導電型の第４のトランジスタと、ドレインおよびゲートが前記第４のトランジスタのソースに接続され、ソースが前記第２の電源に接続された第２導電型の第５のトランジスタを有している。この第５のトランジスタにより、第２のトランジスタのゲート電圧が変化し、インバータの閾値が変動しても安定した発振周波数を得ることが可能である。

また、上記のリング発振回路において、前記インバータはソースが第1の電源に接続され、ゲートが前記第1のトランジスタのゲートに接続された第１導電型の第６のトランジスタと、ソースが第２の電源に接続され、ドレインが前記第６のトランジスタのドレインに接続された第２導電型の第７のトランジスタとを有し、前記第５のトランジスタと前記第７のトランジスタは同一工程で形成されたトランジスタである。第５のトランジスタと第７のトランジスタが同一工程で形成されることにより、第７のトランジスタの閾値のばらつきを第５のトランジスタに反映させることが可能である。

さらに本発明の他の実施形態のリング発振回路は、複数のインバータがリング状に接続され、前記インバータの各々に定電流が供給されるリングオシレータと、前記定電流を生成する定電流回路とを有し、前記定電流回路は、ソースが第１の電源に接続され、ゲートがドレインに接続された第１導電型の第１のトランジスタと、ソースが抵抗を介して第２の電源に接続され、ドレインが前記第１のトランジスタのドレインに接続された第２のトランジスタと、ゲートが前記第１のトランジスタのドレインに接続され、ソースが第１の電源に接続された第１導電型の第３のトランジスタと、ソースが第２の電源に接続され、ゲートが前記第２のトランジスタのソースと前記抵抗との間のノードに接続され、ドレインが前記第３のトランジスタのドレインおよび前記第２のトランジスタのゲートに接続された第２導電型の第４のトランジスタとを有している。このような構成とすることにより、より少ない素子数で安定した発振周波数を得るリング発振回路を構成することが可能である。

また、上記の他の実施形態のリング発振回路では、前記インバータはソースが第1の電源に接続され、ゲートが前記第1のトランジスタのゲートに接続された第１導電型の第５のトランジスタと、ソースが第２の電源に接続され、ドレインが前記第５のトランジスタのドレインに接続された第２導電型の第６のトランジスタとを有し、前記第４のトランジスタと前記第６のトランジスタは同一工程で形成されたトランジスタである。第５のトランジスタと第７のトランジスタが同一工程で形成されることにより、第６のトランジスタの閾値のばらつきを第４のトランジスタに反映させることが可能である。

本発明により、製造ばらつきなどによりトランジスタの閾値が変動しても安定した発振周波数を得ることが可能となる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は実施の形態１におけるリング発振回路を示す回路図である。図１に示されるようにこの実施の形態１のリング発振回路は定電流回路１０、リングオシレータ２０および波形整形回路３０を有している。

図１に示すように、定電流回路１０は、基本電流源１１と第２の電流源１２とを備えている。基本電流源１１は、第１導電型のトランジスタであるＰＭＯＳトランジスタＰ１０、第２導電型のトランジスタであるＮＭＯＳトランジスタＮ１０およびバイアス電圧生成用抵抗Ｒ１を有している。

ＰＭＯＳトランジスタＰ１０のソースは第１の電源である電源電圧ＶＤＤに接続され、ＰＭＯＳトランジスタＰ１０のゲートとドレインが互いに接続されている。ＮＭＯＳトランジスタＮ１０のドレインはＰＭＯＳトランジスタＰ１０のドレインに接続され、ソースは抵抗Ｒ１を介して第２の電源である接地電位（ＧＮＤ）に接続されている。このようにして基本電流源１１ではＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１０および抵抗Ｒ１が第１の電源と第２の電源の間に直列に接続されている。

第２の電流源１２は第１導電型のトランジスタであるＰＭＯＳトランジスタＰ１１、第２導電型のトランジスタであるＮＭＯＳトランジスタＮ１１および第２導電型のトランジスタであるＮＭＯＳトランジスタＮ１２を有している。

ＰＭＯＳトランジスタＰ１１のソースは電源電圧ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ１１のドレインに接続されている。ＮＭＯＳトランジスタＮ１１のソースはＮＭＯＳトランジスタＮ１２のドレインに接続されている。ＮＭＯＳトランジスタＮ１２のゲートとドレインが互いに接続され、ソースは接地電位（ＧＮＤ）に接続されている。このようにして第２の電流源１２ではＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１およびＮ１２が第１の電源と第２の電源の間に直列に接続されている。

なお第２の電流源１２のＰＭＯＳトランジスタＰ１１のゲートは基本電流源１１のＰＭＯＳトランジスタＰ１０のゲートに接続され、ＮＭＯＳトランジスタＮ１１のゲートおよびドレインは基本電流源１１のＮＭＯＳトランジスタＮ１０のゲートに接続されている。このように接続することで基本電流源１１に流れる電流に基づいて、基本電流源１１に流れる電流とほぼ等しい電流を流すカレントミラーを構成している。

リングオシレータ２０は奇数段（２ｎ＋１段、ただしｎは自然数）のインバータ２１−１〜２１−２ｎ＋１がリング状に接続されたリングオシレータである。各インバータ２１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有している。各インバータ２１内のＰＭＯＳトランジスタとＮＭＯＳトランジスタは第1の電源（ＶＤＤ）と第２の電源（ＧＮＤ）間に直列に接続されている。図１を参照して以下にその接続を詳細に示す。

リングオシレータで１段目のインバータ２１−１を構成するＰＭＯＳトランジスタＰ１のソースは第1の電源ＶＤＤに接続されている。そして、ＰＭＯＳトランジスタＰ１のゲートは定電流回路１０のＰＭＯＳトランジスタＰ１０のゲートに接続され、カレントミラーを構成している。一方、ＮＭＯＳトランジスタＮ１のドレイン端子はＰ型トランジスタＰ１のドレインに接続され、ソースは第２の電源（ＧＮＤ）に接続されている。

また、２段目のインバータ２１−２を構成するＰＭＯＳトランジスタＰ２のソースはＶＤＤに接続され、ゲートは１段目のインバータと同様、ＰＭＯＳトランジスタＰ１０のゲートに接続されている。一方、ＮＭＯＳトランジスタＮ２のドレインはＰＭＯＳトランジスタＰ２のドレインに接続され、ソースは接地に接続されている。また、ＮＭＯＳトランジスタＮ２のゲートは、１段目のインバータの出力、すなわち、ＰＭＯＳトランジスタＰ１のドレインおよびＮＭＯＳトランジスタＮ１のドレインに接続されている。このＮＭＯＳトランジスタのゲートに与えられる電圧が各インバータの入力信号に相当している。

図示されていないが、３段目のインバータも同様に、ＰＭＯＳトランジスタＰ３のゲートは定電流回路１０に接続され、３段目のインバータの入力となるＮＭＯＳトランジスタＮ３のゲートは２段目のインバータの出力に接続されている。このような構成のインバータが２ｎ＋１段にわたり繰り返されることにより、リングオシレータ２０が構成される。そして、２ｎ＋１段目のインバータ２１−２ｎ＋１の出力端子、すなわち、ＰＭＯＳトランジスタＰ２ｎ＋１のドレインおよびＮＭＯＳトランジスタＮ２ｎ＋１のドレインに、１段目のインバータを構成するＮＭＯＳトランジスタＮ１のゲートが接続されている。このように、最終段（２ｎ＋１段）の出力を１段目のＮＭＯＳトランジスタＮ１のゲートに入力することで、リング状の発振回路を構成している。またこの最終段のインバータ２１−２ｎ＋１の出力がリングオシレータ２０の出力端子となる。

図１に示すように、このリングオシレータ２０の出力端子と接地との間には、容量Ｃが接続されている。この容量Ｃはリングオシレータ２０の発振周波数を調整するために設けられているものである。この容量ＣがＰＭＯＳトランジスタＰ２ｎ＋１を介しての充電およびＮＭＯＳトランジスタＮ２ｎ＋１を介しての放電を繰り返すことにより発振動作が行われる。

波形整形回路３０は少なくとも１段以上のインバータで構成される。図１に示すように、インバータを構成するＰＭＯＳトランジスタＰ３１のソースはＶＤＤに接続されている。そして、ＰＭＯＳトランジスタＰ３１のゲートは定電流回路１０のＰＭＯＳトランジスタＰ１０のゲートに接続され、カレントミラーを構成している。一方、ＮＭＯＳトランジスタＮ３１のドレイン端子はＰ型トランジスタＰ３１のドレインに接続され、ソースは接地に接続されている。またＮＭＯＳトランジスタＮ３１のゲートはリングオシレータ２０の出力端子に接続されている。波形整形回路３０の最終段のインバータの出力が、この実施の形態１のリング発振回路の出力となる。図1に示された回路では、波形整形用のインバータは１段のみ示されている。したがってＰＭＯＳトランジスタＰ３１のドレインとＮＭＯＳトランジスタＮ３１のドレインが接続された点がリング発振回路の出力端子である。

なお、上述の定電流回路１０におけるＮＭＯＳトランジスタＮ３と、インバータ２１−１〜２１−２ｎ＋１におけるＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１は、製造時に同一の工程で形成されるトランジスタである。さらに上述のように、基本電流源１１と第２の電流源１２はカレントミラー接続されている。したがって基本電流源１１のＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１０およびバイアス電圧生成用抵抗Ｒ１を通って流れる電流と、第２の電流源１２のＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１、Ｎ１２を通って流れる電流は等しくなる。またリングオシレータ２０の複数のＰＭＯＳトランジスタＰ１〜Ｐ２ｎ＋１も、定電流源１０の基本電流源１１とカレントミラー接続されているのでＰＭＯＳトランジスタＰ１〜Ｐ２ｎ＋１にも同様の電流が流れる。

上述したようなリング発振回路において、リングオシレータ２０の出力端子における出力電圧の波形（ＸＯＵＴ）を示したものが図２である。以下図２を用いてこのリングオシレータ２０の動作について説明する。リングオシレータ２０の出力端子に接続された容量Ｃは、ＰＭＯＳトランジスタＰ２ｎ＋１を介して流れる電流により徐々に充電される。そして、インバータ２１の閾値ＶＴＨまで電圧が充電されると、この出力端子につながれたＮＭＯＳトランジスタＮ１がＯＮ状態となる。その結果、１段目のインバータ２１−１の出力はＬレベルとなり、２段目のインバータ２１−２のＮＭＯＳトランジスタＮ２がＯＦＦとなる。そして３段目のインバータのＮＭＯＳトランジスタＮ３がＯＮし、４段目のＮＭＯＳトランジスタがＯＦＦするという動作がインバータ２１の段数に応じて繰り返され、ＮＭＯＳトランジスタＮ２ｎ＋１がＯＮする事で容量Ｃは放電される。この容量Ｃの放電に応じて１段目のインバータ２１−１のＮＭＯＳトランジスタはＯＦＦ状態とされ、上述とは逆の動作が繰り返されてＮＭＯＳトランジスタＮ２ｎ＋１がオフ状態となり、再び容量Ｃの充電が開始される。このような動作が繰り返されることにより、リングオシレータ２０は所定の周波数で発振する。

ここで、インバータ２１の閾値ＶＴＨは各インバータ２１のＰＭＯＳトランジスタの電流値とＮＭＯＳトランジスタの電流値が逆転する電圧で決まる値である。上述のとおり、各インバータのＰＭＯＳトランジスタには定電流回路１０に基づいた電流が流されている。この定電流の値が小さい場合、インバータ２１の閾値ＶＴＨは、ほぼＮＭＯＳトランジスタの閾値Ｖｔｈによって決定される値となる。つまり、インバータのＰＭＯＳトランジスタを流れる電流（定電流回路１０が生成する電流）によって容量ＣがＮＭＯＳトランジスタＮ１の閾値Ｖｔｈまで充電される時間に応じて、発振周波数が決定されることになる。なお、以降インバータの閾値ＶＴＨについて、インバータ２１のＮＭＯＳトランジスタの閾値Ｖｔｈを中心として説明し、簡略化のためＰＭＯＳトランジスタの閾値については考えないものとする。

ここで、製造時のプロセスばらつきなどによって、インバータ２１のＮＭＯＳトランジスタの閾値Ｖｔｈに変動が生じた場合の定電流回路１０の動作について詳細に説明する。基本電流源１１に流れる定電流の値は、主にバイアス電圧発生用の抵抗Ｒ１の値によって決められるが、基本電流源１１のＮＭＯＳトランジスタＮ１０のゲートには、ＮＭＯＳトランジスタＮ１１のドレイン電圧が与えられているため、このノードの電圧が変化することによって、ＮＭＯＳトランジスタＮ１０のゲート電圧が変化し、基本電流源１１により生成される定電流も変化することとなる。ＮＭＯＳトランジスタＮ１０のゲートに与えられる電圧ＶＧ_Ｎ１０とし、ＮＭＯＳトランジスタＮ１１、Ｎ１２の閾値をそれぞれＶｔｈ_Ｎ１１、Ｖｔｈ_Ｎ１２とした場合、
ＶＧ_Ｎ１０＝Ｖｔｈ_Ｎ１１＋Ｖｔｈ_Ｎ１２
となる。

上述したように、第２の電流源１２のＮＭＯＳトランジスタＮ１２はリングオシレータ２０におけるＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１と同一の工程で形成されたトランジスタである。したがって、例えばプロセスのばらつきによりインバータ２１のＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１の閾値Ｖｔｈが高くなってしまった場合、ＮＭＯＳトランジスタＮ１２の閾値Ｖｔｈ_Ｎ１２も高くなる。一方、ＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１の閾値Ｖｔｈが低くなってしまった場合は、ＮＭＯＳトランジスタＮ１２の閾値Ｖｔｈ_Ｎ１２も低くなる。したがって上述の式でＶｔｈ_Ｎ１１が一定であるとすると、ＮＭＯＳトランジスタＮ１０のゲートに与えられる電圧はＮＭＯＳトランジスタＮ１２の閾値の変化に基づいて変動する。ＮＭＯＳトランジスタＮ１２の閾値Ｖｔｈ_Ｎ１２はインバータ２１のＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１の閾値Ｖｔｈの変動に基づいているので、Ｖｔｈが高くなった場合はそれに伴って、ＮＭＯＳトランジスタＮ１０のゲート電圧ＶＧ_Ｎ１０も高くなり、Ｖｔｈが低くなった場合のＶＧ_Ｎ１０は低くなる。

図３はリングオシレータのＮＭＯＳトランジスタの閾値Ｖｔｈが変化した場合に、基本電流源１１のＮＭＯＳトランジスタＮ１０のゲートに与えられる電圧と、基本電流源１１に流れる電流Ｉｒｅｆの関係を概念的に示したものである。インバータ２１のＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１の閾値Ｖｔｈが高くなった場合は、ＮＭＯＳトランジスタＮ１２の閾値Ｖｔｈ_Ｎ１２も高くなる。上述の式に従って、ＮＭＯＳトランジスタＮ１０のゲートに与えられる電圧ＶＧ_Ｎ１０も高くなるため、図３に示されるようにＮＭＯＳトランジスタＮ１０に流れる電流の飽和電流値も大きくなる。その結果、基本電流源１１の出力電流Ｉｒｅｆも大きくなる。（図３参照）一方、ＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１の閾値が低くなった場合は、ＮＭＯＳトランジスタＮ１０のゲートに与えられる電圧も低くなるため、ＮＭＯＳトランジスタＮ１０に流れる飽和電流値も小さくなる。その結果、基本電流源１１の出力電流Ｉｒｅｆも小さくなる。（図３参照）基本電流源１１に流れる電流Ｉｒｅｆに基づいて各インバータ２１の電流も定められるため、この電流値は定電流回路１０の出力電流に相当する。

図４（ａ）および図４（ｂ）は、従来のリング発振回路および上記のような定電流回路１０を有する実施の形態１のリング発振回路が、容量Ｃをインバータの閾値Ｖｔｈまで充電するのに要する時間を示したものである。なお、この時間はリング発振回路が発振する発振周波数の周期に対応する。

図４（ａ）に示すように従来のリング発振回路では容量Ｃを充電する電流の値は、インバータの閾値のばらつきに関わらず常に一定である。したがって、製造時のばらつきによってインバータの閾値Ｖｔｈが高くなってしまった場合は、充電が開始された時間Ｔ０から容量Ｃの電圧がＶｔｈに達するまでは、目標とする時点Ｔ２よりも長い周期となり図中Ｔ３で示される時点で閾値Ｖｔｈに達し、インバータ２１の出力が反転する。

一方、インバータの閾値Ｖｔｈが低くなってしまった場合は、充電が開始された時間Ｔ０から容量Ｃの電圧がＶｔｈに達するまでは、目標とする時点Ｔ２よりも短い周期となり図中Ｔ１で示される時点で閾値に達してしまい、インバータ２１の出力が反転する。

それに対し、実施の形態１のリング発振回路によると、インバータの閾値Ｖｔｈが高くなってしまった場合は、定電流回路１０によって生成される定電流Ｉｒｅｆも大きくなる。容量Ｃはより大きい電流で充電されるため、図４（ｂ）に示されるようにＶｔｈに到達する時点Ｔ３’は従来の回路でＶｔｈが高くなってしまった場合のＴ３よりも早くなり、目標とする時点Ｔ２に近いＴ３’においてＶｔｈに到達する。その後、インバータ２１の出力が反転し、既に説明したような発振動作が継続される。

一方、インバータの閾値Ｖｔｈが低くなってしまった場合は、定電流回路１０によって生成される定電流Ｉｒｅｆも小さくなる。容量Ｃはより小さい電流で充電されるため、図４（ｂ）に示されるようにＶｔｈに到達する時点Ｔ１’は従来の回路でＶｔｈが低くなってしまった場合の時点Ｔ１よりも遅くなり、目標とする時点Ｔ２に近いＴ１’においてＶｔｈに到達する。

つまり、この実施の形態１におけるリング発振回路では、リングオシレータ２０のインバータのＮＭＯＳトランジスタの閾値Ｖｔｈのばらつきに対応して、リングオシレータ内インバータ２１に流れる電流を変化させることにより、周期が安定し、発振周波数の製造ばらつきによる変動を抑えることが可能である。具体的には、リングオシレータ２０内のトランジスタの閾値に対応した閾値を有し、リングオシレータ２０のインバータのトランジスタと同一工程で作られたトランジスタ（ＮＭＯＳトランジスタＮ１２）が定電流回路１０に配置されている。この定電流回路１０はＮＭＯＳトランジスタＮ１２の閾値に基づいた定電流を生成するため、プロセスばらつきなどにより、トランジスタの閾値に変動が生じた場合でも安定した発振周波数を得ることが可能となる。詳細にはリングオシレータ２０により発振される信号の周期ＴはＴ＝α*Ｃ*Ｒで表される。（αは他の要因に基づく係数とする）ここで定電流回路１０での定電流生成及びリングオシレータ２０による充電はＶｔｈに依存するので、実際の周波数はＶｔｈ／Ｒ＊１／（Ｃ＊Ｖｔｈ）＊α＝１／（Ｃ＊Ｒ）＊αとなり、ほぼ定電流を生成する抵抗値と充放電を行う容量値で決定される。

上述の関係を式で説明すれば、リング発振回路の出力周波数ｆは、定電流回路１０の生成する定電流に比例し、リングオシレータのＮＭＯＳトランジスタの閾値に反比例する。（ｆ∝Ｉｒｅｆ，ｆ∝１／Ｖｔｈ）また定電流回路１０の生成する定電流は、閾値に比例し抵抗Ｒに反比例するためＩｒｅｆ∝Ｖｔｈ／Ｒである。一方、容量Ｃが大きくなった場合も発振周波数は低下するためｆ∝１／Ｃである。したがってｆ∝Ｉｒｅｆ・１／（Ｃ・Ｖｔｈ）の関係が成り立つ。これらのことを考え、他の要素により定められる係数をαとすると、出力周波数には以下の式が成り立つ。
ｆ＝α・Ｖｔｈ／Ｒ・１／（Ｖｔｈ・Ｃ）＝α・１／（Ｒ・Ｃ）

このように、リング発振回路の発振周波数ｆはＶｔｈが打ち消され、閾値のばらつきによる影響を削除することが可能となる。また、温度変化に伴う閾値Ｖｔｈの変動（高温時にＮＭＯＳトランジスタの閾値が低下し、低温時には上昇すること）にも対応が可能である。なお、リングオシレータ２０より出力された信号は、図２に示すように三角波に近い形状であるが、波形整形回路３０におけるインバータにおいて波形整形され、図６に示すような振幅が大きいパルス状の出力波形ＯＵＴとなって後段の回路に出力される。

図５は本発明の実施の形態２に関するリング発振回路を示す回路図である。このリング発振回路は実施の形態１と同様、定電流回路５０、リングオシレータ２０、波形整形回路３０を有している。実施の形態２のリング発振回路は実施の形態１と定電流回路５０の構成が異なるものである。リングオシレータ２０、波形整形回路３０に関しては同一の構成であるため、詳細な説明は省略する。

実施の形態２における定電流回路５０は基本電流源５１、第２の電流源５２を有している。基本電流源５１は、第１導電型の第１のトランジスタであるＰＭＯＳトランジスタＰ５３、第２導電型の第２の第２のトランジスタであるＮＭＯＳトランジスタＮ５３およびバイアス電圧生成用抵抗Ｒ５を有している。

ＰＭＯＳトランジスタＰ５３のソースは第１の電源である電源電圧ＶＤＤに接続され、ゲートとドレインが接続されている。ＮＭＯＳトランジスタＮ５３のドレインはＰＭＯＳトランジスタＰ５３のドレインに接続され、ソースは抵抗Ｒ１を介して第２の電源である接地電位（ＧＮＤ）に接続されている。このようにして基本電流源５１ではＰＭＯＳトランジスタＰ５３、ＮＭＯＳトランジスタＮ５３および抵抗Ｒ５が第１の電源と第２の電源の間に直列に接続されている。

第２の電流源５２は第１導電型の第３のトランジスタであるＰＭＯＳトランジスタＰ５４、第２導電型の第４のトランジスタであるＮＭＯＳトランジスタＮ５４を有している。

ＰＭＯＳトランジスタＰ５４のソースは電源電圧ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ５４のドレインに接続されている。ＮＭＯＳトランジスタＮ５４のソースは接地電位（ＧＮＤ）に接続されている。このようにして第２の電流源１２ではＰＭＯＳトランジスタＰ５４、ＮＭＯＳトランジスタＮ５４が第１の電源と第２の電源の間に直列に接続されている。

なお第２の電流源５２のＰＭＯＳトランジスタＰ５４のゲートは基本電流源５１のＰＭＯＳトランジスタＰ５３のゲートに接続されている。このように接続することで基本電流源５１に流れる電流に基づいて、基本電流源１１に流れる電流とほぼ等しい電流を流すカレントミラーを構成している。

またＮＭＯＳトランジスタＮ５３のゲートはＮＭＯＳトランジスタＮ５４のドレインに接続され、ＮＭＯＳトランジスタＮ５４のゲートはＮＭＯＳトランジスタ５３のソースと抵抗Ｒ５の間のノードに接続されている。ここで第２の電流源５２のＮＭＯＳトランジスタＮ５４は、インバータ２１のＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１と同一工程で形成されたトランジスタであり、実施の形態１同様、インバータ２１のＮＭＯＳトランジスタ製造時におけるＶｔｈのばらつきを反映した閾値Ｖｔｈ_Ｎ５４を有しているものとする。このような定電流回路５０において、インバータ２１の閾値Ｖｔｈのばらつきに基づいて定電流回路５０が生成する定電流値について説明する。

上述したように第２の電流源回路５２においてＮＭＯＳトランジスタＮ５４のゲートはＮＭＯＳトランジスタＮ５３のソースと抵抗Ｒ５の間のノードに接続されている。この場合、基本電流源５１では抵抗による電圧降下が他のＰＭＯＳトランジスタＰ５３、ＮＭＯＳトランジスタＮ５３の動作による電圧の変動よりも十分に大きいので、ＮＭＯＳトランジスタＮ５４のゲートには一定の電圧が与えられているとみなすことが出来る。このように様な場合、ＮＭＯＳトランジスタＮ５４には基本的にＮＭＯＳトランジスタＮ５４の閾値にＶｔｈ_Ｎ５４基づいた飽和電流が流れている。この閾値Ｖｔｈ_Ｎ５４と飽和電流の関係は閾値Ｖｔｈ_Ｎ５４が高くなればＮＭＯＳトランジスタＮ５４に流れる電流も増加し、閾値Ｖｔｈ_Ｎ５４が低くなればＮＭＯＳトランジスタＮ５４に流れる電流も減少するという関係になる。つまり、ＮＭＯＳトランジスタＮ５４の閾値Ｖｔｈ_Ｎ５４の変化に基づいて、ＮＭＯＳトランジスタＮ５４による電圧降下の値が変動してくる。つまりＮＭＯＳトランジスタＮ５４に流れる電流量が大きいほどＮＭＯＳトランジスタによる電圧降下の値は大きくなる。

ここで、ＮＭＯＳトランジスタＮ５３のゲートはＮＭＯＳトランジスタＮ５４のドレインに接続されている。つまり、ＮＭＯＳトランジスタＮ５３による電圧降下が大きければＮＭＯＳトランジスタＮ５３のゲートに与えられる電圧は大きくなり、ＮＭＯＳトランジスタＮ５４による電圧降下が小さければＮＭＯＳトランジスタＮ５３のゲートに与えられる電圧は小さくなる。

上述したように、ＮＭＯＳトランジスタＮ５４に流れる電流量はその閾値Ｖｔｈ_Ｎ５４に基づいて定まるものである。そして、このＮＭＯＳトランジスタＮ５４はインバータ２１におけるＮＭＯＳトランジスタと同一の工程で作られたトランジスタであるため閾値Ｖｔｈ_Ｎ５４は、閾値Ｖｔｈの変動を反映した値となる。

その結果、実施の形態１と同様にインバータ２１のＮＭＯＳトランジスタの閾値が高くなってしまった場合は、ＮＭＯＳトランジスタＮ５３のゲートに高い電圧が与えられるため、定電流回路５０の生成する電流値は大きくなる。また、インバータ２１のＮＭＯＳトランジスタの閾値が低くなってしまった場合は、ＮＭＯＳトランジスタＮ５３のゲートに低い電圧が与えられるため、定電流回路５０の生成する電流値は小さくなる。

このようにインバータ２１のＮＭＯＳトランジスタＶｔｈの変動に基づいて、実施の形態１と同様に電流値が変化することにより、実施の形態１と同様、周期が安定し、発振周波数の閾値ばらつきによる変動を抑えることが出来る。

さらに、実施の形態２の定電流回路５０によれば、ＮＭＯＳトランジスタＮ５４のゲートをＮＭＯＳトランジスタＮ５３と抵抗Ｒ５との間のノードに接続することにより、実施の形態１におけるＮＭＯＳトランジスタＮ１２を省略して同様の効果を得ることが可能となる。また、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）の間に接続される定電流回路の電流を調整するためのトランジスタの段数が削減されるので、第１の電源電圧がより低くなった場合でも、本発明の降下を受けることが可能となる。

以上詳細に説明したように、本発明の実施の形態によれば製造のばらつきにより、リングオシレータのインバータの閾値、詳細にはそのＮＭＯＳトランジスタの閾値が変化してしまった場合でも、定電流回路が生成する定電流の値が、閾値の変動に合わせて変化する。このことにより、トランジスタの閾値の変化に基づいて発振周波数の周期が変動してしまうことを防ぐことができ、安定したリング発振回路の周波数を得ることが出来る。

本発明のさらに詳細な構成によれば、定電流回路にはリングオシレータのインバータの閾値の変動を反映するトランジスタ（Ｎ１２、Ｎ５４）が設けられている。このトランジスタの閾値に基づいて定電流回路が生成する定電流値が定まるため、インバータ２１の閾値が変動しても安定した発振周波数を得ることが可能である。また、このトランジスタ（Ｎ１２、Ｎ５４）はインバータのＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１と同一の工程で形成されるため、ＮＭＯＳトランジスタＮ１〜Ｎ２ｎ＋１の閾値の変動を正確に反映するトランジスタとなっている。このため製造ばらつきによる発振周波数の変動が少ないリング発振回路を得ることが出来る。

本発明の実施の形態１の回路図である。実施の形態１のリングオシレータの出力波形を示す図である。閾値Ｖｔｈのばらつきに対する、定電流回路の電流を示す図である。閾値Ｖｔｈのばらつきに対する周期の変動を示す図である。本発明の実施の形態２の回路図である。本発明のリング発振回路の出力波形である。

符号の説明

１０、５０・・・定電流回路
１１、５１・・・基本電流源
１２、５２・・・第２の電流源
２０・・・リングオシレータ
３０・・・波形整形回路

Claims

複数のインバータがリング状に接続され、前記インバータの各々に定電流が供給されるリングオシレータと、
前記定電流を生成する定電流回路とを有し、
前記定電流の値は前記インバータの閾値に基づいて決定されるリング発振回路。
前記インバータは第１導電型の第１のトランジスタと第２導電型の第２のトランジスタを有し、前記定電流回路は第２導電型の第３のトランジスタを有し、前記定電流回路は前記第３のトランジスタの閾値に基づいて生成する前記定電流の値を決定する請求項１に記載のリング発振回路。
前記第２のトランジスタと前記第３のトランジスタは同一工程で形成されたトランジスタであることを特徴とする請求項２に記載のリング発振回路。
前記定電流の値は前記インバータの閾値の変動に基づいて変化することを特徴とする請求項１乃至３に記載のリング発振回路。
複数のインバータがリング状に接続され、前記インバータの各々に定電流が供給されるリングオシレータと、
前記定電流を生成する定電流回路とを有し、
前記定電流回路は、ソースが第１の電源に接続され、ゲートがドレインに接続された第１導電型の第１のトランジスタと、
前記第１のトランジスタのドレインと第２の電源との間に接続された第２導電型の第２のトランジスタと、
ゲートが前記第１のトランジスタのドレインに接続され、ソースが第１の電源に接続された第１導電型の第３のトランジスタと、
ドレインおよびゲートが前記第３のトランジスタのドレインおよび前記第２のトランジスタのゲートに接続された第２導電型の第４のトランジスタと、
ドレインおよびゲートが前記第４のトランジスタのソースに接続され、ソースが前記第２の電源に接続された第２導電型の第５のトランジスタを有することを特徴とするリング発振回路。
前記インバータはソースが第1の電源に接続され、ゲートが前記第1のトランジスタのゲートに接続された第１導電型の第６のトランジスタと、ソースが第２の電源に接続され、ドレインが前記第６のトランジスタのドレインに接続された第２導電型の第７のトランジスタとを有し、前記第５のトランジスタと前記第７のトランジスタは同一工程で形成されたトランジスタであることを特徴とする請求項５に記載のリング発振回路。
複数のインバータがリング状に接続され、前記インバータの各々に定電流が供給されるリングオシレータと、
前記定電流を生成する定電流回路とを有し、
前記定電流回路は、ソースが第１の電源に接続され、ゲートがドレインに接続された第１導電型の第１のトランジスタと、
ソースが抵抗を介して第２の電源に接続され、ドレインが前記第１のトランジスタのドレインに接続された第２導電型の第２のトランジスタと、
ゲートが前記第１のトランジスタのドレインに接続され、ソースが第１の電源に接続された第１導電型の第３のトランジスタと、
ソースが第２の電源に接続され、ゲートが前記第２のトランジスタのソースと前記抵抗との間のノードに接続され、ドレインが前記第３のトランジスタのドレインおよび前記第２のトランジスタのゲートに接続された第２導電型の第４のトランジスタとを有するリング発振回路。
前記インバータはソースが第1の電源に接続され、ゲートが前記第1のトランジスタのゲートに接続された第１導電型の第５のトランジスタと、ソースが第２の電源に接続され、ドレインが前記第５のトランジスタのドレインに接続された第２導電型の第６のトランジスタとを有し、前記第４のトランジスタと前記第６のトランジスタは同一工程で形成されたトランジスタであることを特徴とする請求項７に記載のリング発振回路。