JP2013162152A - 発振器 - Google Patents

Abstract

【課題】ＲＣ部に流れる電流量を低減して、発振器の消費電力の低減を図ること。
【解決手段】コンパレータ４の出力結果に応じて、電源入力端子１０１から抵抗１および容量２を含む回路素子に供給される電源電圧を所定の値（ＶＤＤ又はＶＳＳ）に変更すると共に、リファレンス電圧を所定の値（Ｖｒｅｆ Ｈ又はＶｒｅｆ Ｌ）に変更する。
【選択図】図１

Description

本発明は、ＬＦ受信回路等において用いられるＲＣ発信回路等の発振器に関する。

図４は、第１の従来例を示すＲＣ発振回路の例である。

このＲＣ発振回路において、入力段の電源端子Ｖｃｃに抵抗１とキャパシタ２とが接続され、抵抗１とキャパシタ２との間の入力端子ＩＮにはＭＯＳトランジスタ（Ｐ型）５１，ＭＯＳトランジスタ（Ｎ型）５２が接続されている。それらＭＯＳトランジスタ５１，５２の出力段には、反転回路を構成しているインバータ１０，遅延素子１１，フリップフロップ回路１２が順次接続されており、フリップフロップ回路１２の出力は最終段の出力端子ＯＵＴに接続されている。遅延素子１１の出力段は、ＭＯＳトランジスタ９を介してキャパシタ２に接続されている。このような発振回路において、電源端子Ｖｃｃにより電圧が印加されてキャパシタ２に電荷が蓄積されると、入力端子ＩＮの電位が上昇し、ＭＯＳトランジスタ５２がオンし、遅延素子１１を介してＭＯＳトランジスタ（Ｎ型）９がオンとなって、キャパシタ２の電荷が放電される。その結果、ＭＯＳトランジスタ５２がオフ、ＭＯＳトランジスタ５１がオンとなり、遅延素子１１を介してＭＯＳトランジスタ９がオフとなり、キャパシタ２に電荷が再度蓄積される。

図５〜図７は、第２の従来例を示すＲＣ発振回路の例である。

図５のＲＣ発振回路は、ＶＤＤ−ＶＳＳ間にシリアルに接続された抵抗１及び容量２と、抵抗１と容量２の接続部３の電圧をリファレンス電圧（Ｖｒｅｆ）と比較して出力するコンパレータ４と、コンパレータ４の出力値をディレイさせるディレイ用バッファ５と、ディレイ用バッファ５の出力を２分周するフリップフロップ（Ｆ／Ｆ）回路６、抵抗１と容量２の接続部３をコンパレータ４の出力値に応じてＶＳＳに落とすスイッチ（ＳＷ）７とで構成されている。

このＲＣ発振回路において、抵抗１と容量２の接続部３の電圧は、スイッチ７でＶＳＳに落とされていない限り、ＲＣの時定数を持って、ＶＳＳからＶＤＤに対して緩やかに上昇していく。その電圧の上昇過程において、コンパレータ４のリファレンス電圧（Ｖｒｅｆ）レベルを超えた場合、コンパレータ４の出力が反転する。例えば、抵抗１と容量２との接続部３の電圧が、コンパレータ４のリファレンス電圧よりも低かった場合（インバータの閾値電圧よりも低くなったとき）、コンパレータ４の出力値は‘Ｈ’を出力する。したがって、スイッチ７への制御電圧は、‘Ｌ’になり、これによりスイッチ７はオフとなっている。

また、抵抗１と容量２との間の接続部３の電圧の上昇に伴い、コンパレータ４のリファレンス電圧よりも高くなったとき（インバータの閾値電圧よりも高くなった時）、コンパレータ４の出力値は‘Ｌ’になり、これにより、スイッチ７への入力が‘Ｈ’となり、スイッチ７がオンし、抵抗１と容量２との間の接続部３の電圧がスイッチ７を介してＶＳＳに落とされる。これにより、抵抗１と容量２との間の接続部３の電圧がコンパレータ４のリファレンス電圧よりも低くなったため、コンパレータ４の出力値が‘Ｈ’になり、スイッチ７がオフする。したがって、スイッチ７がオフしてから抵抗１と容量２との間の接続部３の電圧は、再度、ＲＣの時定数を持って、ＶＳＳからＶＤＤに対して緩やかに上昇していく。

これらの一連の動作の繰り返しによって、図６に示すように、コンパレータ４の出力値からは、ある一定の間隔を持ったパルスが出力され、パルスがＦ／Ｆ回路６にて分周されることで、出力端子８にはクロックが生成される。また、図７に示すように、ＲＣの部分に流れる電流に関しては、スイッチ７により抵抗１と容量２との間の接続部３の電位がＶＳＳに落とされた直後は、ＶＤＤ／Ｒの電流が流れ、ＲＣの時定数を持って緩やかに電位が上昇していくにしたがって、流れる電流は小さくなり、Ｖｒｅｆとほぼ等しい電圧になったとき、ｉ＝（ＶＤＤ−Ｖｒｅｆ）／Ｒの電流が流れることになる。すなわち、ＲＣに流れる電流は、抵抗１と容量２との間の接続部３の電位がＶＳＳからＲＣの時定数を持ってＶｒｅｆまで緩やか上がってゆくにしたがって、ｉ＝ＶＤＤ／Ｒからｉ＝（ＶＤＤ−Ｖｒｅｆ）／Ｒまで徐々に下がっていくことになる。

特開２００９−２１９１２号公報

ＲＣ発振回路等の発振器を備えたＬＦ受信回路では、超低消費電力で動作することが求められており、通常、バースト動作を行うことでこれが実現されているが、バースト動作を実現するための内部デジタル回路を動作させているクロックだけは常時動作しており、クロック生成のための発振器の消費電力が全体の消費電流に直接影響するため、発振器の消費電力の低減が強く求められている。

そこで、本発明の目的は、発振器の消費電力の低減を図ることにある。

本発明に係る発振器は、電源入力端子に接続され、ＲＣの時定数を持たせるため直列に接続された抵抗及び容量を含む回路素子と、抵抗と容量との間の接続部に接続され、該接続部の電圧をリファレンス電圧と比較しその出力結果である出力信号を出力端子に出力するコンパレータと、コンパレータからの前記出力信号に応じて、電源入力端子から回路素子に供給される電源電圧を所定の値に変更すると共に、リファレンス電圧を所定の値に変更する電圧変更手段とを具えたことを特徴とする。

電圧変更手段は、コンパレータからの前記出力信号に応じて、抵抗に供給する電源電圧を所定の大きさの電圧に切替える第１のスイッチ部と、コンパレータからの出力信号に応じて、リファレンス電圧を所定の大きさの電圧に切替える第２のスイッチ部とを含むことを特徴とする。

電源電圧は、正電源電圧と負電源電圧であり、リファレンス電圧は、第１リファレンス電圧と、第１リファレンス電圧よりも低い第２リファレンス電圧であることを特徴とする。

電圧変更手段は、正電源電圧及び第１リファレンス電圧、または、負電源電圧及び第２リファレンス電圧、を交互に選択することを特徴とする。

リファレンス電圧は、抵抗と容量との接続部の電位が、ＲＣの時定数を持って上昇していくときと、ＲＣの時定数を持って下降していくときに、それぞれ所定の値に設定されることを特徴とする。

電源電圧は、抵抗と容量との接続部の電位が、ＲＣの時定数を持って上昇していくときと、ＲＣの時定数を持って下降していくときに、それぞれ所定の値に設定されることを特徴とする。

コンパレータの出力をディレイさせるための遅延回路をさらに具えたことを特徴とする。

遅延回路は、インバータ及びバッファを含むことを特徴とする。

本発明によれば、コンパレータの出力結果に応じて、電源入力端子から抵抗および容量を含む回路素子に供給される電源電圧を所定の値に変更すると共に、リファレンス電圧を所定の値に変更するようにしたので、これら電源電圧及びリファレンス電圧を、抵抗と容量との接続部の電位が、ＲＣの時定数を持って上昇していくときと、ＲＣの時定数を持って下降していくときとで、それぞれ、所定の値に設定することができ、これにより、ＲＣ部に流れる電流量を大幅に低減することができ、これにより、発振器の消費電力を従来に比べて大幅に削減することができる。

本発明の実施の形態である発振器の構成を示す回路図である。 リファレンス電圧とＲＣ時定数との関係を示す波形図である。 電源電圧に対する各リファレンス電圧の変動幅と、ＲＣ部に流れる電流量との関係を示す波形図である。 第１の従来例を示す回路図である。 第２の従来例を示す回路図である。 リファレンス電圧と出力波形との関係を示す波形図である。 電源電圧に対する固定されたリファレンス電圧の変動幅と、ＲＣ部に流れる電流量との関係を示す波形図である。

本発明の第１の実施の形態を、図１〜図３に基づいて説明する。なお、前述した従来例と同一部分については、その説明を省略し、同一符号を付す。

図１は、本発明に係る発振器の構成を示す。

発振器１００は、電源入力端子１０１に接続され、ＲＣの時定数を持たせるため直列に接続された抵抗（Ｒ）１及び容量（Ｃ）２を含む回路素子と、抵抗１と容量２との間の接続部３に接続され、該接続部３の電圧をリファレンス電圧（Ｖｒｅｆ Ｈ，Ｖｒｅｆ Ｌ）と比較しその出力結果である出力信号を出力端子８に出力するコンパレータ４と、コンパレータ４からの出力信号に応じて、電源入力端子１０１から回路素子に供給される電源電圧を所定の値に変更すると共に、リファレンス電圧を所定の値に変更する電圧変更手段１０５とを備えて構成される。

電圧変更手段１０５は、コンパレータ４からの出力信号に応じて、抵抗１に供給する電源電圧を所定の大きさの電圧に切替える第１のスイッチ部１１０と、コンパレータ４からの出力信号に応じて、リファレンス電圧を所定の大きさの電圧に切替える第２のスイッチ部１２０とによって構成してもよい。

電源電圧は、正電源電圧（ＶＤＤ）と負電源電圧（ＶＳＳ）とからなる。

リファレンス電圧は、第１リファレンス電圧（Ｖｒｅｆ Ｈ）と、第１リファレンス電圧よりも低い第２リファレンス電圧（Ｖｒｅｆ Ｌ）とにより構成してもよい。

電圧変更手段１０５は、正電源電圧（ＶＤＤ）及び第１リファレンス電圧（Ｖｒｅｆ Ｈ）、または、負電源電圧（ＶＳＳ）及び第２リファレンス電圧（Ｖｒｅｆ Ｌ）、を交互に選択することができる。

また、変形例として、コンパレータ４の出力をディレイさせるための遅延回路をさらに設けてもよい。遅延回路としては、インバータ及びバッファを用いることができる。

＜回路動作＞
以下、発振器１００の回路動作について説明する。

抵抗１の先につながる接続部３の電位が、従来例ではＶＤＤであったのに対して、本発明では第１のスイッチ１１０によって、コンパレータ４の出力結果に応じて、ＶＤＤとＶＳＳとを切替えるようになっている。また、コンパレータ４のリファレンス電圧においても、従来例ではある一定の電圧であったのに対して、本発明では第２のスイッチ１２０によって、コンパレータ４の出力結果に応じて、Ｖｒｅｆ＿ＨとＶｒｅｆ＿Ｌの２通りのリファレンス電圧を切替えるようになっている（ここで、Ｖｒｅｆ＿Ｈ＞Ｖｒｅｆ＿Ｌとしている）。

まず、抵抗１と容量２との間の接続部３の電位がＶｒｅｆ＿Ｈよりも低いとき、コンパレータ４の出力値が‘Ｈ’となり、このとき、抵抗１の接続先はＶＤＤとなり、リファレンス電圧は、Ｖｒｅｆ＿Ｈが選ばれる。抵抗１と容量２との接続部３の電位はＲＣの時定数を持って上昇していくが、この電位がＶｒｅｆ＿Ｈを超えたとき、コンパレータ出力が‘Ｌ’に反転し、リファレンス電圧がＶｒｅｆ＿Ｌになると共に、抵抗１の接続先がＶＳＳとなる。これにより、抵抗１と容量２との間の接続部３の電位はＲＣの時定数を持って下降してゆく。そして、抵抗１と容量２との間の接続部３の電位がＶｒｅｆ＿Ｌよりも小さくなったとき、再度、リファレンス電圧がＶｒｅ＿Ｈに切り替わると共に、抵抗１の接続先がＶＤＤに切り替わる。これら一連の動作を行うことで、コンパレータ出力は‘Ｈ’と‘Ｌ’を繰り返し、発振する。

従来例との違いは、抵抗１と容量２との間の接続部３の電位は、図２に示すように、上昇する場合及び下降する場合のいずれの場合においても、ＲＣの時定数をもって変動することである。その結果、コンパレータ４の出力値がパルス状の波形とならず、ある一定の幅を持ったクロック波形となるため、クロックを生成するためのＦ／Ｆ回路が不要となり、Ｆ／Ｆ回路分の消費電流が削減できる。これに対して、従来方式では、スイッチ（ＳＷ）にてＶＳＳに短絡していたため、ＶＳＳに落ちるときにはＲＣの時定数を持たない。このため、コンパレータ４の出力値はパルス状の波形となる。

また、図３に示すように、抵抗１と容量２との間の接続部３の電位は、ＲＣの時定数を持ってＶｒｅｆ＿ＨとＶｒｅｆ＿Ｌの間を行き来するため、ＲＣ部に流れる電流は、ｉ＝（ＶＤＤ−Ｖｒｅｆ＿Ｈ）／Ｒとｉ＝（ＶＤＤ−Ｖｒｅｆ＿Ｌ）／Ｒとの間を行き来することになり、Ｖｒｅｆ＿Ｈ、Ｖｒｅｆ＿ＬともＶｒｅｆ＿Ｈ＞Ｖｒｅｆ＿Ｌの関係を保ちつつ、両者ともよりＶＤＤに近い電位に設定することで、よりＲＣ部に流れる電流を小さくすることができる。これに対して、従来例では、ｉ＝ＶＤＤ／Ｒからｉ＝（ＶＤＤ−Ｖｒｅｆ）／Ｒの間を行き来していたので、ＲＣ部に流れる電流を小さくすることができなかった。

以上述べたように、コンパレータ４の出力結果に応じて、電源入力端子１０１から抵抗１および容量２を含む回路素子に供給される電源電圧を所定の値（ＶＤＤ又はＶＳＳ）に変更すると共に、リファレンス電圧を所定の値（Ｖｒｅｆ Ｈ又はＶｒｅｆ Ｌ）に変更するようにしたので、電源電圧及びリファレンス電圧を、抵抗１と容量２との接続部３の電位が、ＲＣの時定数を持って上昇していくときと、ＲＣの時定数を持って下降していくときとで所定の値に設定することができ、これにより、ＲＣ部に流れる電流量を大幅に低減することができるため、発振器１００の消費電力の低減を図ることができる。

また、コンパレータ４の出力値につながる従来例のようなＦ／Ｆ回路が存在せず、回路構成の数を削減することができる。

１ 抵抗（Ｒ）
２ 容量（Ｃ）
３ 接続部
８ 出力端子
４ コンパレータ
６ Ｆ／Ｆ回路
７ スイッチ
１００ 発振器
１０１ 電源入力端子
１０５ 電圧変更手段
１１０ 第１のスイッチ部
１２０ 第２のスイッチ部

Claims (8)

1. 発振器であって、
   電源入力端子に接続され、ＲＣの時定数を持たせるため直列に接続された抵抗及び容量を含む回路素子と、
   前記抵抗と前記容量との間の接続部に接続され、該接続部の電圧をリファレンス電圧と比較しその出力結果である出力信号を出力端子に出力するコンパレータと、
   前記コンパレータからの前記出力信号に応じて、前記電源入力端子から前記回路素子に供給される電源電圧を所定の値に変更すると共に、前記リファレンス電圧を所定の値に変更する電圧変更手段と
   を具えたことを特徴とする発振器。
2. 前記電圧変更手段は、
   前記コンパレータからの前記出力信号に応じて、前記抵抗に供給する電源電圧を所定の大きさの電圧に切替える第１のスイッチ部と、
   前記コンパレータからの前記出力信号に応じて、前記リファレンス電圧を所定の大きさの電圧に切替える第２のスイッチ部と
   を含むことを特徴とする請求項１記載の発振器。
3. 前記電源電圧は、正電源電圧と負電源電圧であり、
   前記リファレンス電圧は、第１リファレンス電圧と、前記第１リファレンス電圧よりも低い第２リファレンス電圧であることを特徴とする請求項１又は２記載の発振器。
4. 前記電圧変更手段は、
   前記正電源電圧及び前記第１リファレンス電圧、または、前記負電源電圧及び前記第２リファレンス電圧、を交互に選択することを特徴とする請求項１ないし３のいずれかに記載の発振器。
5. 前記リファレンス電圧は、前記抵抗と前記容量との前記接続部の電位が、ＲＣの時定数を持って上昇していくときと、ＲＣの時定数を持って下降していくときに、それぞれ所定の値に設定されることを特徴とする請求項１ないし４のいずれかに記載の発振器。
6. 前記電源電圧は、前記抵抗と前記容量との前記接続部の電位が、ＲＣの時定数を持って上昇していくときと、ＲＣの時定数を持って下降していくときに、それぞれ所定の値に設定されることを特徴とする請求項１ないし５のいずれかに記載の発振器。
7. 前記コンパレータの出力をディレイさせるための遅延回路をさらに具えたことを特徴とする請求項１ないし６のいずれかに記載の発振器。
8. 前記遅延回路は、インバータ及びバッファを含むことを特徴とする請求項７記載の発振器。

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