JP2016063723A - スイッチング電源装置 - Google Patents

Abstract

【課題】出力端子電圧が標準電圧から瞬間的に低下した後に電圧復帰するときにオーバーシュートを抑制できるようにしたスイッチング電源装置を提供する。
【解決手段】ソフトスタート制御部１４は、出力電圧検出回路１７の出力電圧Ｖ１に応じて、誤差増幅回路１１に与えられる電圧Ｖ２を主回路１６の目標出力電圧Ｖｏに対応した制御標準電圧Ｖtyと主回路１６の制御開始電圧Ｖcsとの間の再開始電圧Ｖrs1，Ｖrs2，Ｖrs3に制御する。このため、出力電圧Ｖoutが低下した後にソフトスタートを実行することができる。
【選択図】図１

Description

本発明は、スイッチング電源装置に関する。

この種のスイッチング電源装置はソフトスタート回路が設けられる場合がある。このソフトスタート回路はスイッチング素子に大きな突入電流が流れることを防止するために設けられる回路である（例えば、特許文献１参照）。特許文献１記載の技術によれば、入力端子電圧に応じてソフトスタートを実施している。これにより突入電流によるスイッチング素子破壊を防止できる。

特開２００６−３２５３３９号公報 特開平０６−２２５５２３号公報

しかしながら、特許文献１記載の技術では入力端子電圧のみを参照しているため、入力端子電圧を起動するときには有効に働くものの、起動後に出力端子電圧が何らかの事象に応じて瞬間的に低下し、入力端子電圧がこの事象に関連しないときには出力端子電圧のみが低下し、特許文献１記載の技術では対応が不十分となる。

また、特許文献２記載の技術では、出力電圧を参照してソフトスタート回路を起動し、起動時の電源電圧に基づいてオーバーシュートを抑制している。しかしながら、この特許文献２記載の技術は、電源起動時のオーバーシュートを抑制する技術を開示しているものであり、出力端子電圧が標準電圧から瞬間的に低下した復帰後にこのソフトスタート回路を適用したとしても例えばソフトスタート回路内のコンデンサの電圧の放電特性を考慮すれば十分な特性を得られるものとはならない。

本発明の目的は、出力端子電圧が標準電圧から瞬間的に低下した後に電圧復帰するときにオーバーシュートを抑制できるようにしたスイッチング電源装置を提供することにある。

請求項１記載の発明によれば、主回路はスイッチング素子とコイルとを有し駆動信号の変化に応じてコイルに流れる電流を調整する。出力電圧検出回路は主回路の出力電圧に対応した第１電圧を出力する。誤差増幅回路は、出力電圧検出回路の第１電圧と主回路の目標出力電圧に対応した第２電圧との差に応じた誤差信号を出力する。発振回路は発振信号を出力するが、駆動回路は発振回路の発振信号と誤差増幅回路の誤差信号とが比較された比較結果に応じてスイッチング素子に駆動信号を出力する。

このとき、ソフトスタート制御部は、出力電圧検出回路による第１電圧が標準検出電圧と開始電圧との間のソフトスタート閾値電圧に達したことを条件として、出力電圧検出回路の第１電圧に応じて誤差増幅回路に与えられる第２電圧を制御する。

このとき、ソフトスタート制御部は、出力電圧検出回路の第１電圧に応じて、誤差増幅回路に与えられる第２電圧を主回路の目標出力電圧に対応した制御標準電圧と主回路の制御開始電圧との間の再開始電圧に制御するため、ソフトスタートを実行することができ、出力端子電圧が目標出力電圧となる標準的な電圧から瞬間的に低下した後に電圧復帰するときにオーバーシュートを抑制できるようになる。

請求項２記載の発明によれば、ソフトスタート制御部が段階的に再開始電圧を制御することにより、段階的に再開始電圧を制御しない場合に比較して復帰までの時間を調整することができる。

第１実施形態において、スイッチング電源装置を概略的に示す電気的構成図 誤差増幅回路の出力信号と発振回路の発振信号とコンパレータの出力との関係を示す波形図 誤差増幅回路の入力段の構成例を概略的に示す電気的構成図 ソフトスタート制御部を概略的に示す電気的構成図 主制御部を概略的に示す電気的構成図 入力電圧と出力電圧との波形の関係を概略的に示すタイミングチャート 論理回路の入力信号と出力信号との関係を概略的に示す特性図 （ａ）〜（ｃ）は出力電圧が変動したときのソフトスタート制御処理の流れを概略的に示すタイミングチャート 出力電圧が閾値に達しない程度に変動したときの制御処理の流れを概略的に示すタイミングチャート ソフトスタート制御するときにステップ時間を制御する場合の流れを概略的に示すタイミングチャート 発振部の概略的な構成の変形例を概略的に示す電気的構成図 第２実施形態において、ソフトスタート制御部を概略的に示す電気的構成図 出力電圧が変動したときのソフトスタート制御処理の流れを概略的に示すタイミングチャート

以下、スイッチング電源回路の幾つかの実施形態について図面を参照しながら説明する。各実施形態において同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。なお、以下、詳細に説明するスイッチング電源装置１の実施形態では、出力電圧Ｖoutを起動前の０Ｖから起動後に正の所定電圧に上昇制御する正電源回路の形態を示すが、出力電圧Ｖoutを起動前の０Ｖから起動後に負の所定電圧に下降制御する負電源回路に適用することもできる。

（第１実施形態）
図１はスイッチング電源装置１の構成例を示す。スイッチング電源装置１は、降圧型の構成であり、駆動回路としてのプリドライブ回路２、スイッチング素子としての出力用のＭＯＳトランジスタ３、ブートストラップコンデンサ４、還流ダイオード５、コイル６、コンデンサ７、抵抗８、９、基準電圧生成回路１０、誤差増幅回路１１、発振回路１２、コンパレータ１３、及び、ソフトスタート制御部１４を図示形態に接続して構成されている。

このスイッチング電源装置１の出力端子ＯＵＴには負荷１５が接続されている。ここで、基準電圧生成回路１０、誤差増幅回路１１、発振回路１２、コンパレータ１３及びソフトスタート制御部１４は、スイッチング電源装置１の制御部１００を構成する。

ＭＯＳトランジスタ３は、例えばＮチャネル型ＭＯＳＦＥＴによりメイン駆動用のスイッチ回路として構成されている。このスイッチ回路はＰチャネル型ＭＯＳＦＥＴにより構成しても良いし、他種類のトランジスタ（例えばバイポーラトランジスタ等）などにより構成しても良い。このＭＯＳトランジスタ３のドレインにはバッテリ電圧ＶＢ１などが入力電圧Ｖinとして与えられており、ＭＯＳトランジスタ３のソースとグランドとの間には還流ダイオード５が接続されている。また、ＭＯＳトランジスタ３のゲートにはプリドライブ回路２が接続されている。プリドライブ回路２は、その前段回路（コンパレータ１３）から与えられる制御信号に応じてＭＯＳトランジスタ３のゲートソース間に駆動信号を印加する。

ＭＯＳトランジスタ３のソースとプリドライブ回路２との間にはブートストラップコンデンサ４が接続されており、急速充電を可能にするが、この詳細は本願とは関係しないため説明を省略する。ＭＯＳトランジスタ３のソースと出力端子ＯＵＴとの間にはコイル６が接続されている。また出力端子ＯＵＴとグランドとの間にはコンデンサ７が接続されている。プリドライブ回路２がＭＯＳトランジスタ３をオンさせると、ＭＯＳトランジスタ３のソースを通じてコイル６に電流が流れコンデンサ７を充電し、出力電圧Ｖoutが上昇する。そして、プリドライブ回路２がＭＯＳトランジスタ３をオフさせると、コイル６に流れていた通電電流を維持しようとするため、コイル６、還流ダイオード５及び負荷１５による還流ループに電流が流れると共に、コンデンサ７の保持電力が放電されることで出力端子ＯＵＴの出力電圧Ｖoutが低下する。

出力端子ＯＵＴとグランドとの間には分圧抵抗８、９が接続されている。この分圧抵抗８、９は、出力電圧Ｖoutを分圧し、この電圧Ｖ１をオペアンプ１１ａの反転入力端子に出力する。この誤差増幅回路１１は、オペアンプ１１ａ、及び、このオペアンプ１１ａの反転入力端子と出力端子との間を接続した帰還抵抗１１ｂを備えた構成である。

オペアンプ１１ａの非反転入力端子には、基準電圧生成回路１０及びソフトスタート制御部１４が接続されている。基準電圧生成回路１０は、例えばバンドギャップリファレンス回路により構成され、高精度の基準電圧Ｖrefを生成し、誤差増幅回路１１のオペアンプ１１ａの非反転入力端子に基準電圧Ｖrefを出力する。

ソフトスタート制御部１４は、後述の図４に示すようにＤ／Ａコンバータ２１（図４参照）を用いてＤ／Ａ出力制御電圧Ｖdacを出力する。誤差増幅回路１１は、出力電圧Ｖoutの抵抗８、９の分圧電圧Ｖ１と、基準電圧生成回路１０の出力基準電圧Ｖref、又は、ソフトスタート制御部１４のＤ／Ａ出力制御電圧Ｖdacとの誤差を増幅して出力する。

図３は誤差増幅回路１１のオペアンプ１１ａの特に入力段の構成例を示している。尚、オペアンプ１１ａは通常一般に増幅段、出力段なども構成されるが、この構成は図示を省略している。オペアンプ１１ａは、電流源１８、ＰＮＰ形トランジスタＴｒ１〜Ｔｒ３、及び、ＮＰＮ形トランジスタＴｒ４及びＴｒ５を備える。ＰＮＰ形トランジスタＴｒ１〜Ｔｒ３は互いに並列接続されており差動対を構成する。ＮＰＮ形トランジスタＴｒ４及びＴｒ５はこれらの差動対に対する能動負荷となるようにカレントミラー接続されている。ＰＮＰ形トランジスタＴｒ１のベースには、基準電圧生成回路１０から基準電圧Ｖrefが印加され、ＰＮＰ形トランジスタＴｒ２のベースにはソフトスタート制御部１４のＤ／Ａ出力制御電圧Ｖdacが印加される。またＰＮＰ形トランジスタＴｒ３のベースには出力電圧Ｖoutの分圧電圧Ｖ１が印加される。

ＰＮＰ形トランジスタＴｒ１〜Ｔｒ３は並列接続されているため、制御電圧Ｖdacが基準電圧Ｖrefより低いときには、ＰＮＰ形トランジスタＴｒ２を通じて電流源１８の電流が大きく流れ込み、逆に制御電圧Ｖdacが基準電圧Ｖrefより高いときにはＰＮＰ形トランジスタＴｒ１を通じて電流源１８の電流は少なくなる。

制御電圧Ｖdacが基準電圧Ｖrefより低くなっているときに、電圧Ｖ１（ＰＮＰ形トランジスタＴｒ３のベース電圧）がΔＶだけ減少すると、ＰＮＰ形トランジスタＴｒ３のコレクタ電流がΔＶに応じて増加し、能動負荷Ｔｒ５の出力電圧はこの増加電流分に応じて増加する。この場合、オペアンプ１１ａの入力段は制御電圧Ｖdacと、電圧Ｖ１との誤差を増幅した電圧をＶｚとして出力する。逆に、制御電圧Ｖdacが基準電圧Ｖrefより高くなっているときには、オペアンプ１１ａの入力段は基準電圧Ｖrefと電圧Ｖ１との誤差を増幅した電圧をＶｚとして出力する。誤差増幅回路１１は、このオペアンプ１１ａの入力段の出力電圧Ｖｚを増幅段、出力段を通じて増幅し、電圧Ｖ３としてコンパレータ１３に出力する。なお、このオペアンプ１１ａは、ＰＮＰトランジスタＴｒ１〜Ｔｒ３及びＮＰＮトランジスタＴｒ４及びＴｒ５を用いて構成されているが、これに替えて、Ｐチャネル型のＭＯＳトランジスタ、Ｎチャネル型のＭＯＳトランジスタを用いて構成しても良い。

コンパレータ１３の非反転入力端子には誤差増幅回路１１の出力電圧Ｖ３が与えられている。このコンパレータ１３の反転入力端子には発振回路１２が接続されている。発振回路１２は、例えば三角波又は鋸波などの所定周期で変化する発振信号を出力する回路である。コンパレータ１３は、誤差増幅回路１１の出力信号と、発振回路１２の発振信号との比較結果を出力する。なお、ＭＯＳトランジスタ３、還流ダイオード５、コイル６、コンデンサ７は主回路１６を構成し、抵抗８、９は出力電圧検出回路１７を構成する。

図２は誤差増幅回路１１の出力信号と発振回路１２の発振信号との比較結果を概略的に示している。この図２に示すように、誤差増幅回路１１の出力信号が発振回路１２の発振信号より高いときに、コンパレータ１３は「Ｈ」レベルを出力し、低いときにコンパレータ１３は「Ｌ」レベルを出力する。したがって、誤差増幅回路１１の出力電圧Ｖ３が低いときには、コンパレータ１３は例えば「Ｌ」の割合を高くしたＰＷＭ信号を出力する。逆に、誤差増幅回路１１の出力電圧Ｖ３が高いときには、コンパレータ１３は、例えば「Ｈ」の割合を高くしたＰＷＭ信号を出力する。このＰＷＭ信号はプリドライブ回路２に与えられる。

プリドライブ回路２は、コンパレータ１３から与えられるＰＷＭ信号が「Ｈ」のときにはＭＯＳトランジスタ３のゲートソース間に閾値電圧以上の電圧を印加し、ＰＷＭ信号が「Ｌ」のときにはＭＯＳトランジスタ３のゲートソース間に閾値電圧未満の電圧（例えば０Ｖ）を印加する。これにより、プリドライブ回路２は、ＰＷＭ信号に応じてＭＯＳトランジスタ３をオンオフする。このＰＷＭ信号のデューティ比は誤差増幅回路１１の出力電圧Ｖ３の大小に応じて変化することになり、出力電圧Ｖoutを目標出力電圧に一致するように制御できる。

本実施形態の主な特徴部分となるソフトスタート制御部１４の構成例を説明する。図４にソフトスタート制御部１４の構成例を示すように、ソフトスタート制御部１４は、主制御部２０と、Ｄ／Ａコンバータ２１と、発振部２２とを備える。Ｄ／Ａコンバータ２１は、カウンタ部２３と、ＤＡＣコア２４と、ＯＲゲート２５、２６とを備え、ＤＡＣコア２４の出力電圧を出力制御電圧Ｖdacとし、誤差増幅回路１１に出力する。

発振部２２は、インバータ２７の入出力に抵抗２８、２９を接続して構成されると共に、インバータ２７の入力とグランドとの間にコンデンサ３０を接続した自励発振器により構成される。

なお、インバータ２７の入出力端子間に接続された抵抗２８、２９は並列接続されている。これらの抵抗２８、２９の抵抗値は互いに異なる値に設定されており、これらの抵抗２８、２９を選択するためのスイッチ３１、３２がこれらの抵抗２８、２９とそれぞれ直列に接続されている。これらのスイッチ３１、３２は主制御部２０がオンオフ制御可能となる。したがって、この発振部２２の発振周波数は主制御部２０から制御可能になっており、電源投入された後、発振部２２は主制御部２０により周波数制御された発振信号をクロック信号ＣＫとしてＤ／Ａコンバータ２１のカウンタ部２３に出力する。

カウンタ部２３はＤＦＦ３３〜３８を複数（ｎ段）縦続接続して構成される。ＤＦＦ３３〜３８は、それぞれ、その入力Ｄと反転出力ＱＢとを接続して構成され、各ＤＦＦ３３〜３８は前段回路のＱＢ出力をクロック入力し、このＱＢ出力タイミングで出力Ｑ、反転出力ＱＢを保持する。

１段目のＤＦＦ３３はクロック信号ＣＫの出力タイミングで反転し、ｋ（但しｎ≧ｋ≧２）段目のＤＦＦ３４〜３８はｋ−１段目のＤＦＦ３３〜３７の出力タイミングで反転する。カウンタ部２３はクロック信号ＣＫが１入力される度に１カウントする。ＤＡＣコア２４は、クロック信号ＣＫを入力するとこのクロック信号ＣＫの入力タイミングにおいて、カウンタ部２３のｋビットのデジタルデータをアナログ変換しＤ／Ａ出力制御電圧Ｖdacとして出力する。

主制御部２０は、例えば図５に示す制御ロジックにより構成され、入力電圧Ｖin、出力電圧Ｖout、クロック信号ＣＫを入力し、この入力信号に基づいて、スイッチ３１、３２の制御信号ＳＷ１、ＳＷ２、再開始信号ＲＳＴＡ１、ＲＳＴＡ２、リセット信号ＲＳＴを出力する。

本実施形態のソフトスタート制御部１４内において、ＤＡＣコア２４のＭＳＢ側の上位２ビットのデジタル入力端子ＤＩＮn-1、ＤＩＮn-2にそれぞれＯＲゲート２６、２５が接続されて構成される。ＯＲゲート２６は、ＭＳＢに対応するＤＦＦ３８のＱ出力と、主制御部２０から入力される再開始信号ＲＳＴＡ２とを入力し、ＤＡＣコア２４のＭＳＢのデジタル入力端子ＤＩＮn-1に論理和演算結果を出力する。

ＯＲゲート２５は、ＭＳＢ−１ビットに対応するＤＦＦ３７のＱ出力と、主制御部２０から入力される再開始信号ＲＳＴＡ１とを入力し、ＤＡＣコア２４のＭＳＢ−１ビットに対応するデジタル入力端子ＤＩＮn-2に論理和演算結果を出力する。

ＯＲゲート２６は、再開始信号ＲＳＴＡ２のアクティブレベル「１」（本形態では「Ｈ」）を入力すると、ＤＡＣコア２４のデジタル入力端子ＤＩＮn-1にアクティブレベル「１」（本形態では「Ｈ」）を強制的に出力する。

ＯＲゲート２５は、再開始信号ＲＳＴＡ１のアクティブレベル「１」を入力すると、ＤＡＣコア２４のデジタル入力端子ＤＩＮn-2にアクティブレベル「１」を強制的に出力する。これにより、主制御部２０が、再開始信号ＲＳＴＡ１，ＲＳＴＡ２を制御することにより、ＤＡＣコア２４の出力電圧Ｖdacを瞬時に段階的に制御できる。

また、主制御部２０は、リセット信号ＲＳＴをカウント部２３の各ＤＦＦ３３〜３８のリセット端子に出力する。リセット信号ＲＳＴがアクティブレベルになると、カウント部２３はリセットし、０からカウントアップを再スタートする。

本実施形態では、主制御部２０は、再開始信号ＲＳＴＡ１，ＲＳＴＡ２をアクティブレベル「１」又はノンアクティブレベル「０」として切換えると共に、カウンタ部２３にリセット信号ＲＳＴのアクティブレベル「１」を出力することで、ＤＡＣコア２４に入力されるカウント部２３のカウント値を制御し、Ｄ／Ａ出力制御電圧Ｖdacを、当該電圧Ｖdacの最大限界電圧の０倍、１／４倍、１／２倍、３／４倍に段階的且つ瞬時に制御することができる。

図５は主制御部２０の回路構成例を概略的に示している。主制御部２０は、例えばヒステリシス型のコンパレータ４０〜４３、論理回路４４、抵抗４５〜５２、ＮＡＮＤゲート５３等を用いて構成され、入力電圧Ｖin、出力電圧Ｖout及びクロック信号ＣＫを入力し、これらの入力信号に基づいて、カウンタ部２３にリセット信号ＲＳＴを出力してカウンタ部２３をリセットしたり、発振部２２内のスイッチ３１、３２をオンオフ制御し発振部２２の発振周波数を制御したりするブロックとなっている。

入力電圧検出回路１７ｂは、抵抗４５、４６により入力電圧Ｖinを分圧した分圧電圧Ｖin1を検出する。出力電圧検出回路１７は、抵抗４７〜５２により出力電圧Ｖoutを分圧した分圧電圧Ｖo1〜Ｖo3を検出する。主制御部２０内のコンパレータ４０〜４３は、それぞれヒステリシス入出力特性を備えている。このため、入力電圧Ｖin又は出力電圧Ｖoutの上昇時と下降時とで、その出力結果を互いに異ならせることができる。したがって、入力電圧Ｖin又は出力電圧Ｖoutの上昇時と下降時とで、後述の図７に示すように論理回路４４の出力レベル（ＳＷ１、ＳＷ２、ＲＳＴＡ１、ＲＳＴＡ２）を変更することができる。

ヒステリシス型のコンパレータ４０は、入力電圧検出回路１７ｂの検出電圧と基準電圧Ｖref1とを比較し、その比較結果を論理回路４４に出力する。ヒステリシス型のコンパレータ４１〜４３は、出力電圧検出回路１７の検出電圧と基準電圧Ｖref2〜Ｖref4とをそれぞれ比較し、その比較結果を論理回路４４に出力する。ここで、電圧Ｖref2〜Ｖref4は、Ｖref2＞Ｖref3＞Ｖref4の関係に設定されている。

図６は、入力電圧Ｖinと出力電圧Ｖoutの変化の態様を示している。図６に示すように、入力電圧Ｖinが低電位から上昇すると、この上昇変化に遅れて出力電圧Ｖoutが上昇する。逆に入力電圧Ｖinが所定電位から下降すると、この下降変化に遅れて出力電圧Ｖoutが下降する。

主制御部２０内の論理回路４４は、入力電圧Ｖinと電圧Ｖ１（出力電圧Ｖout）との関係に応じて、図７に示すように、リセット信号ＲＳＴ、再開始信号ＲＳＴＡ１、ＲＳＴＡ２を出力する。例えば、図７（ａ）には入力電圧Ｖin又は出力電圧Ｖoutの上昇時における論理回路４４の出力論理レベルの一例を示し、図７（ｂ）には入力電圧Ｖin又は出力電圧Ｖoutの下降時における論理回路４４の出力論理レベルの一例を示す。この図７において、リセット信号ＲＳＴは、「１」がアクティブレベルを表し、「０」がノンアクティブレベルを表す。再開始信号ＲＳＴＡ１、ＲＳＴＡ２は「Ｈ」アクティブである。

論理回路４４は、出力電圧検出回路１７の出力電圧Ｖ１が段階的に分割された複数範囲のいずれに存在するか判定し、この論理判定結果に応じて、リセット信号ＲＳＴ、再開始信号ＲＳＴＡ１、ＲＳＴＡ２のアクティブレベルを変化させて、制御信号としてカウント部２３又はＯＲゲート２５、２６に出力する。後述するが、主制御部２０は、論理回路４４の論理判定結果に応じて、ＤＡＣコア２４に入力されるカウント部２３の再カウントスタート値を変更制御することで、ＤＡＣコア２４を通じて出力制御電圧Ｖdacの再開始電圧Ｖrs1、Ｖrs2、Ｖrs3を生成出力することになる。

電源起動時及び瞬断時におけるソフトスタート制御部１４の処理について、図８を参照しながら説明する。図８は、出力電圧Ｖoutが、電圧入力開始されるときの開始電圧（∝開始検出電圧Ｖs0）から、出力電圧Ｖoutが標準的に制御されているときの標準制御電圧（∝標準検出電圧Ｖt0）まで上昇したとき、及び、出力電圧Ｖoutが標準制御電圧（∝標準検出電圧Ｖt0）から瞬時に低下したときの態様を３タイプ示しており、入力電圧Ｖinと、出力電圧検出回路１７の出力電圧Ｖ１（＝抵抗８、９の分圧電圧Ｖ１∝出力電圧Ｖout）と、誤差増幅回路１１のオペアンプ１１ａの非反転入力端子への入力電圧Ｖ２との関係を概略的に示している。

まず、例えばエンジン始動に応じてバッテリ電圧ＶＢ１が回路内に入力されると、このバッテリ電圧ＶＢ１に基づいて入力電圧Ｖinが上昇する（図８の時刻ｔ１以降のＴ１期間）。このとき、各回路には動作用電源電圧Ｖｃｃが与えられる。この起動時には、主制御部２０は、発振部から所定周波数のクロック信号ＣＫを出力制御させる。このタイミングでは、出力電圧Ｖoutが０Ｖ出力されているので、出力電圧検出回路１７は、出力電圧Ｖoutを抵抗により分圧した電圧Ｖ１として開始検出電圧ＶS0（≒０Ｖ）を検出する。

時刻ｔ１においては、入力電圧Ｖinがスタート閾値電圧Ｖsinより低い。この後においても、入力電圧Ｖinがスタート閾値電圧Ｖsinに達せず、電圧範囲ＶＨ２の範囲にあるときには、ソフトスタート制御部１４の主制御部２０は、図７（ａ）に示すように、論理回路４４によりリセット信号ＲＳＴとしてアクティブレベル「１」を出力し続けることで、カウント部２３の出力をリセットし続ける。すなわち出力電圧Ｖoutを上昇制御しない。

カウンタ部２３は、そのカウント値を０に保持したまま待機する（図８のＴ１期間）。ソフトスタート制御部１４は、その主制御部２０がリセット信号ＲＳＴをカウント部２３に出力することで、カウント部２３のカウント値を初期値（＝０）とし、ＤＡＣコア２４から制御開始電圧Ｖcs（＝０Ｖ）をＤ／Ａ出力制御電圧Ｖdacとして出力させる。

入力電圧Ｖinが所定のスタート閾値電圧Ｖsinに達すると、論理回路４４はノンアクティブレベル「０」としてリセットを解除し、主制御部２０は本来のソフトスタート制御を開始する（図８の時刻ｔ２）。このとき、ソフトスタート制御部１４は、発振部２２によるクロック信号ＣＫをカウント部２３に入力させることで、電圧Ｖdac（＝Ｖ２）が制御開始電圧Ｖcsから制御標準電圧Ｖtyとなるように、カウンタ部２３のカウント値を初期値（＝０）から徐々に上昇させる（図８のＴ２期間）。

当初は、ソフトスタート制御部１４の出力電圧Ｖ２（＝Ｖdac）が初期値（＝０）であり、誤差増幅回路１１の出力（コンパレータ１３の非反転入力）は発振回路１２の出力（コンパレータ１３の反転入力）よりも低い電圧となる。すると、ＭＯＳトランジスタ３はフルオフ駆動される（ＰＷＭ信号のデューティ比０％）。

時間経過に伴い、ソフトスタート制御部１４の出力電圧Ｖ２（＝Ｖｄａｃ）が上昇すると、誤差増幅回路１１の出力（コンパレータ１３の非反転入力）が発振回路１２の出力（コンパレータ１３の反転入力）信号を上回る期間が現れる（図２参照）。すると、コンパレータ１３の出力は「Ｈ」になる。発振回路１２はコンパレータ１３に対し図２に示す三角波などの発振信号を出力するため、誤差増幅回路１１の出力が高くなると、これに応じてコンパレータ１３の出力として「Ｈ」となる期間が多くなり、ＭＯＳトランジスタ３がオンする期間が長くなる。逆に、誤差増幅回路１１の出力が低くなると、これに応じてコンパレータ１３の出力として「Ｌ」となる期間が長くなり、ＭＯＳトランジスタ３がオフする期間が長くなる。

他方、カウント部２３は、クロック信号ＣＫのクロック入力に応じて周期的にカウント値を上昇させるため、ＤＡＣコア２４の出力電圧Ｖdacとなる制御目標電圧Ｖ２が周期的、段階的に上昇する。このため、この制御目標電圧Ｖ２に追従するように出力電圧Ｖout、電圧Ｖ１も徐々に上昇する。この間、抵抗８、９の分圧電圧Ｖ１は開始検出電圧Ｖs0から標準検出電圧Ｖt0まで徐々に上昇する（図８のＴ２期間）。

なお、電圧Ｖdacが基準電圧生成回路１０の出力基準電圧Ｖrefより低くなっているときには、誤差増幅回路１１は、この電圧Ｖdacと電圧Ｖ１との差に応じた誤差増幅分の電圧を出力するが、逆に、電圧Ｖdacが基準電圧生成回路１０の出力基準電圧Ｖrefより高くなるときには、誤差増幅回路１１は、基準電圧生成回路１０の出力基準電圧Ｖrefと電圧Ｖ１との差に応じた誤差増幅分の電圧を出力する（前述の図３の説明参照）。このため、基準電圧生成回路１０の出力基準電圧Ｖrefが、例えば電圧Ｖ１の上限の限界電圧又はこの電圧に近い電圧に予め設定されている場合、制御目標電圧Ｖ２は制御標準電圧Ｖtyの上限となる基準電圧Ｖrefに制御される。このように、スイッチング電源装置１は、起動直後の時刻ｔ２から時刻ｔ３までの間、時間経過に伴い、制御目標電圧Ｖ２が徐々に上昇することになり、出力電圧Ｖoutのオーバーシュートを極力防止できる。

ここで出力端子ＯＵＴの出力電圧Ｖoutが、何らかの事象に応じて瞬間的に低下した場合について考慮する。例えば、出力端子ＯＵＴに接続される負荷１５のインピーダンス値が急激に変動したり、出力端子ＯＵＴに異物が接触し、グランドなどに短絡したりする場合について考慮する。

例えば、図８に示す時刻ｔ４において、出力端子ＯＵＴの出力電圧Ｖoutが低下した場合を考慮する（図８（ａ）〜図８（ｃ）の電圧Ｖ１参照）。ソフトスタート制御部１４の主制御部２０は、図５に示すように、入力電圧検出回路１７ｂの分圧電圧Ｖin1と、電圧Ｖref1とをコンパレータ４０により比較し、出力電圧検出回路１７の分圧電圧Ｖo1〜Ｖo3と電圧Ｖref1〜Ｖref3とをそれぞれコンパレータ４１〜４３により比較している。

この主制御部２０がコンパレータ４０〜４３を用いて行う比較内容を、入力電圧Ｖin、及び、出力電圧Ｖoutに比例する電圧Ｖ１をベースとして記載した図８に照らし合わせて説明する。コンパレータ４０による比較内容は、入力電圧Ｖinが入力電圧範囲ＶＨ１、ＶＨ２の何れの範囲に存在するか否かを判定することに相当する。また、コンパレータ４１〜４３による比較処理は、出力電圧Ｖoutに対応する電圧Ｖ１をソフトスタート閾値電圧Ｖt1〜Ｖt3とそれぞれ比較することに相当する。閾値電圧Ｖt1〜Ｖt3は、図５に示す電圧Ｖref2〜Ｖref4に対応して予め設定される電圧であり、出力電圧Ｖoutが図６に示す何れの出力電圧範囲ＶＡ、ＶＢ、ＶＣ、ＶＤに存在しているか否かの判断閾値となるソフトスタート閾値電圧として用いられる。電圧Ｖ１は出力電圧Ｖoutに比例する電圧であるため、以下では、電圧Ｖ１とソフトスタート閾値電圧Ｖt1〜Ｖt3との関係を使用して説明する。

定常状態においては、基準電圧生成回路１０の出力基準電圧Ｖref（＝制御標準電圧Ｖty）が制御目標電圧Ｖ２となる（図８のＴ３期間）。または、このとき制御目標電圧Ｖ２＞基準電圧生成回路１０の出力基準電圧Ｖref、となっていても良い。このとき、入力電圧Ｖinは電圧範囲ＶＨ１内にあり、電圧Ｖ１は標準検出電圧Ｖt0にほぼ安定化されることになり、出力電圧Ｖoutは図６に示す電圧範囲ＶＡ内にある。この間、図７（ａ）、図７（ｂ）に示すように、論理回路４４は、リセット信号ＲＳＴとしてノンアクティブレベル「０」を出力し、信号ＲＳＴＡ１、ＲＳＴＡ２としてＯＲゲート２６、２５に「Ｌ」を出力する。このとき、ＤＡＣコア２４は、カウント部２３の出力に応じた制御目標電圧Ｖ２を出力することになる。

その後、何らかの異常を生じたときに、出力電圧Ｖoutが低下すると電圧Ｖ１も低下する。このとき、電圧Ｖ１がソフトスタート閾値電圧Ｖt1以下又は未満（出力電圧Ｖoutが電圧範囲ＶＡとＶＢの境界以下又は未満）となると、ソフトスタート制御部１４は、ＤＡＣコア２４に入力されるカウント部２３の出力を変更制御し出力電圧Ｖdacを低下させることで、電圧Ｖ２を再開始電圧Ｖrs1、Ｖrs2、Ｖrs3に段階的に設定する（図８（ａ）〜図８（ｃ）の時刻ｔ４参照）。再開始電圧Ｖrs1〜Ｖrs3は、本実施形態ではＶrs1＞Ｖrs2＞Ｖrs3の関係にある。

例えば、図８（ａ）に示すように、出力電圧Ｖoutが範囲ＶＡから範囲ＶＢ以下に低下したときであっても入力電圧Ｖinが電圧範囲ＶＨ１内にあり、電圧Ｖ１がソフトスタート閾値電圧Ｖt1〜Ｖt2の範囲となるときには、コンパレータ４１〜４３のうちコンパレータ４１のみが「Ｌ」を出力し、コンパレータ４２、４３が共に「Ｈ」を出力する。このとき、論理回路４４は、図７（ｂ）に示すように、リセット信号ＲＳＴとしてアクティブレベル「１」をパルス状に出力し、信号ＲＳＴＡ１、ＲＳＴＡ２としてＯＲゲート２６、２５に「Ｈ」を出力する。

この結果、カウント部２３のカウント結果は一旦リセットされるが、ＤＡＣコア２４の上位２ビット入力にはＯＲゲート２６、２５の出力「Ｈ」が入力される。このため、ＤＡＣコア２４は、その出力電圧Ｖdacとして、基準電圧Ｖref（≒制御標準電圧Ｖty）のほぼ３／４の電圧を再開始電圧Ｖrs1として出力する。そして、その後、カウント部２３が再度カウントアップし始めたとしても、ＤＡＣコア２４の上位２ビット入力が「Ｈ」で固定されているため、カウント部２３の上位２ビットに対応したＤＦＦ３７、３８のＱ出力は無効化され、その下位ビットのみが有効化してカウント開始されることになる。したがって、ＤＡＣコア２４は、再開始電圧Ｖrs1を基準として徐々に出力電圧Ｖdacを上昇させることになる（図８（ａ）のＴ５期間参照）。そして、ＤＡＣコア２４は、その出力電圧Ｖdacを制御標準電圧Ｖtyに至るまで上昇させると、制御目標電圧Ｖ２は基準電圧Ｖrefに安定化される（図８（ａ）のＴ６期間参照）。

また、例えば、図８（ｂ）に示すように、出力電圧Ｖoutが低下したときであっても入力電圧Ｖinが電圧範囲ＶＨ１内にあり、電圧Ｖ１が閾値電圧Ｖt2〜Ｖt3の範囲（出力電圧Ｖoutは範囲ＶＣ）となるときには、コンパレータ４１〜４３のうちコンパレータ４１及び４２が「Ｌ」を出力し、コンパレータ４３が「Ｈ」を出力する。このとき、論理回路４４は、図７に示すように、リセット信号ＲＳＴとしてアクティブレベル「１」をパルス状に出力し、信号ＲＳＴＡ１としてＯＲゲート２５に「Ｌ」を出力し、信号ＲＳＴＡ２としてＯＲゲート２６に「Ｈ」を出力する。

この結果、カウント部２３のカウント結果は一旦リセットされるが、ＤＡＣコア２４の上位１ビット入力にはＯＲゲート２６の出力「Ｈ」が入力される。このため、ＤＡＣコア２４は、その出力電圧Ｖdacとして、基準電圧Ｖref（≒制御標準電圧Ｖty）のほぼ１／２の電圧を再開始電圧Ｖrs2として出力する。そして、その後、カウント部２３が再度カウントアップし始めたとしても、ＤＡＣコア２４の上位１ビット入力が「Ｈ」で固定されているため、カウント部２３の上位１ビットに対応したＤＦＦ３８のＱ出力は無効化され、その下位ビットのみが有効化してカウントされることになる。したがって、ＤＡＣコア２４は、再開始電圧Ｖrs2を基準として徐々に出力電圧Ｖdacを上昇させることになる（図８（ｂ）のＴ５期間参照）。そして、ＤＡＣコア２４は、その出力電圧Ｖdacを制御標準電圧Ｖtyに至るまで上昇させると、制御目標電圧Ｖ２は基準電圧Ｖrefに安定化される（図８（ｂ）のＴ６期間参照）。

また、例えば、図８（ｃ）に示すように、出力電圧Ｖoutが低下したときであっても入力電圧Ｖinが電圧範囲ＶＨ１内にあり、電圧Ｖ１が閾値電圧Ｖt3〜Ｖt4の範囲（出力電圧Ｖoutは範囲ＶＤ）となるときには、コンパレータ４１〜４３が共に「Ｌ」を出力する。このとき、論理回路４４は、図７に示すように、リセット信号ＲＳＴとしてアクティブレベル「１」をパルス状に出力し、信号ＲＳＴＡ１、ＲＳＴＡ２としてＯＲゲート２６、２５に共に「Ｌ」を出力する。

この結果、カウント部２３のカウント結果は一旦リセットされると共に、ＯＲゲート２６、２５の入力も共に「Ｌ」となるため、ＤＡＣコア２４の全入力ビットにはカウント部２３のカウント結果が入力される。このため、ＤＡＣコア２４は、その出力電圧Ｖdacとして制御開始電圧Ｖcs（例えば≒０Ｖ）を再開始電圧Ｖrs3として出力する。そして、その後、カウント部２３が再度カウントアップし始めたとしても、カウント部２３のＤＦＦ３３〜３８による全ビットが有効化されＤＡＣコア２４に入力される。

したがって、ＤＡＣコア２４は、再開始電圧Ｖrs3となる制御開始電圧Ｖcsを基準として徐々に出力電圧Ｖdacを上昇させることになる（図８（ｃ）のＴ５期間参照）。そして、ＤＡＣコア２４は、その出力電圧Ｖdacを制御標準電圧Ｖtyに至るまで上昇させると、制御目標電圧Ｖ２は基準電圧Ｖrefに安定化される（図８（ｃ）のＴ６期間参照）。

また、図９に示すように、時刻ｔ３ａのタイミングにおいて入力電圧Ｖinが低下したとしても当該入力電圧Ｖinの範囲が電圧範囲ＶＨ１内にある場合、且つ、電圧Ｖ１がソフトスタート閾値電圧Ｖt1に達せず又は当該Ｖt1を下回らなければ、図９に示すように、主制御部２０はＤＡＣコア２４の出力電圧Ｖdacを最大値（基準電圧Ｖref≒制御標準電圧Ｖty）として一定のまま保持する（図９の期間Ｔ３）。これにより、制御目標電圧Ｖ２を変更しない。このような制御が行われることになる。

以上説明したように、本実施形態によれば、ソフトスタート制御部１４は、出力電圧検出回路１７の出力電圧Ｖ１が標準検出電圧Ｖt0と開始検出電圧Ｖs0との間のソフトスタート閾値電圧Ｖt1，Ｖt2，Ｖt3に達したことを条件として、出力電圧検出回路１７の出力電圧Ｖ１に応じてＤＡＣコア２４の出力電圧Ｖdac（＝Ｖ２）を制御する。

このとき、ソフトスタート制御部１４は、出力電圧検出回路１７の出力電圧Ｖ１に応じて、誤差増幅回路１１に与えられる電圧Ｖ２を主回路１６の目標出力電圧に対応した制御標準電圧Ｖtyと主回路１６の制御開始電圧Ｖcsとの間の再開始電圧Ｖrs1，Ｖrs2，Ｖrs3に制御する。このため出力電圧Ｖoutが低下した後でもソフトスタートを実行することができる。これにより突入電流を抑制できる。これにより、突入電流に伴うオーバーシュートを防止できる。この結果、素子破壊などの不具合を防止できる。

ソフトスタート制御部１４は、段階的に再開始電圧Ｖrs1，Ｖrs2，Ｖrs3を制御しているため、段階的に再開始電圧を制御しない場合に比較して、出力電圧Ｖoutの復帰までの時間を調整することができる。

ソフトスタート制御部１４は、その主制御部２０内に論理回路４４を備え、この論理回路４４は、出力電圧Ｖoutの分圧電圧Ｖo1〜Ｖo3が段階的に分割された複数電圧範囲ＶＡ，ＶＢ，ＶＣ，ＶＤの何れに存在するか判定し、主制御部２０は、この論理判定結果に応じて、ＤＡＣコア２４に入力される再カウントスタート値を例えばＯＲゲート２６，２５を用いて変更制御することで、ＤＡＣコア２４を通じて制御目標電圧Ｖ２（＝Ｖdac）の再開始電圧Ｖrs1，Ｖrs2，Ｖrs3を制御できる。このため、出力電圧Ｖoutが瞬時的に低下した後においてもソフトスタートを実行できる。これにより、突入電流の上昇を抑制でき、突入電流の上昇に伴うオーバーシュートを防止できる。

また、主制御部２０は、例えばＯＲゲート２６，２５を用いて、ＤＡＣコア２４の再カウントスタート値を複数の異なる値に設定可能になっているので、再開始電圧Ｖrs1，Ｖrs2，Ｖrs3を複数異な値に設定でき、アナログ回路を用いることなく再開始電圧Ｖrs1，Ｖrs2，Ｖrs3を設定できる。

（変形例）
図１０（ａ）〜図１０（ｃ）及び図１１は変形例を概略的に示している。例えば図４に示す主制御部２０は発振部２２内のスイッチ３１及び３２をオンオフ制御することでクロック信号ＣＫの出力周波数（周期）を変更することができる。すなわち、主制御部２０は、発振部２２内のインバータ２７の入出力端子に接続される並列抵抗２８及び２９の合成抵抗値を調整することで発振周波数を制御できるため、クロック信号ＣＫの出力周期を調整することができる。これにより、カウント部２３のカウント周期を調整できる。図１０（ａ）に示すカウント部２３のカウントアップ周期を標準カウント周期Ｔｃ１としたときに、制御目標電圧Ｖ２を制御開始電圧Ｖcsから制御標準電圧Ｖtyまで上昇させるために時間Ｔｄ１だけかかる。

主制御部２０が、カウント部２３のカウントアップ周期を調整し、カウント周期Ｔｃ１よりカウント周期Ｔｃ２を短くしたとき、制御目標電圧Ｖ２を制御開始電圧Ｖcsから制御標準電圧Ｖtyまで上昇させるためには時間Ｔｄ１よりも短い時間Ｔｄ２だけしかかからない。これにより、出力電圧Ｖoutの上昇度を上げることができる。

逆に、主制御部２０が、カウント部２３のカウントアップ周期を調整し、カウント周期Ｔｃ１よりカウント周期Ｔｃ３を長くしたとき、制御目標電圧Ｖ２を制御開始電圧Ｖcsから制御標準電圧Ｖtyまで上昇させるためには時間Ｔｄ１より長い時間Ｔｄ３だけかかる。これにより、出力電圧Ｖoutの上昇度を下げることができる。

本変形例によれば、主制御部２０は、発振部２２の生成クロック信号ＣＫの周波数（周期）を、制御信号ＳＷ１〜ＳＷ２を用いてスイッチ３１、３２をオンオフ切換えすることで変更設定できるため、再開始電圧Ｖrs1，Ｖrs2，Ｖrs3から制御標準電圧Ｖtyまで電圧Ｖ２を上昇させるステップ時間を制御できる。これにより、電圧Ｖ２の上昇度を調整できる。

図１１は発振部の別の形態を示す。図１１に示すように、発振部２２に替わる発振部１２２は、主発振器１２２ａと、ＤＦＦ１３３〜１３７のＱＢ端子を次段のＤＦＦ１３４〜１３８のクロック信号ＣＫに縦続接続すると共にそれぞれのＤＦＦ１３３〜１３８のＱＢ端子をＤ入力にフィードバック接続して構成された分周回路１３１と、この分周回路１３１の各ＤＦＦ１３３〜１３８の何れかのＱ出力を前述実施形態のカウント部２３にクロック信号ＣＫとして選択出力するマルチプレクサ１３２と、を備える。

主発振器１２２ａは、所定周波数に固定された発振信号を分周回路１３１にクロック信号ＣＫａとして出力する。分周回路１３１は、このクロック信号ＣＫａを分周して出力し、クロック信号ＣＫａを２倍、４倍、８倍、…、２^ｎ−１倍に周期を大きくし、マルチプレクサ１３２に出力する。マルチプレクサ１３２は、主制御部２０の制御信号に応じてこれらの分周クロック信号のうち何れかをクロック信号ＣＫとして選択出力する。これにより、クロック信号ＣＫの周期を大小調整することができる。この結果、出力電圧Ｖoutの上昇度を調整することができる。この場合における各ノードの信号波形は図１０（ａ）〜図１０（ｃ）と同様である。

このような変形例によれば、マルチプレクサ１３２は、分周回路１３１により分周された後の信号をクロック信号ＣＫとして選択出力するため、カウンタ部２３はこの選択出力されたクロック信号ＣＫを入力することになる。これにより、主制御部２０は、再開始電圧Ｖrs1，Ｖrs2，Ｖrs3から制御標準電圧Ｖtyまで電圧Ｖ２を上昇させるステップ時間を制御できる。これにより、制御目標電圧Ｖ２の上昇度を調整できる。

（第２実施形態）
図１２及び図１３は第２実施形態を示す。図１２に示すソフトスタート制御部１１４は第１実施形態で説明した図４のソフトスタート制御部１４に対応して示している。この図１２に示すソフトスタート制御部１１４が図４に示すソフトスタート制御部１４の構成と異なるところは、Ｄ／Ａコンバータ２１に替えて、ＯＲゲート２６及び２５の構成を省いたＤ／Ａコンバータ２１ａを用いているところにある。また、図１２に示す主制御部２０は、再開始信号ＲＳＴＡ１，ＲＳＴＡ２をＤ／Ａコンバータ２１ａに出力せず、リセット信号ＲＳＴのみをカウント部２３に出力している。

この場合、前述実施形態では、出力電圧Ｖoutが標準電圧（標準目標電圧）から低下したときに、主制御部２０は、ＤＡＣコア２４の出力電圧Ｖdac（＝電圧Ｖ２）の再開始電圧を電圧Ｖrs1，Ｖrs2，Ｖrs3の３段階に調整したが、本実施形態の場合、主制御部２０は、図１３に示すように、ＤＡＣコア２４の出力電圧Ｖdac（＝電圧Ｖ２）の再開始電圧を一つの段階（例えば電圧Ｖrs1，Ｖrs2，Ｖrs3のうち最低電圧となる電圧Ｖrs3（＝制御開始電圧Ｖcs））に調整する。このような場合であっても前述実施形態と同様の作用効果を奏する。

（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
昇圧型、降圧型、昇降圧型の何れのスイッチング制御装置に適用しても良い。主制御部２０は、抵抗４７〜５２を用いた出力電圧検出回路１７により分圧電圧Ｖo1〜Ｖo3を生成し、この分圧電圧Ｖo1〜Ｖo3を電圧Ｖref2〜Ｖref4とそれぞれ比較する形態を示したが、抵抗８、９による出力電圧検出回路１７の出力電圧Ｖ１を入力し、対応する電圧Ｖref1〜Ｖref3とそれぞれ比較する形態に適用しても良い。出力電圧Ｖoutの分圧電圧を第１電圧Ｖ１等として検出する形態を示したが、出力電圧Ｖoutに対応した第１電圧Ｖ１としては出力電圧Ｖoutそのものであっても良い。

Ｄ／Ａコンバータ２１内のＯＲゲート２６，２５はＤＡＣコア２４の上位２ビットのデジタル入力端子ＤＩＮn-1、ＤＩＮn-2に接続され、主制御部２０がこれらのＯＲゲート２６，２５に対し再開始信号ＲＳＴＡ１，ＲＳＴＡ２を出力する形態を示したが、ＯＲゲート２６，２５の他の論理ゲートが、その他のデジタル入力端子ＤＩＮn-3〜ＤＩＮ0に接続され、主制御部２０がこれらの論理ゲートに対し、前記の再開始信号ＲＳＴＡ１，ＲＳＴＡ２に相当する信号を出力する形態に適用することもできる。また、ＯＲゲート２５、２６を用いた例を示したが、他の論理ゲートを用いて構成しても良い。

前述した電圧の上下関係は逆であっても良い。すなわち、前述実施形態では、スイッチング電源装置１は、その出力電圧Ｖoutを第１レベルとなる例えば正電圧に上昇制御する形態に適用し、何らかの異常を生じた時に第２レベル（０Ｖ）方向に向けて下降する場合について説明したが、出力電圧Ｖoutを第１レベルとなる例えば負電圧に下降制御する形態に適用し、何らかの異常を生じたときに例えば第２レベル（０Ｖ）方向に向けて上昇したときに再度下降させるときにソフトスタート制御する場合にも適用できる。これらのことは詳細に説明するまでもないことである。

前述実施形態では、「以下」、「以上」を用いて電圧の境界を説明した部分もあるが、これらに替えてそれぞれ「未満」、「超える」に相当する制御、処理を行うようにしても良い。

発振部２２は、主制御部２０の制御信号ＳＷ１、ＳＷ２に応じて発振周波数を制御可能に構成したが、発振部２２に替えて、図１１に示した発振周波数を制御不能な主発振器１２２ａの構成を前述の「発振部」として用いて構成しても良い。

出力端子ＯＵＴが何らかの影響に応じてグランドに短絡した後、電圧復帰したときにも前述実施形態の構成を適用することにより、出力電圧Ｖoutを安定的に復帰させることができる。

図面中、１はスイッチング電源装置、２はゲートドライバ（駆動回路）、１１は誤差増幅回路、１２は発振回路、１４はソフトスタート制御部、１６は主回路、１７は出力電圧検出回路、２０は主制御部、２２、１２２は発振部、２３はカウンタ部、２４はＤＡＣコア、４４は論理回路、１２２ａは主発振器、１３１は分周回路、Ｖt0は標準検出電圧、Ｖs0は開始検出電圧、Ｖt1，Ｖt2，Ｖt3はソフトスタート閾値電圧、Ｖtyは制御標準電圧、Ｖrefは基準電圧（制御標準電圧）、Ｖrs1，Ｖrs2，Ｖrs3は再開始電圧、Ｖinは入力電圧、Ｖoutは出力電圧、を示す。

Claims (7)

1. スイッチング素子とコイルとを有し駆動信号の変化に応じて前記コイルに流れる電流を調整し電圧を出力する主回路（１６）と、
   前記主回路の出力電圧（Ｖout）に対応した第１電圧（Ｖ１，Ｖo1，Ｖo2，Ｖo3，Ｖout）を出力する出力電圧検出回路（１７）と、
   前記出力電圧検出回路の第１電圧と前記主回路の制御目標電圧に対応した第２電圧（Ｖ２）との差に応じた誤差信号を出力する誤差増幅回路（１１）と、
   発振信号を出力する発振回路（１２）と、
   前記発振回路の発振信号と前記誤差増幅回路の誤差信号とが比較された比較結果に応じて前記スイッチング素子に前記駆動信号を出力する駆動回路（２）と、
   前記出力電圧検出回路の第１電圧が標準検出電圧（Ｖt0）と開始検出電圧（Ｖs0）との間のソフトスタート閾値電圧（Ｖt1、Ｖt2、Ｖt3）に達したことを条件として、前記出力電圧検出回路の第１電圧に応じて、前記誤差増幅回路に与えられる第２電圧を前記主回路の目標出力電圧に対応した制御標準電圧（Ｖty，Ｖref）と前記主回路の制御開始電圧（Ｖcs）との間の再開始電圧（Ｖrs1、Ｖrs2、Ｖrs3）に制御するソフトスタート制御部（１４、１１４）と、を備えることを特徴とするスイッチング電源装置。
2. 請求項１記載のスイッチング電源装置において、
   前記ソフトスタート制御部（１４）は、前記第２電圧の再開始電圧（Ｖrs1、Ｖrs2、Ｖrs3）を段階的に制御することを特徴とするスイッチング電源装置。
3. 請求項１または２記載のスイッチング電源装置において、
   通常制御時における前記主回路の目標出力電圧に対応した基準電圧（Ｖref）を前記制御標準電圧として生成する基準電圧生成回路（１０）とを備え、
   前記ソフトスタート制御部（１４、１１４）は、前記第２電圧が前記再開始電圧から前記基準電圧まで変化するステップ時間を制御することを特徴とするスイッチング電源装置。
4. 請求項１記載のスイッチング電源装置において、
   前記ソフトスタート制御部（１４、１１４）は、
   前記出力電圧検出回路の第１電圧が段階的に分割された複数範囲のいずれに存在するか判定する論理回路（４４）と、クロック信号（ＣＫ、ＣＫａ）を生成する発振部（２２、１２２）と、前記発振部のクロック信号をカウントするカウンタ部（２３）と、前記カウンタ部のカウント結果によるデジタル信号に応じてＤ／Ａ変換するＤＡＣコア（２４）と、主制御部（２０）と、を備え、
   前記主制御部（２０）は、前記論理回路（４４）の論理判定結果に応じて、前記ＤＡＣコア（２４）に入力される前記カウンタ部（２３）の再カウントスタート値を変更制御することで前記ＤＡＣコア（２４）を通じて前記第２電圧の再開始電圧（Ｖrs1、Ｖrs2、Ｖrs3）を生成して制御することを特徴とするスイッチング電源装置。
5. 請求項４記載のスイッチング電源装置において、
   前記ソフトスタート制御部（１４）の主制御部（２０）は、前記カウンタ部（２３）の再カウントスタート値を複数の異なる値に設定可能であることを特徴とするスイッチング電源装置。
6. 請求項４または５記載のスイッチング電源装置において、
   前記ソフトスタート制御部（１４、１１４）の主制御部（２０）は、前記発振部（２２）により生成されるクロック信号（ＣＫ）の周波数を変更設定可能に構成されていることを特徴とするスイッチング電源装置。
7. 請求項４または５記載のスイッチング電源装置において、
   前記発振部（１２２）は、クロック信号（ＣＫａ）を生成する主発振器（１２２ａ）と、前記主発振器（１２２ａ）のクロック信号（ＣＫａ）を分周する分周回路（１３１）と、を備え、
   前記カウンタ部（２３）は、前記分周回路により分周された後のクロック信号（ＣＫ）をカウントすることを特徴とするスイッチング電源装置。

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