JPH0998088A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0998088A JPH0998088A JP7253089A JP25308995A JPH0998088A JP H0998088 A JPH0998088 A JP H0998088A JP 7253089 A JP7253089 A JP 7253089A JP 25308995 A JP25308995 A JP 25308995A JP H0998088 A JPH0998088 A JP H0998088A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＡＤコンバータテストの精度を向上させる。
【構成】 ＡＤコンバータ６のＡin及びＲｅｆ（＋）端
子にテスト回路が設けられる。Ａin端子側は（Ｖ11−Ｖ
12）分圧用抵抗素子１１，１２とトランスファゲート
８，１３とを備える。分圧出力Ｖit1 は Ｖit1 ＝Ｖ11＋（Ｖ11−Ｖ12）／１００ となり、（Ｖ11−Ｖ12）の１／１００の精度を持つ電圧
となる。ゲート８がオフ、ゲート１３がオンのとき、Ａ
Ｄコンバータ６はその高精度電圧Ｖit1 で動作する。リ
ファレンス電圧入力端子側のテスト回路も同様の構成を
有する。 【効果】 ＡＤコンバータテスト用電源の精度が低くて
もその精度を越えた高精度なテストが可能となる。
子にテスト回路が設けられる。Ａin端子側は（Ｖ11−Ｖ
12）分圧用抵抗素子１１，１２とトランスファゲート
８，１３とを備える。分圧出力Ｖit1 は Ｖit1 ＝Ｖ11＋（Ｖ11−Ｖ12）／１００ となり、（Ｖ11−Ｖ12）の１／１００の精度を持つ電圧
となる。ゲート８がオフ、ゲート１３がオンのとき、Ａ
Ｄコンバータ６はその高精度電圧Ｖit1 で動作する。リ
ファレンス電圧入力端子側のテスト回路も同様の構成を
有する。 【効果】 ＡＤコンバータテスト用電源の精度が低くて
もその精度を越えた高精度なテストが可能となる。
Description
【０００１】
【産業上の利用分野】本発明はＡＤコンバータを内蔵し
た半導体集積回路に関するもので、特にＡＤコンバータ
のテストに使用されるものである。
た半導体集積回路に関するもので、特にＡＤコンバータ
のテストに使用されるものである。
【０００２】
【従来の技術】図２は従来の半導体集積回路装置を示す
ものである。同図において、１はその半導体集積回路で
あり、この半導体集積回路１は図示しない内蔵アナログ
回路からの信号をＡＤ（アナログデジタル）変換するＡ
Ｄコンバータ２を備えている。このＡＤコンバータ２は
ＶDD端子２１とＧＮＤ端子２２とアナログ入力端子２３
とＲｅｆ（＋）端子２４とＲｅｆ（−）端子２５と出力
端子２６１，…，２６ｎとを備えている。ＡＤコンバー
タ２のテストは、ＶDD端子２１及びＧＮＤ端子２２に電
源３１を、アナログ入力端子２３に電源３２を、Ｒｅｆ
（＋）端子２４に電源３３を、Ｒｅｆ（−）端子２５に
電源３４を、出力端子２６１〜２６ｎに電圧計４をそれ
ぞれ接続し、電源３１〜３４により端子２１〜２５に信
号を与えて動作させ、端子２６１〜２６ｎの出力値を電
圧計４により計測する、というものである。これによ
り、ＡＤコンバータ２が正確に動作するかテストするこ
とができる。
ものである。同図において、１はその半導体集積回路で
あり、この半導体集積回路１は図示しない内蔵アナログ
回路からの信号をＡＤ（アナログデジタル）変換するＡ
Ｄコンバータ２を備えている。このＡＤコンバータ２は
ＶDD端子２１とＧＮＤ端子２２とアナログ入力端子２３
とＲｅｆ（＋）端子２４とＲｅｆ（−）端子２５と出力
端子２６１，…，２６ｎとを備えている。ＡＤコンバー
タ２のテストは、ＶDD端子２１及びＧＮＤ端子２２に電
源３１を、アナログ入力端子２３に電源３２を、Ｒｅｆ
（＋）端子２４に電源３３を、Ｒｅｆ（−）端子２５に
電源３４を、出力端子２６１〜２６ｎに電圧計４をそれ
ぞれ接続し、電源３１〜３４により端子２１〜２５に信
号を与えて動作させ、端子２６１〜２６ｎの出力値を電
圧計４により計測する、というものである。これによ
り、ＡＤコンバータ２が正確に動作するかテストするこ
とができる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来、
ＡＤコンバータを内蔵した半導体集積回路の測定にあた
っては、外部電源から直接アナログ入力電圧およびリフ
ァレンス電圧を与えていたため、外部電源の精度により
測定結果にかなり影響が出てしまっている。特に、近
年、ＡＤコンバータのビット数が増加してきている上
に、リファレンス電圧の幅が小さくなってきている。こ
のため、１ビットの測定に要する電源の精度は１ｍＶ以
下と、通常の電源では精度よく与えられないレベルとな
ってきており、高価な高精度電源の使用が必要になって
きている。
ＡＤコンバータを内蔵した半導体集積回路の測定にあた
っては、外部電源から直接アナログ入力電圧およびリフ
ァレンス電圧を与えていたため、外部電源の精度により
測定結果にかなり影響が出てしまっている。特に、近
年、ＡＤコンバータのビット数が増加してきている上
に、リファレンス電圧の幅が小さくなってきている。こ
のため、１ビットの測定に要する電源の精度は１ｍＶ以
下と、通常の電源では精度よく与えられないレベルとな
ってきており、高価な高精度電源の使用が必要になって
きている。
【０００４】また、量産時におけるＬＳＩテスタにおい
ては、高精度な電源が装備されているアナログテスタを
使用しなければ測定が難しくなってきているが、近年Ａ
Ｄコンバータを内蔵した半導体集積回路ではデジタル部
の回路の増加や外部端子の増加などでアナログテスタだ
けでは測定ができなくなってきている。
ては、高精度な電源が装備されているアナログテスタを
使用しなければ測定が難しくなってきているが、近年Ａ
Ｄコンバータを内蔵した半導体集積回路ではデジタル部
の回路の増加や外部端子の増加などでアナログテスタだ
けでは測定ができなくなってきている。
【０００５】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはＡＤコン
バータに対するテスト用電源の精度が低くてもその精度
を越える高い精度でのテストを可能とする半導体集積回
路を提供することにある。
みてなされたもので、その目的とするところはＡＤコン
バータに対するテスト用電源の精度が低くてもその精度
を越える高い精度でのテストを可能とする半導体集積回
路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、テスト端子に印加された入力電圧を分圧する分圧回
路と、ノーマル端子とＡＤコンバータの入力端子との間
に挿入された第１のトランスファゲートと、分圧回路の
出力端子とＡＤコンバータの入力端子との間に挿入され
た第２のトランスファゲートと、前記第１、第２のトラ
ンスファゲートを相反的にオン／オフさせるための制御
回路とを備えている。
は、テスト端子に印加された入力電圧を分圧する分圧回
路と、ノーマル端子とＡＤコンバータの入力端子との間
に挿入された第１のトランスファゲートと、分圧回路の
出力端子とＡＤコンバータの入力端子との間に挿入され
た第２のトランスファゲートと、前記第１、第２のトラ
ンスファゲートを相反的にオン／オフさせるための制御
回路とを備えている。
【０００７】
【作用】本発明によれば、電源電圧の精度を分圧回路の
分圧比によって制御される精度にまで高めた電圧によっ
てＡＤコンバータを動作させることができるので、ＡＤ
コンバータに対するテスト用電源の精度が低くてもその
精度を越える高い精度でのテストを可能とする。
分圧比によって制御される精度にまで高めた電圧によっ
てＡＤコンバータを動作させることができるので、ＡＤ
コンバータに対するテスト用電源の精度が低くてもその
精度を越える高い精度でのテストを可能とする。
【０００８】因みに、分圧回路が２個の抵抗素子によっ
て形成される場合の一方の抵抗素子と他方の抵抗素子と
の抵抗比を９９：１とし、前者に印加される電圧をＶ1
、後者に印加される電圧をＶ2 としたとき、テスト電
圧Ｖitが Ｖit＝Ｖ1 ＋（Ｖ1 −Ｖ2 ）／１００ となる。ゆえに、テスト電圧Ｖitは電源の電圧である
（Ｖ1 −Ｖ2 ）の１／１００の精度を有する電圧とな
る。
て形成される場合の一方の抵抗素子と他方の抵抗素子と
の抵抗比を９９：１とし、前者に印加される電圧をＶ1
、後者に印加される電圧をＶ2 としたとき、テスト電
圧Ｖitが Ｖit＝Ｖ1 ＋（Ｖ1 −Ｖ2 ）／１００ となる。ゆえに、テスト電圧Ｖitは電源の電圧である
（Ｖ1 −Ｖ2 ）の１／１００の精度を有する電圧とな
る。
【０００９】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の一実施例に係る半導体集
積回路装置を示すものである。同図において、５は半導
体集積回路であり、この半導体集積回路５は図示しない
内蔵アナログ回路からの信号をＡＤ（アナログデジタ
ル）変換するＡＤコンバータ６を備えている。
つつ説明する。図１は本発明の一実施例に係る半導体集
積回路装置を示すものである。同図において、５は半導
体集積回路であり、この半導体集積回路５は図示しない
内蔵アナログ回路からの信号をＡＤ（アナログデジタ
ル）変換するＡＤコンバータ６を備えている。
【００１０】ＡＤコンバータ６のアナログ入力端子には
通常使用回路系とテスト時使用回路系とが接続されてお
り、通常使用回路系はノーマル端子７とアナログスイッ
チからなるトランスファゲート８とを備え、ノーマル端
子７からの通常のアナログ入力電圧Ｖin1 はトランスフ
ァゲート８を通じてＡＤコンバータ６に与えられるよう
になっている。テスト時使用回路系はテスト端子９，１
０と抵抗素子１１，１２とアナログスイッチからなるト
ランスファゲート１３とを備えている。テスト端子９に
はテスト電圧Ｖ11が印加され、テスト端子１０にはテス
ト電圧Ｖ12が印加されるようになっている。抵抗素子１
１の一端はテスト端子９に接続され、抵抗素子１２の一
端はテスト端子１０に接続されている。抵抗素子１１，
１２はその他端同士が共通に接続され、電圧（Ｖ11−Ｖ
12）を両者の抵抗比により分圧するようになっている。
抵抗素子１２の抵抗値はＲであり、抵抗素子１１の抵抗
値は９９Ｒである。これによって、Ｖ11＞Ｖ12の時、Ａ
Ｄコンバータ６に与えられる電圧は、 Ｖit1 ＝Ｖ12＋（Ｖ11−Ｖ12）／１００ … … （１） として与えられる。この電圧Ｖit1 はトランスファゲー
ト１３を介してＡＤコンバータ６に与えられるようにな
っている。
通常使用回路系とテスト時使用回路系とが接続されてお
り、通常使用回路系はノーマル端子７とアナログスイッ
チからなるトランスファゲート８とを備え、ノーマル端
子７からの通常のアナログ入力電圧Ｖin1 はトランスフ
ァゲート８を通じてＡＤコンバータ６に与えられるよう
になっている。テスト時使用回路系はテスト端子９，１
０と抵抗素子１１，１２とアナログスイッチからなるト
ランスファゲート１３とを備えている。テスト端子９に
はテスト電圧Ｖ11が印加され、テスト端子１０にはテス
ト電圧Ｖ12が印加されるようになっている。抵抗素子１
１の一端はテスト端子９に接続され、抵抗素子１２の一
端はテスト端子１０に接続されている。抵抗素子１１，
１２はその他端同士が共通に接続され、電圧（Ｖ11−Ｖ
12）を両者の抵抗比により分圧するようになっている。
抵抗素子１２の抵抗値はＲであり、抵抗素子１１の抵抗
値は９９Ｒである。これによって、Ｖ11＞Ｖ12の時、Ａ
Ｄコンバータ６に与えられる電圧は、 Ｖit1 ＝Ｖ12＋（Ｖ11−Ｖ12）／１００ … … （１） として与えられる。この電圧Ｖit1 はトランスファゲー
ト１３を介してＡＤコンバータ６に与えられるようにな
っている。
【００１１】トランスファゲート８，１３の制御端子に
はスイッチ制御端子１４が接続され、トランスファゲー
ト８，１３はこのスイッチ制御端子１４に印加される制
御信号Ｖc により相反的にオン／オフ制御されるように
なっている。これにより、電圧Ｖin1 ，Ｖit1 が選択的
にアナログ入力電圧ＡinとしてＡＤコンバータ６に与え
られるようになっている。
はスイッチ制御端子１４が接続され、トランスファゲー
ト８，１３はこのスイッチ制御端子１４に印加される制
御信号Ｖc により相反的にオン／オフ制御されるように
なっている。これにより、電圧Ｖin1 ，Ｖit1 が選択的
にアナログ入力電圧ＡinとしてＡＤコンバータ６に与え
られるようになっている。
【００１２】ＡＤコンバータ６のリファレンス電圧入力
端子にも通常使用回路系とテスト時使用回路系とが接続
されており、通常使用回路系はノーマル端子１５とアナ
ログスイッチからなるトランスファゲート１６とを備
え、ノーマル端子１５からの通常のリファレンス電圧Ｖ
in2 はトランスファゲート１６を通じてＡＤコンバータ
６に与えられるようになっている。テスト時使用回路系
はテスト端子１７，１８と抵抗素子１９，２０とアナロ
グスイッチからなるトランスファゲート２１とを備えて
いる。テスト端子１７にはテスト電圧Ｖ21が印加され、
テスト端子１８にはテスト電圧Ｖ22が印加されるように
なっている。抵抗素子１９の一端はテスト端子１７に接
続され、抵抗素子２０の一端はテスト端子１８に接続さ
れている。抵抗素子１９，２０はその他端同士が共通に
接続され、電圧（Ｖ21−Ｖ22）を両者の抵抗比により分
圧するようになっている。抵抗素子２０の抵抗値はＲで
あり、抵抗素子１９の抵抗値は９９Ｒである。これによ
って、Ｖ21＞Ｖ22の時、ＡＤコンバータ６に与えられる
電圧は、 Ｖit2 ＝Ｖ22＋（Ｖ21−Ｖ22）／１００ … … （２） として与えられる。この電圧Ｖit2 はトランスファゲー
ト２１を介してＡＤコンバータ６に与えられるようにな
っている。
端子にも通常使用回路系とテスト時使用回路系とが接続
されており、通常使用回路系はノーマル端子１５とアナ
ログスイッチからなるトランスファゲート１６とを備
え、ノーマル端子１５からの通常のリファレンス電圧Ｖ
in2 はトランスファゲート１６を通じてＡＤコンバータ
６に与えられるようになっている。テスト時使用回路系
はテスト端子１７，１８と抵抗素子１９，２０とアナロ
グスイッチからなるトランスファゲート２１とを備えて
いる。テスト端子１７にはテスト電圧Ｖ21が印加され、
テスト端子１８にはテスト電圧Ｖ22が印加されるように
なっている。抵抗素子１９の一端はテスト端子１７に接
続され、抵抗素子２０の一端はテスト端子１８に接続さ
れている。抵抗素子１９，２０はその他端同士が共通に
接続され、電圧（Ｖ21−Ｖ22）を両者の抵抗比により分
圧するようになっている。抵抗素子２０の抵抗値はＲで
あり、抵抗素子１９の抵抗値は９９Ｒである。これによ
って、Ｖ21＞Ｖ22の時、ＡＤコンバータ６に与えられる
電圧は、 Ｖit2 ＝Ｖ22＋（Ｖ21−Ｖ22）／１００ … … （２） として与えられる。この電圧Ｖit2 はトランスファゲー
ト２１を介してＡＤコンバータ６に与えられるようにな
っている。
【００１３】トランスファゲート１６，２１の制御端子
にはスイッチ制御端子１４が接続され、トランスファゲ
ート１６，２１はこのスイッチ制御端子１４に印加され
る制御信号Ｖc により相反的にオン／オフ制御されるよ
うになっている。これにより、電圧Ｖin2 ，Ｖit2 が選
択的にリファレンス電圧Ｒｅｆ（＋）としてＡＤコンバ
ータ６に与えられるようになっている。
にはスイッチ制御端子１４が接続され、トランスファゲ
ート１６，２１はこのスイッチ制御端子１４に印加され
る制御信号Ｖc により相反的にオン／オフ制御されるよ
うになっている。これにより、電圧Ｖin2 ，Ｖit2 が選
択的にリファレンス電圧Ｒｅｆ（＋）としてＡＤコンバ
ータ６に与えられるようになっている。
【００１４】ＡＤコンバータ６のＲｅｆ（−）端子には
ＧＮＤ端子２２が接続されている。また、ＡＤコンバー
タ６の出力端子には出力端子２３１〜２３ｎが接続され
ている。
ＧＮＤ端子２２が接続されている。また、ＡＤコンバー
タ６の出力端子には出力端子２３１〜２３ｎが接続され
ている。
【００１５】以上のように構成された半導体集積回路装
置を通常モードで動作させる場合、制御電圧Ｖc によっ
てトランスファゲート８，１６をオン状態とするととも
に、トランスファゲート１３，２１をオフ状態とし、Ａ
Ｄコンバータ６へのアナログ入力電圧ＡinとしてはＶin
1 を、リファレンス電圧Ｒｅｆ（＋）としてはＶin2を
与えることとなる。
置を通常モードで動作させる場合、制御電圧Ｖc によっ
てトランスファゲート８，１６をオン状態とするととも
に、トランスファゲート１３，２１をオフ状態とし、Ａ
Ｄコンバータ６へのアナログ入力電圧ＡinとしてはＶin
1 を、リファレンス電圧Ｒｅｆ（＋）としてはＶin2を
与えることとなる。
【００１６】また、半導体集積回路装置を通常モードで
動作させる場合、制御電圧Ｖc によってトランスファゲ
ート８，１６をオフ状態とするとともに、トランスファ
ゲート１３，２１をオン状態とし、ＡＤコンバータ６へ
のアナログ入力電圧ＡinとしてはＶit1 を、リファレン
ス電圧Ｒｅｆ（＋）としてはＶit2 を与えることとな
る。この状態で、例えば端子９，１０，１７，１８の電
圧を可変し、端子２３１〜２３ｎの出力値を電圧計によ
り計測する。これにより、ＡＤコンバータ２が正確に動
作するかテストすることができる。このとき、上記式
（１）、（２）で示したように、電圧Ｖit1 ＝Ａinとし
ては電圧（Ｖ11−Ｖ12）の１／１００の精度の電圧が与
えられるとともに、電圧Ｖit2 ＝Ｒｅｆ（＋）としては
電圧（Ｖ21−Ｖ22）の１／１００の精度の電圧が与えら
れる。具体的に数値で示すと、ＡＤコンバータ６のアナ
ログ入力電圧として２．５０１Ｖ与えるとすると、通常
の電源では１ｍＶ以下の精度が必要となる。本実施例の
回路を用いると、Ｖ11＝２．６Ｖ，Ｖ12＝２．５Ｖを電
源から与えることにより、式（１）で示すように、 Ｖit1 ＝２．５Ｖ＋（２．６Ｖ−２．５Ｖ）／１００＝
２．５０１Ｖ という電圧が発生でき、電源の精度も１００ｍＶ程度で
良いことになる。ＡＤコンバータ６のリファレンス電圧
も式（２）に基づき同様に与えれば良いこととなる。
動作させる場合、制御電圧Ｖc によってトランスファゲ
ート８，１６をオフ状態とするとともに、トランスファ
ゲート１３，２１をオン状態とし、ＡＤコンバータ６へ
のアナログ入力電圧ＡinとしてはＶit1 を、リファレン
ス電圧Ｒｅｆ（＋）としてはＶit2 を与えることとな
る。この状態で、例えば端子９，１０，１７，１８の電
圧を可変し、端子２３１〜２３ｎの出力値を電圧計によ
り計測する。これにより、ＡＤコンバータ２が正確に動
作するかテストすることができる。このとき、上記式
（１）、（２）で示したように、電圧Ｖit1 ＝Ａinとし
ては電圧（Ｖ11−Ｖ12）の１／１００の精度の電圧が与
えられるとともに、電圧Ｖit2 ＝Ｒｅｆ（＋）としては
電圧（Ｖ21−Ｖ22）の１／１００の精度の電圧が与えら
れる。具体的に数値で示すと、ＡＤコンバータ６のアナ
ログ入力電圧として２．５０１Ｖ与えるとすると、通常
の電源では１ｍＶ以下の精度が必要となる。本実施例の
回路を用いると、Ｖ11＝２．６Ｖ，Ｖ12＝２．５Ｖを電
源から与えることにより、式（１）で示すように、 Ｖit1 ＝２．５Ｖ＋（２．６Ｖ−２．５Ｖ）／１００＝
２．５０１Ｖ という電圧が発生でき、電源の精度も１００ｍＶ程度で
良いことになる。ＡＤコンバータ６のリファレンス電圧
も式（２）に基づき同様に与えれば良いこととなる。
【００１７】
【発明の効果】以上説明したように本発明によれば、電
源電圧の精度を分圧回路の分圧比によって制御される精
度にまで高めた電圧によってＡＤコンバータを動作させ
ることができるので、ＡＤコンバータに対するテスト用
電源の精度が低くてもその精度を越える高い精度でのテ
ストを可能とする。これにより、デジタルテスタタイプ
のもの（ロジックテスタ）でも正確なテストが可能とな
る。
源電圧の精度を分圧回路の分圧比によって制御される精
度にまで高めた電圧によってＡＤコンバータを動作させ
ることができるので、ＡＤコンバータに対するテスト用
電源の精度が低くてもその精度を越える高い精度でのテ
ストを可能とする。これにより、デジタルテスタタイプ
のもの（ロジックテスタ）でも正確なテストが可能とな
る。
【図１】本発明のＡＤコンバータを有する半導体集積回
路の構造を示す回路図。
路の構造を示す回路図。
【図２】従来のＡＤコンバータを有する半導体集積回路
の構造を示す回路図。
の構造を示す回路図。
【符号の説明】 ５ 半導体集積回路 ６ ＡＤコンバータ ７ 処理対象電圧入力用ノーマル端子 ８，１３ 処理対象電圧切換え用トランスファゲート ９，１０ 処理対象電圧入力用テスト端子 １１，１２ 処理対象電圧分圧回路を形成する抵抗素子 １５，２２ リファレンス電圧入力用ノーマル端子 １６，２１ リファレンス電圧切換え用トランスファゲ
ート １７，１８ リファレンス電圧入力用テスト端子 １９，２０ リファレンス電圧分圧回路を形成する抵抗
素子 ２３１，…，２３ｎ 出力端子
ート １７，１８ リファレンス電圧入力用テスト端子 １９，２０ リファレンス電圧分圧回路を形成する抵抗
素子 ２３１，…，２３ｎ 出力端子
Claims (1)
- 【請求項１】テスト端子に印加された入力電圧を分圧す
る分圧回路と、 ノーマル端子とＡＤコンバータの入力端子との間に挿入
された第１のトランスファゲートと、 分圧回路の出力端子とＡＤコンバータの入力端子との間
に挿入された第２のトランスファゲートと、 前記第１、第２のトランスファゲートを相反的にオン／
オフさせるための制御回路とを備えている半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253089A JPH0998088A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253089A JPH0998088A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0998088A true JPH0998088A (ja) | 1997-04-08 |
Family
ID=17246344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253089A Pending JPH0998088A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0998088A (ja) |
-
1995
- 1995-09-29 JP JP7253089A patent/JPH0998088A/ja active Pending
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