JP2694835B2 - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
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Description
【発明の詳細な説明】 〔概 要〕 並列型A/D変換器の障害検出回路に関し、 高精度な障害検出を短時間のうちに行うことを目的と
し、 一方の入力端子に所定の入力電圧が供給され他方の入
力端子が複数個の基準電圧供給端子のうちの１つに接続
される複数個の比較器と、該比較器の各出力の論理和を
とる手段と、該比較器の各出力の論理積をとる手段とを
そなえ、該複数個の基準電圧供給端子に共通の電圧を与
えたときの該論理和および該論理積をとる手段の各出力
から、その障害検出を行うように構成される。
し、 一方の入力端子に所定の入力電圧が供給され他方の入
力端子が複数個の基準電圧供給端子のうちの１つに接続
される複数個の比較器と、該比較器の各出力の論理和を
とる手段と、該比較器の各出力の論理積をとる手段とを
そなえ、該複数個の基準電圧供給端子に共通の電圧を与
えたときの該論理和および該論理積をとる手段の各出力
から、その障害検出を行うように構成される。
本発明は並列型A/D変換器に関し、特にその障害を検
出する回路を有する並列型A/D変換器に関する。
出する回路を有する並列型A/D変換器に関する。
〔従来の技術〕 近年、各種制御・処理装置、家電製品などにおいてデ
ィジタル信号処理化が進んでいるが、これに伴いアナロ
グからディジタルへの橋渡しとしてのA/D変換器が大量
に必要とされ、その低価格化が要求されている。ここで
上記並列型A/D変換器は、この種のA/D変換器の中では高
速な部類に属するものである。
ィジタル信号処理化が進んでいるが、これに伴いアナロ
グからディジタルへの橋渡しとしてのA/D変換器が大量
に必要とされ、その低価格化が要求されている。ここで
上記並列型A/D変換器は、この種のA/D変換器の中では高
速な部類に属するものである。
第４図は従来技術としての並列型A/D変換器の構成を
例示するもので、ここでは４ビットの並列型A/D変換器
が示されている。該第４図中、CMP1乃至CMP15はそれぞ
れ比較器であって、該各比較器の一方の入力端子にはA/
D変換されるべき入力電圧Vinが入力され、該各比較器の
他方の入力端子には、その両端端子に所定の基準電圧
（Vref+）および（Vref-）が供給される抵抗列からの各
タップ端子N1乃至N15がそれぞれ接続される。なお図
中、該両端端子および該各タップ端子間の各抵抗がｒと
して示されている。
例示するもので、ここでは４ビットの並列型A/D変換器
が示されている。該第４図中、CMP1乃至CMP15はそれぞ
れ比較器であって、該各比較器の一方の入力端子にはA/
D変換されるべき入力電圧Vinが入力され、該各比較器の
他方の入力端子には、その両端端子に所定の基準電圧
（Vref+）および（Vref-）が供給される抵抗列からの各
タップ端子N1乃至N15がそれぞれ接続される。なお図
中、該両端端子および該各タップ端子間の各抵抗がｒと
して示されている。
このようにして上記入力電圧Vin（Vref-≦Vin≦Vref+
の関係にあるものとする）を、上記各比較器CMP1乃至CM
P15において、該各基準電圧（Vref+）と（Vref-）との
電位差を上記抵抗列で分圧した各タップ電圧 と比較し、その比較結果をエンコーダE1の各入力端子
（D1乃至D15）に入力してその入力データに対応する２
進コード（この場合４ビットの２進コードQ0乃至Q3）に
変換する。
の関係にあるものとする）を、上記各比較器CMP1乃至CM
P15において、該各基準電圧（Vref+）と（Vref-）との
電位差を上記抵抗列で分圧した各タップ電圧 と比較し、その比較結果をエンコーダE1の各入力端子
（D1乃至D15）に入力してその入力データに対応する２
進コード（この場合４ビットの２進コードQ0乃至Q3）に
変換する。
すなわち、いま仮にVNi≦Vin≦VN(i+1)であれば、上
記各比較器中CMP(i+1)乃至CMP15の各出力はロウレベル
となり、一方CMP1乃至CMPiの各出力はハイレベルとなっ
て、該比較器の出力レベルがCMPiとCMP(i+1)とを境にし
て変化することとなる。したがってこれらの比較器の各
出力を上記エンコーダE1で検出することによって、該エ
ンコーダE1からコード値ｉの２進コード（ディジタルコ
ード）を出力することができる。この結果、比較器のオ
フセットがなく、抵抗ｒがすべて均一であれば出力コー
ドの変化点は前述のVNiとなるが、実際には抵抗値のば
らつき、比較器のオフセットなどにより上記VNiからず
れる。したがってこのようなことに起因して所定の許容
値よりも大きな誤差をもったA/D変換器のサンプル、あ
るいは動作障害を起こしているサンプルは、不良品とし
てふるい落とさなくてはならない。この場合、特に比較
器は回路が複雑であるため障害を起こし易く、そのため
その障害検出は重要な課題とされている。
記各比較器中CMP(i+1)乃至CMP15の各出力はロウレベル
となり、一方CMP1乃至CMPiの各出力はハイレベルとなっ
て、該比較器の出力レベルがCMPiとCMP(i+1)とを境にし
て変化することとなる。したがってこれらの比較器の各
出力を上記エンコーダE1で検出することによって、該エ
ンコーダE1からコード値ｉの２進コード（ディジタルコ
ード）を出力することができる。この結果、比較器のオ
フセットがなく、抵抗ｒがすべて均一であれば出力コー
ドの変化点は前述のVNiとなるが、実際には抵抗値のば
らつき、比較器のオフセットなどにより上記VNiからず
れる。したがってこのようなことに起因して所定の許容
値よりも大きな誤差をもったA/D変換器のサンプル、あ
るいは動作障害を起こしているサンプルは、不良品とし
てふるい落とさなくてはならない。この場合、特に比較
器は回路が複雑であるため障害を起こし易く、そのため
その障害検出は重要な課題とされている。
ここで従来は、かかる障害検出は、各比較器１つずつ
について所定の測定をすることによって行っていた。し
かし上記比較器の個数は該A/D変換器の分解能をｎビッ
トすると、その総数は（2n−１）個となるため、測定に
多くの時間を要しコストアップとなるという問題点があ
った。
について所定の測定をすることによって行っていた。し
かし上記比較器の個数は該A/D変換器の分解能をｎビッ
トすると、その総数は（2n−１）個となるため、測定に
多くの時間を要しコストアップとなるという問題点があ
った。
本発明はかかる課題を解決するためになされたもの
で、上記並列型A/D変換器における各比較器の測定（す
なわち障害検出）を高精度で短時間に行い、測定コスト
の低減をはるかことを目的とする。
で、上記並列型A/D変換器における各比較器の測定（す
なわち障害検出）を高精度で短時間に行い、測定コスト
の低減をはるかことを目的とする。
第１図は本発明に係る並列型A/D変換器の原理構成を
示す図であって、上記第４図に示される従来回路に対し
てアンド回路U2とノア回路U1が追加されており、両回路
とも全比較器CMP1乃至CMP15の出力を入力とする。した
がって全比較器の出力がすべてハイレベルとなると該ア
ンド回路の出力端子T1にはハイレベル信号が出力され、
一方全比較器の出力がすべてロウレベルとなると該ノア
回路の出力端子T0にハイレベル信号が出力され、それ以
外の場合には該両回路の出力端子T1,T0からともにロウ
レベルの信号が出力される。
示す図であって、上記第４図に示される従来回路に対し
てアンド回路U2とノア回路U1が追加されており、両回路
とも全比較器CMP1乃至CMP15の出力を入力とする。した
がって全比較器の出力がすべてハイレベルとなると該ア
ンド回路の出力端子T1にはハイレベル信号が出力され、
一方全比較器の出力がすべてロウレベルとなると該ノア
回路の出力端子T0にハイレベル信号が出力され、それ以
外の場合には該両回路の出力端子T1,T0からともにロウ
レベルの信号が出力される。
このように上記アンド回路U2（各比較器の出力の論理
積をとる手段）と上記ノア回路U1（各比較器の出力を論
理和をとる手段）は、全比較器の出力がすべてハイレベ
ル又はロウレベルになったことを検出するものであり、
したがって上記ノア回路U1をオア回路とし一方上記アン
ド回路U2をナンド回路としても、上記各端子T0,T1から
の出力信号のレベル状態が上記第１図の場合と逆になる
だけで、その検出機能は保たれる。
積をとる手段）と上記ノア回路U1（各比較器の出力を論
理和をとる手段）は、全比較器の出力がすべてハイレベ
ル又はロウレベルになったことを検出するものであり、
したがって上記ノア回路U1をオア回路とし一方上記アン
ド回路U2をナンド回路としても、上記各端子T0,T1から
の出力信号のレベル状態が上記第１図の場合と逆になる
だけで、その検出機能は保たれる。
上記第１図に示される構成によれば、全比較器がすべ
てハイレベル又はロウレベルになったことを検出するた
めの論理和手段U1および論理積手段U2を設けているた
め、該比較器の障害検出時に上記抵抗の両端端子（V
ref+とVref-の供給端子）を共通接続し、全比較器に同
一の電圧が加わるようにした場合（すなわちVr＝Vref+
＝Vref-とした場合）、仮に各比較器にオフセット電圧
が全くなければ、 Vin≧Vrのときには全比較器の出力がハイレベルとな
り、各出力端子T0およびT1からの出力信号はそれぞれロ
ウレベルおよびハイレベルとなる。
てハイレベル又はロウレベルになったことを検出するた
めの論理和手段U1および論理積手段U2を設けているた
め、該比較器の障害検出時に上記抵抗の両端端子（V
ref+とVref-の供給端子）を共通接続し、全比較器に同
一の電圧が加わるようにした場合（すなわちVr＝Vref+
＝Vref-とした場合）、仮に各比較器にオフセット電圧
が全くなければ、 Vin≧Vrのときには全比較器の出力がハイレベルとな
り、各出力端子T0およびT1からの出力信号はそれぞれロ
ウレベルおよびハイレベルとなる。
一方、Vin＜Vrのときには、全比較器の出力がロウレ
ベルとなり、各出力端子T0およびT1からの出力信号はそ
れぞれハイレベルおよびロウレベルとなる。
ベルとなり、各出力端子T0およびT1からの出力信号はそ
れぞれハイレベルおよびロウレベルとなる。
しかし現実には各比較器には多少のオフセット電圧が
生ずるため、当該A/D変換器の仕様から決まる比較器の
許容オフセット電圧をVofとして次のような測定を行
う。
生ずるため、当該A/D変換器の仕様から決まる比較器の
許容オフセット電圧をVofとして次のような測定を行
う。
すなわち上記許容オフセット電圧をVofとし、Vr＝V
ref+＝Vref-としたときに、 Vin≧Vr＋Vofのときに、各出力端子T0およびT1から
の出力信号がそれぞれロウレベルおよびハイレベルとな
り、 一方Vin≦Vr−Vofのときに、各出力端子T0およびT1
からの出力信号がそれぞれハイレベルおよびロウレベル
となれば、すべての比較器のオフセット電圧は許容値以
下となり、全比較器に障害がないことが判る。そして上
記，の条件をみたさなければ、当該A/D変換器内の
比較器に障害があることが判る。このようにして上記
，の二回の測定によって該A/D変換器における比較
器の障害検出が可能となり、その検出時間の大巾な短縮
が可能となる。
ref+＝Vref-としたときに、 Vin≧Vr＋Vofのときに、各出力端子T0およびT1から
の出力信号がそれぞれロウレベルおよびハイレベルとな
り、 一方Vin≦Vr−Vofのときに、各出力端子T0およびT1
からの出力信号がそれぞれハイレベルおよびロウレベル
となれば、すべての比較器のオフセット電圧は許容値以
下となり、全比較器に障害がないことが判る。そして上
記，の条件をみたさなければ、当該A/D変換器内の
比較器に障害があることが判る。このようにして上記
，の二回の測定によって該A/D変換器における比較
器の障害検出が可能となり、その検出時間の大巾な短縮
が可能となる。
第２図は上記第１図における論理和手段U1および論理
積手段U2の具体的な構成例を示すもので、TP1乃至TP15
はそのゲートがそれぞれ比較器CMP1乃至CMP15の出力側
に接続されたＰチャネルトランジスタ、TN1乃至TN15は
そのゲートがそれぞれ比較器CMP1乃至CMP15の出力側に
接続されたＮチャネルトランジスタであって、該Ｐチャ
ネルトランジスタTP1乃至TP15および該Ｎチャネルトラ
ンジスタTN1乃至TN15のソース・ドレイン側はそれぞれ
所定の電源に対し並列的に接続され、これらによって上
記論理積手段および論理和手段が構成される。
積手段U2の具体的な構成例を示すもので、TP1乃至TP15
はそのゲートがそれぞれ比較器CMP1乃至CMP15の出力側
に接続されたＰチャネルトランジスタ、TN1乃至TN15は
そのゲートがそれぞれ比較器CMP1乃至CMP15の出力側に
接続されたＮチャネルトランジスタであって、該Ｐチャ
ネルトランジスタTP1乃至TP15および該Ｎチャネルトラ
ンジスタTN1乃至TN15のソース・ドレイン側はそれぞれ
所定の電源に対し並列的に接続され、これらによって上
記論理積手段および論理和手段が構成される。
ここで上述したように該比較器の許容オフセット電圧
をVofとし、Vr＝Vref+＝Vref-としたときに、すべての
比較器が正常であれば、 Vin＝Vr＋Vofとしたときに、すべての比較器の出力
はハイレベルとなり、したがって該Ｐチネルトランジス
タTP1乃至TP15はすべてカットオフとなり、そのドレイ
ン側に接続した端子T1に流れる電流は零になり、 またVin＝Vr−Vofとしたときに、すべての比較器の
出力はロウレベルとなり、したがって該Ｎチャネルトラ
ンジスタTN1乃至TN15はすべてカットオフとなり、その
ドレイン側に接続した端子T0に流れる電流が零となる。
をVofとし、Vr＝Vref+＝Vref-としたときに、すべての
比較器が正常であれば、 Vin＝Vr＋Vofとしたときに、すべての比較器の出力
はハイレベルとなり、したがって該Ｐチネルトランジス
タTP1乃至TP15はすべてカットオフとなり、そのドレイ
ン側に接続した端子T1に流れる電流は零になり、 またVin＝Vr−Vofとしたときに、すべての比較器の
出力はロウレベルとなり、したがって該Ｎチャネルトラ
ンジスタTN1乃至TN15はすべてカットオフとなり、その
ドレイン側に接続した端子T0に流れる電流が零となる。
そしてもし正常でない比較器が一つでもあれば、上記
において端子T1に流れる電流又は上記において端子
T0に流れる電流が零とならないので、これを上記各端子
に接続した電流計で検出することによって当該A/D変換
器における比較器の障害検出を行うことができる。
において端子T1に流れる電流又は上記において端子
T0に流れる電流が零とならないので、これを上記各端子
に接続した電流計で検出することによって当該A/D変換
器における比較器の障害検出を行うことができる。
更に上記第２図に示される回路の応用例としては、上
記入力電圧Vinを上記Vrを中心としてその近傍で（例え
ばVr−VofからVr＋Vofまで）変化させたときの、上記各
端子T0およびT1を流れる電流値の変化状態（第３図の曲
線T0およびT1参照）をみることによって、各入力電圧V
inが入力されたときにおけるハイレベル出力の比較器と
ロウレベル出力の比較器との割合を知ることができ、そ
れによって全比較器におけるオフセット電圧の分布を調
査することができる。すなわち上記第３図に示される曲
線T0およびT1によって示される電流値が上記中心点Vrの
近傍で急峻に変化するほど該比較器のオフセット電圧の
ばらつきが少ないことを示しており、該曲線T0およびT1
の変化が緩やかであったり、上記中心点Vrの位置からず
れた点で変化している場合には、該比較器のオフセット
電圧のばらつきが大きく、あるいは全体的に偏移してい
ることになり、該比較器を設計する上での参考データと
することができる。
記入力電圧Vinを上記Vrを中心としてその近傍で（例え
ばVr−VofからVr＋Vofまで）変化させたときの、上記各
端子T0およびT1を流れる電流値の変化状態（第３図の曲
線T0およびT1参照）をみることによって、各入力電圧V
inが入力されたときにおけるハイレベル出力の比較器と
ロウレベル出力の比較器との割合を知ることができ、そ
れによって全比較器におけるオフセット電圧の分布を調
査することができる。すなわち上記第３図に示される曲
線T0およびT1によって示される電流値が上記中心点Vrの
近傍で急峻に変化するほど該比較器のオフセット電圧の
ばらつきが少ないことを示しており、該曲線T0およびT1
の変化が緩やかであったり、上記中心点Vrの位置からず
れた点で変化している場合には、該比較器のオフセット
電圧のばらつきが大きく、あるいは全体的に偏移してい
ることになり、該比較器を設計する上での参考データと
することができる。
また仮にVref+＞Vref-として該A/D変換器を通常動作
させたときに、上記端子T0またはT1に流れる電流が零に
なったとすれば、前者の場合は上記入力電圧VinがVref-
側フルスケールに達したこと（具体的にはタップ端子N1
に対応する電圧VN1以下になったこと）を示し、また後
者の場合は上記入力電圧VinがVref+側フルスケールに達
したこと（具体的にはタップ端子N15に対応する電圧V
N15以下になったこと）を示すことになる。換言すれば
該入力電圧VinがA/D変換される範囲からずれたことを意
味しており、したがって上記それぞれの場合について、
所謂アンダーフロウ信号およびオーバーフロウ信号を出
力させるようにすることもできる。
させたときに、上記端子T0またはT1に流れる電流が零に
なったとすれば、前者の場合は上記入力電圧VinがVref-
側フルスケールに達したこと（具体的にはタップ端子N1
に対応する電圧VN1以下になったこと）を示し、また後
者の場合は上記入力電圧VinがVref+側フルスケールに達
したこと（具体的にはタップ端子N15に対応する電圧V
N15以下になったこと）を示すことになる。換言すれば
該入力電圧VinがA/D変換される範囲からずれたことを意
味しており、したがって上記それぞれの場合について、
所謂アンダーフロウ信号およびオーバーフロウ信号を出
力させるようにすることもできる。
本発明によれば、単に二回の測定により並列型A/D変
換器における全部の比較器のオフセット電圧のチェック
が可能となるため、短時間で高精度な障害検出テストが
可能となり、その結果、並列型A/D変換器の低価格化に
寄与するところが大きい。
換器における全部の比較器のオフセット電圧のチェック
が可能となるため、短時間で高精度な障害検出テストが
可能となり、その結果、並列型A/D変換器の低価格化に
寄与するところが大きい。
第１図は、本発明にかかる並列型A/D変換器の原理構成
を示す図、 第２図は、第１図における論理和手段および論理積手段
の具体的構成を含む本発明の１実施例を示す回路図、 第３図は、第２図の回路において入力電圧を所定の範囲
で変化させたときの動作説明図、 第４図は、従来技術としての並列型A/D変換器の構成を
例示する図である。 （符号の説明） ｒ……抵抗、 Vref+,Vref-……基準電圧、 Vin……入力電圧、CMP1〜CMP15……比較器、 U1……論理和手段、U2……論理積手段、 TP1〜TP15……Ｐチャネルトランジスタ、 TN1〜TN15……Ｎチャネルトランジスタ、 E1……エンコーダ。
を示す図、 第２図は、第１図における論理和手段および論理積手段
の具体的構成を含む本発明の１実施例を示す回路図、 第３図は、第２図の回路において入力電圧を所定の範囲
で変化させたときの動作説明図、 第４図は、従来技術としての並列型A/D変換器の構成を
例示する図である。 （符号の説明） ｒ……抵抗、 Vref+,Vref-……基準電圧、 Vin……入力電圧、CMP1〜CMP15……比較器、 U1……論理和手段、U2……論理積手段、 TP1〜TP15……Ｐチャネルトランジスタ、 TN1〜TN15……Ｎチャネルトランジスタ、 E1……エンコーダ。
Claims (2)
- 【請求項１】一方の入力端子に所定の入力電圧が供給さ
れ、他方の入力端子が複数個の基準電圧供給端子のうち
の１つに接続される複数個の比較器と、該比較器の各出
力の論理和をとる手段と、該比較器の各出力の論理積を
とる手段とをそなえ、該複数個の基準電圧供給端子に共
通の電圧を与えたときの該論理和および該論理積をとる
手段の各出力から、その障害検出を行うようにしたこと
を特徴とする並列型A/D変換器。 - 【請求項２】該論理和および該論理積をとる手段がそれ
ぞれ、各比較器から出力されるディジタル信号によりそ
れぞれ活性又は非活性に切り替えられる複数個の電流源
を並列接続した回路により構成される、請求項１に記載
の並列型A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26621788A JP2694835B2 (ja) | 1988-10-24 | 1988-10-24 | 並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26621788A JP2694835B2 (ja) | 1988-10-24 | 1988-10-24 | 並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113727A JPH02113727A (ja) | 1990-04-25 |
| JP2694835B2 true JP2694835B2 (ja) | 1997-12-24 |
Family
ID=17427888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26621788A Expired - Fee Related JP2694835B2 (ja) | 1988-10-24 | 1988-10-24 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694835B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587675A (en) * | 1993-08-12 | 1996-12-24 | At&T Global Information Solutions Company | Multiclock controller |
| WO2020139451A1 (en) * | 2018-12-28 | 2020-07-02 | Microchip Technology Incorporated | Classifying comparators based on comparator offsets |
-
1988
- 1988-10-24 JP JP26621788A patent/JP2694835B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02113727A (ja) | 1990-04-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |