CN108549006B - 自检错时间数字转化电路 - Google Patents

Abstract

本发明提供一种自检错时间数字转化电路，包括：粗计数模块，用于根据一计数时钟信号对输入时间信号进行粗略计数获得高位数字信号；细计数模块，用于根据多个等相位差时钟信号对输入时间信号进行精细计数获得精细计数结果；编码模块，用于对精细计数结果进行编码获得低位数字信号；判断模块，用于提供一检测信号，检测信号指示多个等相位差时钟信号是否正常；输入选择模块，仅当检测信号指示多个等相位差时钟信号正常时，输入选择模块将待测时间信号作为输入时间信号；以及输出控制模块，仅当检测信号指示多个等相位差时钟信号正常时，输出控制模块拼接高位数字信号及低位数字信号以输出结果数字信号。本发明提供的数字转化电路提高电路可靠性。

Description

自检错时间数字转化电路

技术领域

本发明涉及CMOS集成电路设计领域，尤其涉及一种自检错时间数字转化电路。

背景技术

随着集成电路的发展，电子产品的应用领域越来越广，在有些产品中需要对时间进行测量，因此将时间转化成数字可量化的时间数字转化电路具有较大的应用价值，高精度的时间数字转化电路更是研究的热点。在时钟频率受限的情况下，高精度的时间数字转化电路通常采用多个等相位差时钟计数以达到对应的高频计数效果。但这种方式使得时间数字转化电路的工作情况受限等相位差时钟，而一旦等相位差时钟出错，则时间数字转化电路失效。

发明内容

本发明为了克服上述现有技术存在的缺陷，提供一种自检错时间数字转化电路，可以提高整个电路可靠性。

根据本发明的一个方面，提供一种自检错时间数字转化电路，包括：

粗计数模块，用于根据一计数时钟信号对输入时间信号进行粗略计数获得高位数字信号；

细计数模块，用于根据多个等相位差时钟信号对输入时间信号进行精细计数获得精细计数结果；

编码模块，用于对所述精细计数结果进行编码获得低位数字信号；

判断模块，用于提供一检测信号，所述检测信号指示所述多个等相位差时钟信号是否正常；

输入选择模块，仅当所述检测信号指示所述多个等相位差时钟信号正常时，所述输入选择模块将待测时间信号作为输入时间信号；以及

输出控制模块，仅当所述检测信号指示所述多个等相位差时钟信号正常时，所述输出控制模块拼接所述高位数字信号及所述低位数字信号以输出结果数字信号。

可选地，当所述检测信号指示所述多个等相位差时钟信号异常时，所述输入选择模块将测试时间信号作为输入时间信号。

可选地，所述判断模块用于根据所述精细计数结果判断所述多个等相位差时钟信号是否正常并提供所述检测信号。

可选地，所述测试时间信号的脉冲宽度大于等于多个等相位差时钟信号中的相邻相位时钟之间的延时，且小于多个等相位差时钟信号中的相邻相位时钟之间的延时的两倍。

可选地，所述精细计数结果对应i个等相位差时钟信号共i位，若i位所述精细计数结果仅包括一个1或仅包括两个1且该两个1相邻时，所述判断模块判断所述多个等相位差时钟信号正常并提供指示所述多个等相位差时钟信号正常的检测信号。

可选地，所述自检错时间数字转化电路启动时，所述输入选择模块将测试时间信号作为输入时间信号，直到所述判断模块提供指示所述多个等相位差时钟信号正常的检测信号时，所述输入选择模块将待测时间信号作为输入时间信号。

可选地，还包括：

测试细计数模块，用于根据多个等相位差时钟信号对测试时间信号进行精细计数获得测试精细计数结果，其中，

所述判断模块用于根据所述测试精细计数结果判断所述多个等相位差时钟信号是否正常并提供所述检测信号。

可选地，所述计数时钟信号为所述多个等相位差时钟信号中的一个

可选地，当所述检测信号指示所述多个等相位差时钟信号异常时，所述输出控制模块不输出结果数字信号。

可选地，当所述检测信号指示所述多个等相位差时钟信号异常时，所述输出控制模块输出的结果数字信号皆为0。

与现有技术相比，本发明的优点在于：

由于时间数字转化电路的多个等相位差时钟是否正常直接决定了时间数字转化电路能否正常工作，因此，本发明对时间数字转化电路增加关于多个等相位差时钟是否正常的检错功能，以此提高整个电路可靠性。

附图说明

通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。

图1示出了根据本发明一实施例的自检错时间数字转化电路的示意图。

图2示出了根据本发明另一实施例的自检错时间数字转化电路的示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

为使本发明的目的、技术方案和优点更加清楚，下面进一步分别结合图1和图2对本发明作详细描述。

为解决上述技术问题，本发明提供一种自检错时间数字转化电路，电路的结构如图1所示。自检错时间数字转化电路包括输入选择模块110、粗计数模块120、细计数模块130、编码模块140、输出控制模块150及判断模块160。

粗计数模块120用于根据一计数时钟信号对输入时间信号进行粗略计数获得高位数字信号A。具体而言，粗计数模块120有2个输入端口和1个输出端口。其中，1个输入端口和计数时钟信号相连，另一输入端口连接输入选择模块110以获得输入时间信号T1。粗计数模块120的输出端口连接至输出控制模块150以将高位数字信号A输出到输出控制模块150。

细计数模块130用于根据多个等相位差时钟信号对输入时间信号进行精细计数获得精细计数结果B[i:1]。具体而言，细计数模块130有多个输入端口和1个输出端口。其中，细计数模块130的1个输入端口连接输入选择模块110以获得输入时间信号T1，另外的多个输入端口与多个等相位差时钟信号相连。细计数模块130的输出端口连接至编码模块140以将精细计数结果B[i:1]输出到编码模块140。具体而言，多个等相位差时钟信号为1组等相位差同频率时钟。计数时钟信号可以是多个等相位差时钟信号中的1个，例如，计数时钟信号可以是多个等相位差时钟信号CLK[i:1]中的CLK[i]，本发明并非以此为限。计数时钟信号可以是多个等相位差时钟信号CLK[i:1]中的任一个。进一步地，细计数模块130输出的精细计数结果B[i:1]与多个等相位差时钟信号CLK[i:1]对应，例如，B[1]对应于等相位差时钟信号CLK[1]，B[2]对应于等相位差时钟信号CLK[2]，以此类推。换言之，若有i个等相位差时钟信号，则精细计数结果B[i:1]有i位。

编码模块140用于对所述精细计数结果进行编码获得低位数字信号C。具体而言，编码模块140具有1个输入端口和1个输出端口。编码模块140的输入端口与细计数模块130的输出端口相连以获得精细计数结果B[i:1]，精细计数结果B[i:1]在编码模块140编码后通过编码模块140的输出端口输出到输出控制模块150。

判断模块160用于提供检测信号，所述检测信号指示所述多个等相位差时钟信号是否正常。具体而言，判断模块160具有1个输入端口和2个输出端口。在本实施例中，判断模块160与细计数模块130的输出端口相连以获得精细计数结果B[i:1]，判断模块160根据精细计数结果B[i:1]判断多个等相位差时钟信号是否正常并依据判断结果提供检测信号E，并通过2个输出端口将检测信号E提供给输入选择模块110和输出控制模块150。

仅当所述检测信号指示所述多个等相位差时钟信号正常时，所述输入选择模块110将待测时间信号Tin作为输入时间信号T1。在本实施例中，当所述检测信号指示所述多个等相位差时钟信号异常时，所述输入选择模块110将测试时间信号Ttest作为输入时间信号T1。具体而言，输入选择模块110具有3个输入端口和1个输出端口。输入选择模块110的3个输入端口分别连接测试时间信号Ttest、待测时间信号Tin及检测信号E。输入选择模块110根据检测信号E在测试时间信号Ttest和待测时间信号Tin之间选择一个作为T1并通过输入选择模块110的输出端口输出。

仅当所述检测信号指示所述多个等相位差时钟信号正常时，输出控制模块150拼接所述高位数字信号A及所述低位数字信号C以输出结果数字信号D。在一些实施例中，当所述检测信号指示所述多个等相位差时钟信号异常时，所述输出控制模块150不提供输出。在又一些实施例中，当所述检测信号指示所述多个等相位差时钟信号异常时，所述输出控制模块150输出的结果数字信号皆为0，也指示输出结果异常。具体而言，输出控制模块150具有3个输入端口和1个输出端口。输出控制模块150的3个输入端口分别连接粗计数模块120以获得高位数字信号A、编码模块140以获得低位数字信号C及判断模块160以获得检测信号E。输出控制模块150根据检测信号E选择输出拼接的结果数字信号或者异常输出。

具体而言，在本实施例中，所述自检错时间数字转化电路启动时，所述输入选择模块110将测试时间信号Ttest作为输入时间信号T1，直到所述判断模块160提供指示所述多个等相位差时钟信号正常的检测信号E时，所述输入选择模块110将待测时间信号Tin作为输入时间信号T1。

进一步地，测试时间信号Ttest可以是1个脉冲信号，若记多个等相位差时钟CLK[i:1]的周期为T，多相位时钟的个数为i，则测试时间信号Ttest的脉冲宽度Tt＝T/i+Δt，其中0≤Δt<T/i，也就是测试时间信号的脉冲宽度大于等于多个等相位差时钟CLK[i:1]的相邻相位时钟之间的延时，且小于多个等相位差时钟CLK[i:1]的相邻相位时钟之间的延时的两倍。对满足这样条件的测试时间信号计数时，若多个等相位差时钟CLK[i:1]正常，则有且只有1个或者2个相邻相位时钟能采到脉冲信号从而输出1，其余时钟均无法采到脉冲信号从而输出0。

在这样的实施例中，若判断模块160检测到细计数模块130的输出B[i:1]只有1个1或者只有2个相邻相位时钟输出为1，其余均为0时，则说明多个等相位差时钟CLK[i:1]正常，判断模块160输出检测信号E为1以指示多个等相位差时钟CLK[i:1]正常，自检错时间数字转化电路进入正常工作模式，输入选择模块110输入待测时间信号使T1＝Tin，输出控制模块150可输出结果数字信号D。

若判断模块160检测到细计数模块130的输出B[i:1]出现B[i:1]只有1个1或者只有2个相邻相位时钟输出为1以外的情况，则说明多个等相位差时钟CLK[i:1]异常，判断模块160输出检测信号E为0以指示多个等相位差时钟CLK[i:1]异常，自检错时间数字转化电路继续保持在测试模式下，输入选择模块110继续输出测试信号使T1＝Ttest，输出控制模块150不输出结果数字信号D。

在不背离本发明基本构思的前提下，本发明不限定粗计数模块120、细计数模块130、编码模块140由哪种电路组成；本发明不限定粗计数模块120采用上升沿触发还是下降沿触发；本发明不限定检测信号E和自检错时间数字转化电路的工作模式对应的逻辑是否更换。

下面结合图1描述本发明的一个具体实施例，以对本发明作进一步详细说明。当图1中i＝8时，粗计数模块的计数时钟可以是CLK[8]，CLK[8:1]为细计数模块的计数时钟，其中CLK[8]到CLK[1]相位依次增大。记计数时钟的周期为T，B[8:1]为CLK[8:1]采输入选择模块110的T1的结果。假设当判断模块160的输出E＝1指示多个等相位差时钟CLK[8:1]正常，E＝0时指示多个等相位差时钟CLK[8:1]异常。

假设粗计数模块输出6位A[6:1]，编码模块输出3位C[3:1]，自检错时间数字转化电路最终输出结果为D[9:1]。

当自检错时间数字转化电路处于测试模式时，输入选择模块110的输出T1＝Ttest，则Ttest的脉冲宽度大于等于T/8，小于T/4。

若CLK[8:1]中只有1个时钟采到T1的高脉冲，假设只有CLK[8]采到1，则此时B[8:1]＝1000 0000，此时E＝1(若CLK[7]采到1，B[8:1]＝0100 0000；若CLK[6]采到1，B[8:1]＝0010 0000，以此类推，E皆取1)，接着自检错时间数字转化电路进入正常工作模式，接下来输入选择模块110的输出T1＝Tin，输出控制模块150正常输出，D[9:4]＝A[6:1]，D[3:1]＝C[3:1]。

若CLK[8:1]中有2个相邻时钟采到T1的高脉冲，假设CLK[8]和CLK[7]采到1，则此时B[8:1]＝1100 0000，此时E＝1(若CLK[7]和CLK[6]采到1，B[8:1]＝0110 0000；若CLK[6]和CLK[5]采到1，B[8:1]＝0011 0000，以此类推，E皆取1)，接着自检错时间数字转化电路进入正常工作模式，接下来输入选择模块110的输出T1＝Tin，输出控制模块150正常输出，D[9:4]＝A[6:1],D[3:1]＝C[3:1]。

若CLK[8:1]没有时钟采到T1的高脉冲，则此时B[8:1]＝0000 0000，对应地E＝0，接着自检错时间数字转化电路继续保持测试模式，T1＝Ttest，输出控制模块150不输出(或者输出D[9:1]＝0 0000 0000)。

若CLK[8:1]有非相邻时钟采到T1的高脉冲，则包括以下几种情况：

若每间隔1个时钟有1个采到T1高脉冲，假设CLK[8]、CLK[6]、CLK[4]、CLK[2]采到1，则此时B[8:1]＝1010 1010，接着自检错时间数字转化电路继续保持测试模式，T1＝Ttest，输出控制模块150不输出(或者输出D[9:1]＝0 0000 0000)。其他每间隔1个时钟有1个采到T1高脉冲的情况也使用测试模式。

若每间隔2个时钟有1个采到T1高脉冲，假设CLK[8]、CLK[5]、CLK[2]采到1，则此时B[8:1]＝1001 0010，接着自检错时间数字转化电路继续保持测试模式，T1＝Ttest，输出控制模块150不输出(或者输出D[9:1]＝0 0000 0000)。其他每间隔2个时钟有1个采到T1高脉冲的情况也使用测试模式。

若每间隔3个时钟有1个采到T1高脉冲，假设CLK[8]和CLK[4]采到1，则此时B[8:1]＝1000 1000，接着自检错时间数字转化电路继续保持测试模式，T1＝Ttest，输出控制模块150不输出(或者输出D[9:1]＝0 0000 0000)。其他每间隔3个时钟有1个采到T1高脉冲的情况也使用测试模式。

若每间隔4个时钟有1个采到T1高脉冲，假设CLK[8]和CLK[3]采到1，则此时B[8:1]＝1000 0100，接着自检错时间数字转化电路继续保持测试模式，T1＝Ttest，输出控制模块150不输出(或者输出D[9:1]＝0 0000 0000)。其他每间隔4个时钟有1个采到T1高脉冲的情况也使用测试模式。

若每间隔5个时钟有1个采到T1高脉冲，假设CLK[8]和CLK[2]采到1，则此时B[8:1]＝1000 0010，接着自检错时间数字转化电路继续保持测试模式，T1＝Ttest，输出控制模块150不输出(或者输出D[9:1]＝0 0000 0000)。其他每间隔5个时钟有1个采到T1高脉冲的情况也使用测试模式。

若每间隔6个时钟有1个采到T1高脉冲，假设CLK[8]和CLK[2]采到1，则此时B[8:1]＝1000 0001，接着自检错时间数字转化电路继续保持测试模式，T1＝Ttest，输出控制模块150不输出(或者输出D[9:1]＝0 0000 0000)。其他每间隔6个时钟有1个采到T1高脉冲的情况也使用测试模式。

以上仅仅是本发明提供的一个具体实施例，本发明并非以此为限。

接下来参见图2，图2示出了根据本发明另一实施例的自检错时间数字转化电路的示意图。图2示出的实施例可以实现实时检测。具体而言，自检错时间数字转化电路包括输入选择模块110、粗计数模块120、细计数模块130、编码模块140、输出控制模块150、判断模块160及测试细计数模块170。

粗计数模块120、细计数模块130、编码模块140及输出控制模块150与图1所示的实施例相同。与图1所示的实施例不同的是，图2所示的判断模块160根据测试细计数模块170的测试精细计数结果b[i:1]判断多个等相位差时钟信号CLK[i:1]是否正常。其中，测试细计数模块170具有两个输入端口和一个输出端口。其中，测试细计数模块170的一个输入端口连接测试时间信号Ttest，测试细计数模块170的另一个输入端口连接多个等相位差时钟信号CLK[i:1](与细计数模块130连接的多个等相位差时钟信号CLK[i:1]相同)。测试细计数模块170的输出端口连接至判断模块160以将精细计数结果b[i:1]输出至判断模块160。输入选择模块110和输出控制模块150与图1所示实施例类似地，根据判断模块160提供的检测信号选择是否输入及是否输出。由此，可以实现多个等相位差时钟信号CLK[i:1]是否正常的实时检测。

与现有技术相比，本发明的优点在于：

由于时间数字转化电路的多个等相位差时钟是否正常直接决定了时间数字转化电路能否正常工作，因此，本发明对时间数字转化电路增加关于多个等相位差时钟是否正常的检错功能，以此提高整个电路可靠性。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (6)

1.一种自检错时间数字转化电路，其特征在于，包括：

粗计数模块，用于根据一计数时钟信号对输入时间信号进行粗略计数获得高位数字信号；

细计数模块的1个输入端口连接输入选择模块，另外的多个输入端口与多个等相位差时钟信号相连；用于根据多个等相位差时钟信号对输入时间信号进行精细计数获得精细计数结果；

编码模块，用于对所述精细计数结果进行编码获得低位数字信号；

判断模块，用于提供一检测信号，所述检测信号指示所述多个等相位差时钟信号是否正常；所述判断模块用于根据所述精细计数结果判断所述多个等相位差时钟信号是否正常并提供所述检测信号，并通过2个输出端口将检测信号提供给输入选择模块和输出控制模块；当所述检测信号指示所述多个等相位差时钟信号异常时，所述输入选择模块将测试时间信号作为输入时间信号；所述测试时间信号的脉冲宽度大于等于多个等相位差时钟信号中的相邻相位时钟之间的延时，且小于多个等相位差时钟信号中的相邻相位时钟之间的延时的两倍；所述精细计数结果对应i个等相位差时钟信号共i位，若i位所述精细计数结果仅包括一个1或仅包括两个1且该两个1相邻时，所述判断模块判断所述多个等相位差时钟信号正常并提供指示所述多个等相位差时钟信号正常的检测信号；

输入选择模块，仅当所述检测信号指示所述多个等相位差时钟信号正常时，所述输入选择模块将待测时间信号作为输入时间信号；以及

输出控制模块，仅当所述检测信号指示所述多个等相位差时钟信号正常时，所述输出控制模块拼接所述高位数字信号及所述低位数字信号以输出结果数字信号。

2.如权利要求1所述的自检错时间数字转化电路，其特征在于，所述自检错时间数字转化电路启动时，所述输入选择模块将测试时间信号作为输入时间信号，直到所述判断模块提供指示所述多个等相位差时钟信号正常的检测信号时，所述输入选择模块将待测时间信号作为输入时间信号。

3.如权利要求1所述的自检错时间数字转化电路，其特征在于，还包括：

测试细计数模块，用于根据多个等相位差时钟信号对测试时间信号进行精细计数获得测试精细计数结果，其中，

所述判断模块用于根据所述测试精细计数结果判断所述多个等相位差时钟信号是否正常并提供所述检测信号。

4.如权利要求1至3任一项所述的自检错时间数字转化电路，其特征在于，所述计数时钟信号为所述多个等相位差时钟信号中的一个。

5.如权利要求1至3任一项所述的自检错时间数字转化电路，其特征在于，当所述检测信号指示所述多个等相位差时钟信号异常时，所述输出控制模块不输出结果数字信号。

6.如权利要求1至3任一项所述的自检错时间数字转化电路，其特征在于，当所述检测信号指示所述多个等相位差时钟信号异常时，所述输出控制模块输出的结果数字信号皆为0。

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