JP2002168902A - 直流試験装置及びこの試験装置を使用する直流試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 正及び負の電圧制御用基準電圧源や誤差の小
さい電圧制御回路を設ける必要のない直流試験装置及び
方法を提供する。 【解決手段】 ＤＡ変換器３１と、第１及び第２の演算
増幅器３２及び３３と、ＡＤ変換器３４とを設け、電流
印加用の第１スイッチＳ１をオンにした後、ＤＡ変換器
によって基準電圧を設定して第１演算増幅器の出力電圧
を、被試験ＣＭＯＳ素子２０に印加する電流ＩＬに対応
する電圧に設定し、第１スイッチＳ１を介して被試験Ｃ
ＭＯＳ素子に所定の電流を印加する。被試験ＣＭＯＳ素
子に発生する電圧を電圧測定用の第２スイッチＳ２を通
じて第２演算増幅器の入力端子に取り込み、第２演算増
幅器の出力電圧をＡＤ変換器に入力し、その電圧値を測
定して、試験したＣＭＯＳ素子の良否を判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体素子に直
流電流又は直流電圧を印加したときに、この半導体素子
から出力される電圧又は電流の特性を試験する半導体素
子の直流試験時において使用される直流試験装置及び方
法に関し、特定すると、半導体集積回路（以下、ＩＣと
称す）の直流試験を実施するときに使用して好適な直流
試験装置及び方法に関する。

【０００２】

【従来の技術】近年、ＣＭＯＳ（complementary metal-
oxide semiconductor）構造の半導体集積回路（以下、
ＣＭＯＳ・ＩＣと称す）は益々高集積化されており、こ
れに伴って低電源電圧化及び大電源電流化が進んでい
る。また、高集積化及び高速化が進んでいるためにＩＣ
を構成するＭＯＳトランジスタのサイズも小さくなって
いる。その結果、電源電圧に対するＩＣの入出力電圧の
耐圧も低くなっている。周知のように、ＩＣの直流試験
には試験されるべきＩＣ（被試験ＩＣ）に規定の直流電
流を印加した状態でこの被試験ＩＣに発生する電圧を測
定し、この電圧が予め定められた電圧範囲に入っている
か否かを試験する電流印加電圧測定試験と、被試験ＩＣ
に規定の直流電圧を印加した状態でこの被試験ＩＣに流
入する又は被試験ＩＣから流出する電流を測定し、この
電流が予め定められた電流範囲に入っているか否かを試
験する電圧印加電流測定試験とがある。

【０００３】図１に電流印加電圧測定試験を行なうとき
に使用される従来の代表的な直流試験装置の構成をブロ
ック図で示す。なお、図１では、一例として、直流試験
装置１０の出力端子（電流印加端子）ＯＵＴに、ｐチャ
ネルのＭＯＳ・ＦＥＴ（電界効果トランジスタ）２０Ｐ
とｎチャネルのＭＯＳ・ＦＥＴ２０Ｎとによって構成さ
れたＣＭＯＳ素子２０の端子Ｔを接続し、このＣＭＯＳ
素子２０について電流印加電圧測定試験を行なう場合を
示すが、ＣＭＯＳ素子２０はＣＭＯＳ・ＩＣを構成する
多数個のＣＭＯＳの１つであり、従って、実際にはＣＭ
ＯＳ・ＩＣを構成する多数個のＣＭＯＳ素子の端子のそ
れぞれに対して図１に示す構成の直流試験装置１０が接
続されることになる。

【０００４】この直流試験装置１０は、電流印加用基準
電圧源１１と、この基準電圧源１１から供給される所定
の基準電圧に応じて規定の直流電流を発生し、電流印加
用の第１のスイッチＳ１を介して出力端子ＯＵＴに供給
する電流印加回路１２と、被試験ＩＣ（図１ではＣＭＯ
Ｓ・ＩＣ）２０の端子Ｔに発生する電圧を出力端子ＯＵ
Ｔから電圧測定用の第２のスイッチＳ２を介して取り込
んで測定する電圧測定回路１３と、電流印加回路１２が
発生する直流電流を所定の値に制御する電圧制御回路１
４と、負電圧制御用基準電圧源１５と、正電圧制御用基
準電圧源１６とを備えている。電圧制御回路１４、負電
圧制御用基準電圧源１５、及び正電圧制御用基準電圧源
１６は、この技術分野で知られているように、被試験Ｉ
Ｃ２０の破損を防止するために必要な回路である。ま
た、電圧測定回路１３は電圧制御回路１４が出力する電
圧を制御する機能も備えている。

【０００５】上記構成の直流試験装置１０による電流印
加電圧測定試験では、ＣＭＯＳ素子２０のｐチャネルＭ
ＯＳ・ＦＥＴ２０Ｐに関してはこのＰチャネルのＭＯＳ
・ＦＥＴ２０Ｐに対する電圧源Ｖｄｄから端子Ｔに流れ
る電流ＩＯＨによって端子Ｔに発生する電圧ＶＯＨを直
流試験装置１０の電圧測定回路１４に取り込み、その電
圧値を測定し、ｎチャネルのＭＯＳ・ＦＥＴ２０Ｎに関
しては端子ＴからこのｎチャネルのＭＯＳ・ＦＥＴ２０
Ｎに対する共通電位点に流れる電流ＩＯＬによって端子
Ｔに発生する電圧ＶＯＬを直流試験装置１０の電圧測定
回路１４に取り込み、その電圧値を測定することにな
る。

【０００６】次に、上記構成の直流試験装置１０による
電流印加電圧測定試験について具体的に説明する。ま
ず、第１及び第２のスイッチＳ１及びＳ２をオフにし、
電流印加用基準電圧源１１の電圧を０Ｖに設定し、ま
た、負電圧制御用基準電圧源１５及び正電圧制御用基準
電圧源１６の電圧をそれぞれ期待値に設定する。この状
態で第２のスイッチＳ２をオンにする。その結果、電圧
制御回路１４が動作して電流印加回路１２の出力電流を
期待値にする。次に、被試験ＣＭＯＳ素子２０の端子Ｔ
に発生する電圧を電圧測定回路１３に取り込んで測定す
る。この状態では第１のスイッチＳ１がオフであるの
で、直流試験装置１０の出力端子ＯＵＴには電流が印加
されない。よって、被試験ＣＭＯＳ素子２０の端子Ｔに
は直流試験装置１０から電流が印加されないから、ＣＭ
ＯＳ素子２０が正常であれば微小電流ＩＯＨ又はＩＯＬ
が流れている筈であり、この電流ＩＯＨ又はＩＯＬによ
って端子Ｔに規定の電圧が発生する筈である。よって、
この電圧を直流試験装置１０の電圧測定回路１３に取り
込んで測定する。この測定電圧がほぼ０Ｖである場合に
は、被試験ＣＭＯＳ素子２０は不良品である（例えば端
子Ｔがオープン状態にある）と判断できるのでテストを
実施しない。なお、この電流（電圧）を印加しない被試
験ＣＭＯＳ素子２０の不良テストは省略してもよい。

【０００７】電圧測定回路１３での測定電圧が規定の値
であり、被試験ＣＭＯＳ素子２０が正常であると判断さ
れた場合には、或いは第２のスイッチＳ２をオンにした
後、第１のスイッチＳ１をオンにし、負電圧制御用基準
電圧源１５の電圧を負側許容値に設定し、正電圧制御用
基準電圧源１６の電圧を正側許容値に設定する。また、
電流印加用基準電圧源１１の電圧を所定の値（ＣＭＯＳ
素子２０に与える電流値に応じた電圧値）に設定する。
これによって規定の電流が被試験ＣＭＯＳ素子２０の端
子Ｔに与えられるから、この被試験ＣＭＯＳ素子２０の
ｐチャネルＭＯＳ・ＦＥＴ２０Ｐに関しては電流ＩＯＨ
が端子Ｔに流れ込み、この電流ＩＯＨによって端子Ｔに
電圧ＶＯＨが発生する。この電圧ＶＯＨを直流試験装置
１０の電圧測定回路１４に取り込み、電流ＩＯＨに対応
する電圧ＶＯＨを測定する。また、ｎチャネルのＭＯＳ
・ＦＥＴ２０Ｎに関しては電流ＩＯＬが共通電位点に流
れ込むから、この電流ＩＯＬによって端子Ｔに電圧ＶＯ
Ｌが発生する。この電圧ＶＯＬを直流試験装置１０の電
圧測定回路１４に取り込み、電流ＩＯＬに対応する電圧
ＶＯＬを測定する。

【０００８】このようにして、被試験ＣＭＯＳ素子２０
に印加する電流値を順次に増加又は減少させて被試験Ｃ
ＭＯＳ素子２０の端子Ｔに発生する電圧ＶＯＨ、ＶＯＬ
を順次に測定し、被試験ＣＭＯＳ素子２０が不良である
か否かを判断する。被試験ＣＭＯＳ素子２０の良否の判
断は、ＣＭＯＳ素子２０の端子Ｔに印加する電流値を変
えて所定回数の電流印加電圧測定試験を実施した結果得
られる被試験ＣＭＯＳ素子２０の電流−電圧特性曲線が
それぞれ、図２及び図３に示す直流特性（電流−電圧特
性）の最大保証値特性曲線ＣＬ１及びＣＬ２と、最小保
証値特性曲線ＣＬ３及びＣＬ４との間の範囲に入ってい
るか否かに基づいている。図２はｐチャネルＭＯＳ・Ｆ
ＥＴの電流−電圧特性曲線を示し、図３はｎチャネルＭ
ＯＳ・ＦＥＴの電流−電圧特性曲線を示す。

【０００９】換言すれば、被試験ＣＭＯＳ素子２０の電
流−電圧特性曲線が、ｐチャネルＭＯＳ・ＦＥＴ２０Ｐ
に関しては、図２に示す最大保証値特性曲線ＣＬ１と最
小保証値特性曲線ＣＬ３との間の範囲に入っていれば、
このＣＭＯＳ素子２０のｐチャネルＭＯＳ・ＦＥＴ２０
Ｐは正常であると判定され、最大保証値特性曲線ＣＬ１
と最小保証値特性曲線ＣＬ３との間の範囲に入っていな
ければ不良と判定される。また、ｎチャネルＭＯＳ・Ｆ
ＥＴ２０Ｎに関しては、電流−電圧特性曲線が図３に示
す最大保証値特性曲線ＣＬ２と最小保証値特性曲線ＣＬ
４との間の範囲に入っていればこのＣＭＯＳ素子２０の
ｎチャネルＭＯＳ・ＦＥＴ２０Ｎは正常であると判定さ
れ、最大保証値特性曲線ＣＬ２と最小保証値特性曲線Ｃ
Ｌ４との間の範囲に入っていなければ不良と判定され
る。

【００１０】

【発明が解決しようとする課題】上述したように、ＣＭ
ＯＳ素子２０のｐチャネルＭＯＳ・ＦＥＴ２０Ｐを試験
する場合には、ＣＭＯＳ素子２０の端子Ｔに電流ＩＯＨ
が流れ込むから、端子Ｔが開放状態や異常状態にある
と、発生する電圧は負側に増大する。この負方向に増大
する電圧によってＣＭＯＳ素子２０が破損することを防
止するために、直流試験装置１０（電圧制御回路１４）
には出力電圧を一定値に保持する負側電圧クランプ回路
が設けられている。同様に、ＣＭＯＳ素子２０のｎチャ
ネルＭＯＳ・ＦＥＴ２０Ｎを試験する場合には、ＣＭＯ
Ｓ素子２０の端子Ｔから共通電位点に電流ＩＯＬが流れ
込むから、端子Ｔが開放状態や異常状態にあると、発生
する電圧は正側に増大する。この正方向に増大する電圧
によってＣＭＯＳ素子２０が破損することを防止するた
めに、出力電圧を一定値に保持する正側電圧クランプ回
路が設けられている。従って、被試験ＣＭＯＳ素子２０
に印加できる電流値に限度があり、大きな電流は印加で
きない。

【００１１】その上、負側電圧クランプ回路及び正側電
圧クランプ回路のクランプ電圧の誤差が大きいと、ＣＭ
ＯＳ素子２０を破損したり、ブレークダウン現象が生じ
たりする。また、直流試験装置１０からＣＭＯＳ素子２
０に電流を印加する際に、直流試験装置１０側の電圧と
ＣＭＯＳ素子２０の出力側の電圧との電圧差によりＣＭ
ＯＳ素子２０の出力の論理状態（高論理及び低論理）が
変化してしまう場合もある。このため、負電圧制御用基
準電圧源１５及び正電圧制御用基準電圧源１６が必要と
なり、さらに、電圧制御回路１４の精度を高くして誤差
を小さくすることが要求されている。

【００１２】この発明の１つの目的は、正及び負の電圧
制御用基準電圧源や誤差の小さい電圧制御回路を設ける
必要のない直流試験装置を提供することである。この発
明の他の目的は、正及び負の電圧制御用基準電圧源や誤
差の小さい電圧制御回路を使用することなくＩＣの直流
試験を高い精度で実行することができる直流試験方法を
提供することである。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、この発明の第１の形態においては、基準電圧を発生
する基準電圧源と、この基準電圧源から発生される基準
電圧に基づいて被試験半導体素子に印加する電流に対応
する電圧を出力する第１の増幅手段と、この第１の増幅
手段から出力される電圧を電流に変換する電圧−電流変
換手段と、この電圧−電流変換手段の出力側と被試験半
導体素子との間に挿入された第１のスイッチング手段
と、被試験半導体素子に発生する電圧が入力される第２
の増幅手段と、この第２の増幅手段と上記被試験半導体
デバイスとの間に挿入された第２のスイッチング手段
と、上記第２の増幅手段から出力される電圧を測定する
電圧測定手段とを具備する直流試験装置が提供される。

【００１４】好ましい一実施形態においては、上記基準
電圧源はデジタル−アナログ変換器によって構成されて
おり、上記電圧測定手段はアナログ−デジタル変換器に
よって構成されている。また、上記第１及び第２の増幅
手段はそれぞれ演算増幅器であり、第１の演算増幅器に
は上記基準電圧源から発生される基準電圧と上記第２の
増幅手段から出力される電圧が入力される。上記第１の
スイッチング手段は上記第２のスイッチング手段がオン
にされた後でオンにされ、上記基準電圧源は、上記第１
のスイッチング手段がオンにされた後で所定の基準電圧
を発生して上記第１の増幅手段に供給する。

【００１５】なお、被試験半導体素子に発生する電圧が
入力される上記第２の増幅手段の入力側又は上記第２の
演算増幅器の入力端子に、上記第２のスイッチング手段
がオフのときにこの第２の増幅手段又は第２の演算増幅
器が飽和することを防止する保護抵抗を接続してもよ
い。この発明の第２の形態においては、基準電圧を発生
する基準電圧源と、この基準電圧源から発生される基準
電圧に基づいて被試験半導体素子に印加する電圧を出力
する第１の増幅手段と、上記第１の増幅手段の出力側と
被試験半導体素子との間に設けられた第１のスイッチン
グ手段と、被試験半導体素子に発生する電圧が入力され
る第２の増幅手段と、この第２の増幅手段と上記被試験
半導体デバイスとの間に設けられた第２のスイッチング
手段と、上記第２の増幅手段から出力される電圧を測定
する電圧測定手段と、上記第２の増幅手段の出力側と上
記第１の増幅手段の入力側との間に挿入され、オンにさ
れたときには当該直流試験装置を電流印加電圧測定試験
モードに設定し、オフにされたときには当該直流試験装
置を電圧印加電流測定試験モードに設定する第３のスイ
ッチング手段とを具備する直流試験装置が提供される。

【００１６】好ましい一実施形態においては、上記基準
電圧源はデジタル−アナログ変換器によって構成されて
おり、上記電圧測定手段はアナログ−デジタル変換器に
よって構成されている。また、上記第１及び第２の増幅
手段はそれぞれ演算増幅器であり、上記第３のスイッチ
ング手段がオンのときには、第１の演算増幅器には上記
基準電圧源から発生される基準電圧と上記第２の増幅手
段から出力される電圧が入力される。これに対し、上記
第３のスイッチング手段がオフにされて当該直流試験装
置が電圧印加電流測定試験モードに設定されたときに
は、上記第１のスイッチング手段は上記第２のスイッチ
ング手段がオンにされた後でオンにされ、上記基準電圧
源は、上記第１のスイッチング手段がオンにされる前に
所定の基準電圧を発生して上記第１の増幅手段に供給す
る。

【００１７】なお、被試験半導体素子に発生する電圧が
入力される上記第２の増幅手段の入力側又は上記第２の
演算増幅器の入力端子に、上記第２のスイッチング手段
がオフのときにこの第２の増幅手段又は第２の演算増幅
器が飽和することを防止する保護抵抗を接続してもよ
い。この発明の第３の形態においては、基準電圧を発生
する基準電圧源と、この基準電圧源から発生される基準
電圧に基づいて被試験半導体素子に印加する電流に対応
する電圧を出力する第１の増幅手段と、この第１の増幅
手段から出力される電圧を電流に変換する電圧−電流変
換手段と、この電圧−電流変換手段の出力側と被試験半
導体素子との間に設けられた第１のスイッチング手段
と、被試験半導体素子に発生する電圧が入力される第２
の増幅手段と、この第２の増幅手段と上記被試験半導体
デバイスとの間に設けられた第２のスイッチング手段
と、上記第２の増幅手段から出力される電圧を測定する
電圧測定手段とを具備する直流試験装置を使用して被試
験半導体素子の電流印加電圧測定試験を行なう方法であ
って、（Ａ）上記第１及び第２のスイッチング手段をそ
れぞれオフにし、上記基準電圧源から発生される基準電
圧を０Ｖにセットする段階と、（Ｂ）上記第２のスイッ
チング手段をオンにする段階と、（Ｃ）上記第１のスイ
ッチング手段をオンにする段階と、（Ｄ）上記基準電圧
源から発生される基準電圧を、被試験半導体素子に印加
する電流に対応する電圧値にセットする段階と、（Ｅ）
上記第２の増幅手段から出力される電圧を上記電圧測定
手段によって測定する段階と、（Ｆ）測定された電圧が
規定の電圧範囲内に入っているか否かを判断する段階と
を含む直流試験方法が提供される。

【００１８】上記第２のスイッチング手段をオンにする
段階（Ｂ）と、上記第１のスイッチング手段をオンにす
る段階（Ｃ）との間に、上記第２の増幅手段から出力さ
れる電圧を上記電圧測定手段によって測定する段階と、
測定された電圧が０Ｖ又はその近傍の値であるか否かを
判断する段階とを追加し、測定された電圧が０Ｖ又はそ
の近傍の値でないときにのみ、上記段階（Ｃ）に進むよ
うにしてもよい。好ましい一実施形態においては、上記
段階（Ｄ）と上記段階（Ｅ）と上記段階（Ｆ）とを、上
記基準電圧を順次に増大又は減少させて複数回繰り返す
段階と、上記複数回の試験の結果得られる被試験半導体
素子の電流−電圧特性曲線が最大保証値特性曲線と最小
保証値特性曲線との間の範囲に入っているか否かを判断
する段階とをさらに含む。

【００１９】この発明の第４の形態においては、基準電
圧を発生する基準電圧源と、この基準電圧源から発生さ
れる基準電圧に基づいて被試験半導体素子に印加する電
圧を出力する第１の増幅手段と、上記第１の増幅手段の
出力側と被試験半導体素子との間に設けられた第１のス
イッチング手段と、被試験半導体素子に発生する電圧が
入力される第２の増幅手段と、この第２の増幅手段と上
記被試験半導体デバイスとの間に設けられた第２のスイ
ッチング手段と、上記第２の増幅手段から出力される電
圧を測定する電圧測定手段と、上記第２の増幅手段の出
力側と上記第１の増幅手段の入力側との間に挿入され、
オンにされたときには当該直流試験装置を電流印加電圧
測定試験モードに設定し、オフにされたときには当該直
流試験装置を電圧印加電流測定試験モードに設定する第
３のスイッチング手段とを具備する直流試験装置を使用
して被試験半導体素子の電流印加電圧測定試験を行なう
方法であって、（Ａ）上記第１及び第２のスイッチング
手段をそれぞれオフにし、上記第３のスイッチング手段
をオンにし、上記基準電圧源から発生される基準電圧を
０Ｖにセットする段階と、（Ｂ）上記第２のスイッチン
グ手段をオンにする段階と、（Ｃ）上記第１のスイッチ
ング手段をオンにする段階と、（Ｄ）上記基準電圧源か
ら発生される基準電圧を、被試験半導体素子に印加する
電流に対応する電圧値にセットする段階と、（Ｅ）上記
第２の増幅手段から出力される電圧を上記電圧測定手段
によって測定する段階と、（Ｆ）測定された電圧が規定
の電圧範囲内に入っているか否かを判断する段階とを含
む直流試験方法が提供される。

【００２０】上記第２のスイッチング手段をオンにする
段階（Ｂ）と、上記第１のスイッチング手段をオンにす
る段階（Ｃ）との間に、上記第２の増幅手段から出力さ
れる電圧を上記電圧測定手段によって測定する段階と、
測定された電圧が０Ｖ又はその近傍の値であるか否かを
判断する段階とを追加し、測定された電圧が０Ｖ又はそ
の近傍の値でないときにのみ、上記段階（Ｃ）に進むよ
うにしてもよい。好ましい一実施形態においては、上記
段階（Ｄ）と上記段階（Ｅ）と上記段階（Ｆ）とを、上
記基準電圧を順次に増大又は減少させて複数回繰り返す
段階と、上記複数回の試験の結果得られる被試験半導体
素子の電流−電圧特性曲線が最大保証値特性曲線と最小
保証値特性曲線との間の範囲に入っているか否かを判断
する段階とをさらに含む。

【００２１】この発明の第５の形態においては、基準電
圧を発生する基準電圧源と、この基準電圧源から発生さ
れる基準電圧に基づいて被試験半導体素子に印加する電
圧を出力する第１の増幅手段と、上記第１の増幅手段の
出力側と被試験半導体素子との間に設けられた第１のス
イッチング手段と、被試験半導体素子に発生する電圧が
入力される第２の増幅手段と、この第２の増幅手段と上
記被試験半導体デバイスとの間に設けられた第２のスイ
ッチング手段と、上記第２の増幅手段から出力される電
圧を測定する電圧測定手段と、上記第２の増幅手段の出
力側と上記第１の増幅手段の入力側との間に挿入され、
オンにされたときには当該直流試験装置を電流印加電圧
測定試験モードに設定し、オフにされたときには当該直
流試験装置を電圧印加電流測定試験モードに設定する第
３のスイッチング手段とを具備する直流試験装置を使用
して被試験半導体素子の電圧印加電流測定試験を行なう
方法であって、（Ａ）上記第１、第２及び第３のスイッ
チング手段をそれぞれオフにし、上記基準電圧源から発
生される基準電圧を０Ｖにセットする段階と、（Ｂ）上
記第２のスイッチング手段をオンにする段階と、（Ｃ）
上記基準電圧源から発生される基準電圧を、被試験半導
体素子に印加する電圧に対応する電圧値にセットする段
階と、（Ｄ）上記第１のスイッチング手段をオンにする
段階と、（Ｅ）上記第２の増幅手段から出力される電圧
を上記電圧測定手段によって測定する段階と、（Ｆ）測
定された電圧が規定の電流範囲内に入っているか否かを
判断する段階とを含む直流試験方法が提供される。

【００２２】上記第２のスイッチング手段をオンにする
段階（Ｂ）と、上記基準電圧源から発生される基準電圧
を、被試験半導体素子に印加する電圧に対応する電圧値
にセットする段階（Ｃ）との間に、上記第２の増幅手段
から出力される電圧を上記電圧測定手段によって測定す
る段階と、測定された電圧が規定の電圧範囲に入ってい
るか否かを判断する段階とを追加し、測定された電圧が
規定の電圧範囲に入っていないときにのみ、上記段階
（Ｃ）に進むようにしてもよい。好ましい一実施形態に
おいては、上記段階（Ｃ）と上記段階（Ｄ）と上記段階
（Ｅ）と上記段階（Ｆ）とを、上記基準電圧を順次に増
大又は減少させて複数回繰り返す段階と、上記複数回の
試験の結果得られる被試験半導体素子の電流−電圧特性
曲線が最大保証値特性曲線と最小保証値特性曲線との間
の範囲に入っているか否かを判断する段階とをさらに含
む。

【００２３】上記構成によれば、正及び負の電圧制御用
基準電圧源や誤差の小さい電圧制御回路を設ける必要な
しに、かつ被試験半導体素子に何等ストレスを与えるこ
とになく、被試験半導体素子の直流試験を実行でき、そ
の結果、試験した半導体素子が不良であるか否かを正確
に判断することができる。上記及びそれ以外のこの発明
の目的、構成及び効果については、以下に添付図面を参
照してなされる好ましい実施形態の説明から容易に明ら
かになろう。

【００２４】

【発明の実施の形態】以下、この発明の好ましい実施形
態について図４〜図７を参照して詳細に説明する。しか
しながら、この発明は多くの異なる形態で実施可能であ
るから、以下に述べる実施形態にこの発明が限定される
と解釈するべきではない。後述の実施形態は、以下の開
示が十分で、完全なものであり、この発明の範囲をこの
分野の技術者に十分に知らせるために提供されるもので
ある。図４は、電流印加電圧測定試験を行なうことがで
きるこの発明による直流試験装置の第１の実施形態を示
すブロック図である。この第１の実施形態の直流試験装
置３０は、電流印加用基準電圧源を構成するデジタル−
アナログ変換器（ＤＡＣ）３１と、第１及び第２の演算
増幅器３２及び３３と、電圧測定器を構成するアナログ
−デジタル変換器（ＡＤＣ）３４とを備えている。デジ
タル−アナログ変換器（以下、ＤＡ変換器と称す）３１
の出力端子は第１の抵抗Ｒ１を通じて第１の演算増幅器
（ＯＰ１）３２の反転入力端子に接続され、第１の演算
増幅器３２の非反転入力端子は第３の抵抗Ｒ３を通じて
共通電位点に接続されている。第１の演算増幅器３２の
出力端子は第２の抵抗Ｒ２を通じてその反転入力端子に
接続されると共に、第５の抵抗Ｒ５及び電流印加用の第
１のスイッチＳ１を直列に介して直流試験装置３０の出
力端子（電流印加端子）ＯＵＴに接続されている。第２
の演算増幅器（ＯＰ２）３３の非反転入力端子は電圧測
定用の第２のスイッチＳ２を通じて出力端子ＯＵＴに接
続されると共に、第６の抵抗Ｒ６及び第３のスイッチを
直列に介して共通電位点に接続されている。第２の演算
増幅器３３の出力端子はその反転入力端子及びアナログ
−デジタル変換器（以下、ＡＤ変換器と称す）３４の入
力端子に接続されると共に、第４の抵抗Ｒ４を通じて第
１の演算増幅器３２の非反転入力端子に接続されてい
る。

【００２５】ここで、第１〜第４の抵抗Ｒ１〜Ｒ４は電
流印加用の抵抗であり、それらの抵抗値をＲ１〜Ｒ４で
表わすと、Ｒ２＝ｎ×Ｒ１、Ｒ３＝Ｒ１、Ｒ４＝ｎ×Ｒ
１に設定される。ｎは正の数である。また、第５の抵抗
Ｒ５は電流を電圧に変換する抵抗であり、図では１つの
抵抗のみが接続されているが、例えば抵抗値の異なる複
数個の抵抗を並列に接続し、各抵抗に直列にオン／オフ
スイッチを接続してこれら抵抗を切り換え接続するよう
に構成すれば、電流レンジを切り換えることができる。
上記第１及び第２の演算増幅器３２及び３３、第２〜第
５の抵抗Ｒ２〜Ｒ５、並びに第１のスイッチＳ１によっ
て電流印加回路が構成される。

【００２６】第６の抵抗Ｒ６は、第２のスイッチＳ２が
オフのときに第２の演算増幅器３３が飽和することを防
止するために設けられている。第２のスイッチＳ２がオ
フのときに第２の演算増幅器３３が飽和する恐れがある
のは、被試験ＣＭＯＳ素子２０の端子Ｔに印加する電流
ＩＬが小さい場合であり、この電流ＩＬが大きい場合に
は第６の抵抗Ｒ６は接続する必要がない。よって、被試
験ＣＭＯＳ素子２０の端子Ｔに印加する電流ＩＬの大き
さに応じて第３のスイッチＳ３はオン／オフされ、第６
の抵抗Ｒ６を必要に応じて共通電位点との間に接続する
ことになる。なお、電圧測定用の第２のスイッチＳ２が
オンのときには第６の抵抗Ｒ６は必要ないので、第３の
スイッチＳ３はオフにされる。

【００２７】また、代表例として、直流試験装置３０の
出力端子ＯＵＴに、ｐチャネルのＭＯＳ・ＦＥＴ（電界
効果トランジスタ）２０ＰとｎチャネルのＭＯＳ・ＦＥ
Ｔ２０Ｎとによって構成されたＣＭＯＳ素子２０の端子
Ｔを接続し、このＣＭＯＳ素子２０について電流印加電
圧測定試験を行なう場合を示すが、ＣＭＯＳ素子２０は
ＣＭＯＳ・ＩＣを構成する多数個のＣＭＯＳの１つであ
り、従って、実際にはＣＭＯＳ・ＩＣを構成する多数個
のＣＭＯＳ素子の端子のそれぞれに対して図４に示す構
成の直流試験装置３０が接続されることになる。

【００２８】次に、上記構成の直流試験装置３０の電流
印加電圧測定試験について図５のフローチャートを参照
して具体的に説明する。ＤＡ変換器３１の出力電圧をＶ
１、第１の演算増幅器３２の出力電圧をＶ２、第２の演
算増幅器３３の非反転入力端子の入力電圧をＶ３、出力
端子ＯＵＴの電圧（ＣＭＯＳ素子２０の端子Ｔに発生す
る電圧）をＶ４、ＡＤ変換器３４の入力電圧をＶ５と
し、直流試験装置３０が被試験ＣＭＯＳ素子２０の端子
Ｔに印加する電流をＩＬとすると、ＩＬ＝（Ｖ１×ｎ）
／Ｒ５で表わされる。

【００２９】まず、ステップ５１において、第１及び第
２のスイッチＳ１及びＳ２をオフにし、ＤＡ変換器３１
の出力電圧Ｖ１を０Ｖ（Ｖ１＝Ｖ０）に設定する。この
状態では第１の演算増幅器３２の出力電圧Ｖ２は０Ｖで
あり、印加電流ＩＬは上記式より０となる。次に、ステ
ップ５２に進み、第２のスイッチＳ２をオンにする。被
試験ＣＭＯＳ素子２０に電流（電圧）を印加しないでこ
のＣＭＯＳ素子２０が不良であるか否かをテストするス
テップを加える場合にはステップ５３に進み、一方、こ
の電流（電圧）を印加しない被試験ＣＭＯＳ素子２０の
不良テストを省略するときにはステップ５５に進む。第
２のスイッチＳ２をオンにした状態ではＶ５＝Ｖ３＝Ｖ
４、Ｖ２＝Ｖ４となる。

【００３０】ステップ５３においては、ＡＤ変換器３４
の入力電圧Ｖ５をデジタル変換してその電圧値を測定す
る。Ｖ１＝０であり、かつ第１のスイッチＳ１がオフで
あるから、直流試験装置３０の出力端子ＯＵＴには電流
が印加されない。よって、被試験ＣＭＯＳ素子２０の端
子Ｔには電流ＩＬが印加されないから、この被試験ＣＭ
ＯＳ素子２０が不良でなければ（正常であれば）、上記
発明の背景の欄において既に述べたように、電圧Ｖ５
（＝Ｖ４）の測定値は規定の電圧値になる筈である。よ
って、ステップ５４において測定された電圧Ｖ５がＶ５
≒０であるか否かを判断し、Ｖ５≒０である（ＹＥＳ）
場合には被試験ＣＭＯＳ素子２０が不良品である（例え
ば端子Ｔがオープンしている）と判断できるので、テス
トを実施しない。これに対し、Ｖ５≒０でない（ＮＯ）
場合には被試験ＣＭＯＳ素子２０は正常であると判断で
きるので、ステップ５５に進む。なお、上記電流（電
圧）を印加しない被試験ＣＭＯＳ素子２０の不良テスト
（ステップ５３及び５４）は実施しなくてもよい。

【００３１】ステップ５５では第１のスイッチＳ１がオ
ンにされる。この状態ではＶ２＝Ｖ３＋（Ｒ５×ＩＬ）
＝Ｖ４＋（Ｒ５×ＩＬ）＝Ｖ４となる。次に、ステップ
５６において、ＤＡ変換器３１の出力電圧Ｖ１を、被試
験ＣＭＯＳ素子２０に印加する電流ＩＬによって決まる
電圧に設定する。これによって所定の電流ＩＬが被試験
ＣＭＯＳ素子２０の端子Ｔに印加されるから、被試験Ｃ
ＭＯＳ素子２０のｐチャネルＭＯＳ・ＦＥＴ２０Ｐに関
しては電流ＩＯＨが端子Ｔに流れ、この電流ＩＯＨによ
って端子Ｔに電圧ＶＯＨ（Ｖ４）が発生する。また、ｎ
チャネルのＭＯＳ・ＦＥＴ２０Ｎに関しては電流ＩＯＬ
が共通電位点に流れ、この電流ＩＯＬによって端子Ｔに
電圧ＶＯＬ（Ｖ４）が発生する。この状態ではＶ２＝Ｖ
４＋（Ｒ５×ＩＬ）であり、また、Ｖ４＝Ｖ５である。

【００３２】次に、ステップ５７に進み、ＡＤ変換器３
４の入力電圧Ｖ５をデジタル変換して測定する。次に、
ステップ５８において、この測定結果（電圧Ｖ５の値）
が図２及び図３に示す最大保証値特性曲線ＣＬ１及びＣ
Ｌ２の電圧値ＶＨと、最小保証値特性曲線ＣＬ３及びＣ
Ｌ４の電圧値ＶＬとの間の範囲に入っているか否かを判
断する。つまり、被試験ＣＭＯＳ素子２０のｐチャネル
ＭＯＳ・ＦＥＴ２０Ｐに関しては、測定された電圧Ｖ５
が図２に示す最大保証値特性曲線ＣＬ１の電圧値ＶＨと
最小保証値特性曲線ＣＬ３の電圧値ＶＬとの間の範囲に
入っているか否かを判断し、また、ｎチャネルＭＯＳ・
ＦＥＴ２０Ｎに関しては、測定された電圧Ｖ５が図３に
示す最大保証値特性曲線ＣＬ２の電圧値ＶＨと最小保証
値特性曲線ＣＬ４の電圧値ＶＬとの間の範囲に入ってい
るか否かを判断する。

【００３３】ステップ５８において、ＡＤ変換器３４を
通じて測定された電圧Ｖ５が図２又は図３に示す最大保
証値特性曲線の電圧値ＶＨと最小保証値特性曲線の電圧
値ＶＬとの間の範囲に入っている（ＹＥＳ）場合には、
試験したＣＭＯＳ素子２０は良品であると判定され、最
大保証値特性曲線の電圧値ＶＨと最小保証値特性曲線の
電圧値ＶＬとの間の範囲に入っていない（ＮＯ）場合に
は試験したＣＭＯＳ素子２０は不良品と判定される。な
お、簡単にするために図５のフローチャートには示して
いないが、実際には被試験ＣＭＯＳ素子２０に印加する
電流ＩＬを、例えば順次に増加させて端子Ｔに発生する
電圧を測定し、ステップ５８において上述した判断を繰
り返す。全ての電流ＩＬについての被試験ＣＭＯＳ素子
２０の試験が終了し、測定した全ての電圧値が最大保証
値特性曲線の電圧値ＶＨと最小保証値特性曲線の電圧値
ＶＬとの間の範囲に入っている（被試験ＣＭＯＳ素子２
０の電流−電圧特性曲線が図２及び図３に示す最大保証
値特性曲線ＣＬ１及びＣＬ２と最小保証値特性曲線ＣＬ
３及びＣＬ４との間の範囲に入っている）と、このＣＭ
ＯＳ素子２０は良品と判定され、入っていなければ不良
品と判定される。従って、試験の途中において、測定し
た電圧値が最大保証値特性曲線の電圧値ＶＨと最小保証
値特性曲線の電圧値ＶＬとの間の範囲に入っていない場
合には、その時点でこのＣＭＯＳ素子２０を不良品と判
定し、試験を中止してもよい。

【００３４】かくして、上記第１の実施形態によれば、
正及び負の電圧制御用基準電圧源や誤差の小さい電圧制
御回路を設ける必要なしに、かつまた、被試験ＣＭＯＳ
素子２０にストレスを与えることなく、被試験ＣＭＯＳ
素子２０に対して電流印加電圧測定試験を実施して、こ
のＣＭＯＳ素子２０が不良であるか否かを正確に判断す
ることができる。従って、直流試験装置を低コスト化す
ることができる。その上、被試験ＣＭＯＳ素子に大きな
電流を流すことができる。図６は、電流印加電圧測定試
験のみならず電圧印加電流測定試験をも行なうことがで
きるこの発明による直流試験装置の第２の実施形態を示
すブロック図である。なお、図６において、図４と対応
する部分や素子には同一符号を付けて示し、必要のない
限りそれらの説明を省略する。

【００３５】この第２の実施形態の直流試験装置４０
も、上記第１の実施形態の直流試験装置３０と同様に、
電流印加用基準電圧源を構成するＤＡ変換器（ＤＡＣ）
３１と、第１及び第２の演算増幅器（ＯＰ１）３２及び
（ＯＰ２）３３と、電圧測定器を構成するＡＤ変換器
（ＡＤＣ）３４とを備えている。また、ＤＡ変換器３１
の出力端子は第１の抵抗Ｒ１を通じて第１の演算増幅器
３２の反転入力端子に接続され、この第１の演算増幅器
３２の非反転入力端子は第３の抵抗Ｒ３を通じて共通電
位点に接続されている。第１の演算増幅器３２の出力端
子は第２の抵抗Ｒ２を通じてその反転入力端子に接続さ
れると共に、第５の抵抗Ｒ５及び電流印加用の第１のス
イッチＳ１を直列に介して直流試験装置４０の出力端子
（電流印加端子）ＯＵＴに接続されている。第２の演算
増幅器３３の非反転入力端子は電圧測定用の第２のスイ
ッチＳ２を通じて出力端子ＯＵＴに接続されると共に、
第６の抵抗Ｒ６及び第３のスイッチを直列に介して共通
電位点に接続されている。第２の演算増幅器３３の出力
端子はその反転入力端子及びＡＤ変換器３４の入力端子
に接続されると共に、第４の抵抗Ｒ４を通じて第１の演
算増幅器３２の非反転入力端子に接続されている。

【００３６】この第２の実施形態は、第２の演算増幅器
３３の出力端子と第４の抵抗Ｒ４との間に第４のスイッ
チＳ４が接続され、この第４のスイッチＳ４がオフのと
きには第２の演算増幅器３３の出力電圧をＡＤ変換器３
４の入力端子にのみ供給し、第４のスイッチＳ４がオン
のときには第２の演算増幅器３３の出力電圧をＡＤ変換
器３４の入力端子と第１の演算増幅器３２の非反転入力
端子の両方に供給するように構成されている点を除く
と、上記第１の実施形態の回路構成と全く同じである。
第２の実施形態でも、第１〜第４の抵抗Ｒ１〜Ｒ４は電
流印加用の抵抗であり、それらの抵抗値をＲ１〜Ｒ４で
表わすと、Ｒ２＝ｎ×Ｒ１、Ｒ３＝Ｒ１、Ｒ４＝ｎ×Ｒ
１に設定される。ｎは正の数である。また、第５の抵抗
Ｒ５は電流を電圧に変換する抵抗であり、図では１つの
抵抗のみが接続されているが、例えば抵抗値の異なる複
数個の抵抗を並列に接続し、各抵抗に直列にオン／オフ
スイッチを接続してこれら抵抗を切り換え接続するよう
に構成すれば、電流レンジを切り換えることができる。

【００３７】また、第６の抵抗Ｒ６は、第２のスイッチ
Ｓ２がオフのときに第２の演算増幅器３３が飽和するこ
とを防止するために設けられている。既に説明したよう
に、第２のスイッチＳ２がオフのときに第２の演算増幅
器３３が飽和する恐れがあるのは、被試験ＣＭＯＳ素子
２０の端子Ｔに印加する電流ＩＬが小さい場合であり、
この電流ＩＬが大きい場合には第６の抵抗Ｒ６は接続す
る必要がない。よって、被試験ＣＭＯＳ素子２０の端子
Ｔに印加する電流ＩＬの大きさに応じて第３のスイッチ
Ｓ３はオン／オフされ、第６の抵抗Ｒ６を必要に応じて
共通電位点との間に接続することになる。なお、電圧測
定用の第２のスイッチＳ２がオンのときには第６の抵抗
Ｒ６は必要ないので、第３のスイッチＳ３はオフにされ
る。

【００３８】また、代表例として、直流試験装置４０の
出力端子ＯＵＴに、ｐチャネルのＭＯＳ・ＦＥＴ２０Ｐ
とｎチャネルのＭＯＳ・ＦＥＴ２０Ｎとによって構成さ
れたＣＭＯＳ素子２０の端子Ｔを接続し、このＣＭＯＳ
素子２０について電流印加電圧測定試験及び電圧印加電
流測定試験を行なう場合を示すが、ＣＭＯＳ素子２０は
ＣＭＯＳ・ＩＣを構成する多数個のＣＭＯＳの１つであ
り、従って、実際にはＣＭＯＳ・ＩＣを構成する多数個
のＣＭＯＳ素子の端子のそれぞれに対して図６に示す構
成の直流試験装置４０が接続されることになる。

【００３９】上記構成の直流試験装置４０は、第４のス
イッチＳ４がオンである場合には、図４に示した第１の
実施形態の直流試験装置３０と全く同じ回路構成とな
る。よって、図５のフローチャートを参照して上記した
ように、被試験ＣＭＯＳ素子２０に対する電流印加電圧
測定試験を正確に実行できることは明らかであるのでこ
こではその説明を省略する。次に、上記構成の直流試験
装置４０の電圧印加電流測定試験について図７のフロー
チャートを参照して具体的に説明する。

【００４０】ＤＡ変換器３１の出力電圧をＶ１、第１の
演算増幅器３２の出力電圧をＶ２、第２の演算増幅器３
３の非反転入力端子の入力電圧をＶ３、出力端子ＯＵＴ
の電圧（ＣＭＯＳ素子２０の端子Ｔに発生する電圧）を
Ｖ４、ＡＤ変換器３４の入力電圧をＶ５とし、直流試験
装置３０が被試験ＣＭＯＳ素子２０の端子Ｔに所定の電
圧Ｖ２＝−（ｎ×Ｖ１）を印加したときに被試験ＣＭＯ
Ｓ素子２０の端子Ｔに流れる電流（測定すべき電流）を
ＩＭとすると、ＩＭ＝｛Ｖ５−（ｎ×Ｖ１）｝／Ｒ５で
表わされる。

【００４１】まず、ステップ６１において、第１、第２
及び第３のスイッチＳ１、Ｓ２及びＳ３をオフにし、Ｄ
Ａ変換器３１の出力電圧Ｖ１を０Ｖに設定する。この状
態では第１の演算増幅器３２の出力電圧Ｖ２は０Ｖとな
る。次に、ステップ６２に進み、第２のスイッチＳ２を
オンにする。被試験ＣＭＯＳ素子２０に電圧（電流）を
印加しないでこのＣＭＯＳ素子２０が不良であるか否か
をテストするステップを加える場合にはステップ６３に
進み、一方、この電圧（電流）を印加しない被試験ＣＭ
ＯＳ素子２０の不良テストを省略するときにはステップ
６５に進む。第２のスイッチＳ２をオンにした状態で
は、Ｖ５＝Ｖ３＝Ｖ４となる。

【００４２】ステップ６３においては、ＡＤ変換器３４
の入力電圧Ｖ５をデジタル変換してその電圧値を測定す
る。この状態ではＶ１＝０であり、かつ第１のスイッチ
Ｓ１がオフであるから、直流試験装置４０の出力端子Ｏ
ＵＴには電圧が印加されない。よって、被試験ＣＭＯＳ
素子２０の端子Ｔには電圧Ｖ２が印加されないから、こ
の被試験ＣＭＯＳ素子２０が不良でなければ（正常であ
れば）被試験ＣＭＯＳ素子２０の端子Ｔには微小電流が
流れる筈である。よって、この微小電流によって発生す
る規定の電圧を直流試験装置４０に取り込み、ＡＤ変換
器３４にて入力電圧Ｖ５をデジタル値に変換し、その電
圧値を測定する。

【００４３】次に、ステップ６４において測定された電
圧Ｖ５がＶＨ＜Ｖ５＜ＶＬであるか否かを判断し、ＶＨ
＜Ｖ５＜ＶＬである（ＹＥＳ）場合には不良品（例えば
端子Ｔがオープンしている）と判断できるので、テスト
を実施しない。これに対し、ＶＨ＜Ｖ５＜ＶＬでない
（ＮＯ）場合には、即ち、ＶＨ＞Ｖ５＞ＶＬである場合
にはＶ５は期待値内にあるので正常である（良品）と判
断できる。よって、ステップ６５に進む。ここで、ＶＨ
は図２及び図３に示す最大保証値特性曲線ＣＬ１及びＣ
Ｌ２の電圧値であり、ＶＬは図２及び図３に示す最小保
証値特性曲線ＣＬ３及びＣＬ４の電圧値である。なお、
上記ストレスを与えない不良のテスト（ステップ６３及
び６４）は実施しなくてもよい。

【００４４】ステップ６５においてはＶ２（＝−ｎ×Ｖ
１）を所定の電圧値にセットする。これはＤＡ変換器３
１に、その出力電圧Ｖ１がＶ１＝−Ｖ２／ｎになる所定
のデジタル値を入力することによって達成される。次
に、ステップ６６において第１のスイッチＳ１をオンに
する。この状態ではＶ４＝Ｖ２−（Ｒ５×ＩＭ）とな
り、この電圧が被試験ＣＭＯＳ素子２０の端子Ｔに印加
されるから、このＣＭＯＳ素子２０のｐチャネルＭＯＳ
・ＦＥＴ２０Ｐに関しては電流ＩＯＨが端子Ｔに流れ、
この電流ＩＯＨによって端子Ｔに電圧ＶＯＨ（Ｖ４）が
発生する。また、ｎチャネルのＭＯＳ・ＦＥＴ２０Ｎに
関しては電流ＩＯＬが共通電位点に流れ、この電流ＩＯ
Ｌによって端子Ｔに電圧ＶＯＬ（Ｖ４）が発生する。

【００４５】次に、ステップ６７に進み、ＡＤ変換器３
４の入力電圧Ｖ５をデジタル変換してその電圧値を測定
する。上述したように、電圧Ｖ２を印加したときに、被
試験ＣＭＯＳ素子２０に流れる電流ＩＭはＩＭ＝｛Ｖ５
−（ｎ×Ｖ１）｝／Ｒ５で表わせるから、電圧Ｖ５を測
定することによって電流ＩＭが測定できる。次に、ステ
ップ６８において、この測定結果（電流ＩＭの値）が図
２及び図３に示す最大保証値特性曲線ＣＬ１及びＣＬ２
の電流値ＩＨと、最小保証値特性曲線ＣＬ３及びＣＬ４
の電流値ＩＬとの間の範囲に入っているか否かを判断す
る。つまり、被試験ＣＭＯＳ素子２０のｐチャネルＭＯ
Ｓ・ＦＥＴ２０Ｐに関しては、測定された電流ＩＭが図
２に示す最大保証値特性曲線ＣＬ１の電流値ＩＨと最小
保証値特性曲線ＣＬ３の電流値ＩＬとの間の範囲に入っ
ているか否かを判断し、また、ｎチャネルＭＯＳ・ＦＥ
Ｔ２０Ｎに関しては、測定された電流ＩＭが図３に示す
最大保証値特性曲線ＣＬ２の電流値ＩＨと最小保証値特
性曲線ＣＬ４の電流値ＩＬとの間の範囲に入っているか
否かを判断する。

【００４６】ステップ６８において、ＡＤ変換器３４を
通じて測定された電流ＩＭが図２又は図３に示す最大保
証値特性曲線の電流値ＩＨと最小保証値特性曲線の電流
値ＩＬとの間の範囲に入っている（ＹＥＳ）場合には、
試験したＣＭＯＳ素子２０は良品であると判定され、最
大保証値特性曲線の電流値ＩＨと最小保証値特性曲線の
電流値ＩＬとの間の範囲に入っていない（ＮＯ）場合に
は試験したＣＭＯＳ素子２０は不良品と判定される。な
お、簡単にするために図７のフローチャートには示して
いないが、実際には被試験ＣＭＯＳ素子２０に印加する
電圧Ｖ２を、例えば順次に増大させて端子Ｔに流れる電
流ＩＭを測定し、ステップ６８において上述した判断を
繰り返す。全ての電圧Ｖ２についての被試験ＣＭＯＳ素
子２０の試験が終了し、測定した全ての電流ＩＭの値が
最大保証値特性曲線の電流値ＩＨと最小保証値特性曲線
の電流値ＩＬとの間の範囲に入っていると（被試験ＣＭ
ＯＳ素子２０の電流−電圧特性曲線が図２及び図３に示
す最大保証値特性曲線ＣＬ１及びＣＬ２と最小保証値特
性曲線ＣＬ３及びＣＬ４との間の範囲に入っている
と）、このＣＭＯＳ素子２０は良品と判定され、入って
いなければ不良品と判定される。従って、試験の途中に
おいて、測定した電流値が最大保証値特性曲線の電流値
ＩＨと最小保証値特性曲線の電流値ＩＬとの間の範囲に
入っていない場合には、その時点でこのＣＭＯＳ素子２
０を不良品と判定し、試験を中止してもよい。

【００４７】かくして、上記第２の実施形態によれば、
正及び負の電圧制御用基準電圧源や誤差の小さい電圧制
御回路を設ける必要なしに、かつ被試験ＣＭＯＳ素子２
０に何等のストレスを与えることなく、被試験ＣＭＯＳ
素子２０に対して電流印加電圧測定試験及び／又は電圧
印加電流測定試験を実施して、この試験したＣＭＯＳ素
子２０が不良であるか否かを正確に判断することができ
る。従って、直流試験装置を低コスト化することができ
る。その上、被試験ＣＭＯＳ素子に大きな電流を流すこ
とができる。

【００４８】上記各実施形態では、ＣＭＯＳ・ＩＣに対
して電流印加電圧測定試験及び電圧印加電流測定試験を
実施した場合について記載したが、この発明による直流
試験装置はＣＭＯＳ・ＩＣのみならず、他のＩＣや半導
体素子に対しても電流印加電圧測定試験及び／又は電圧
印加電流測定試験を実施することができ、同様の作用効
果が得られることは言うまでもない。また、電流印加用
基準電圧源としてＤＡ変換器を使用し、電圧測定器とし
てＡＤ変換器を使用したが、これは単なる例示に過ぎ
ず、他の素子や回路を電流印加用基準電圧源や電圧測定
器として使用してもよいことは勿論である。さらに、第
１及び第２の演算増幅器を含む回路構成も単なる例示に
過ぎない。

【００４９】さらに、上述した直流試験装置及び方法を
ＩＣを試験するＩＣ試験装置に適用すれば、ＩＣの機能
試験の１つである直流試験を低コストで、かつ正確に行
なうことができる。以上、この発明を図示した好ましい
実施形態について記載したが、この発明の精神及び範囲
から逸脱することなしに、上述した実施形態に関して種
々の変形、変更及び改良がなし得ることはこの分野の技
術者には明らかであろう。従って、この発明は例示の実
施形態に限定されるものではなく、添付の特許請求の範
囲によって定められるこの発明の範囲内に入る全てのそ
のような変形、変更及び改良をも包含するものである。

【００５０】

【発明の効果】以上の説明で明白なように、この発明に
よれば、正及び負の電圧制御用基準電圧源や誤差の小さ
い電圧制御回路を設ける必要がないので直流試験装置を
低コスト化することができる。また、被試験半導体素子
に何等のストレスも与えることなく、被試験半導体素子
に対して電流印加電圧測定試験及び／又は電圧印加電流
測定試験を実施することができ、しかも、この試験した
半導体素子が不良であるか否かを正確に判断することが
できる。その上、被試験半導体素子に大きな電流を流す
ことができるという利点がある。

【図面の簡単な説明】

【図１】従来の直流試験装置の概略の構成を示すブロッ
ク図である。

【図２】ＣＭＯＳ・ＩＣを構成するｐチャネルＭＯＳ・
ＦＥＴの電流−電圧特性曲線の内の最大保証値特性曲線
と最小保証値特性曲線を示す図である。

【図３】ＣＭＯＳ・ＩＣを構成するｎチャネルＭＯＳ・
ＦＥＴの電流−電圧特性曲線の内の最大保証値特性曲線
と最小保証値特性曲線を示す図である。

【図４】この発明による直流試験装置の第１の実施形態
を示すブロック図である。

【図５】図４に示した直流試験装置の動作を説明するた
めのフローチャートである。

【図６】この発明による直流試験装置の第２の実施形態
を示すブロック図である。

【図７】図６に示した直流試験装置の動作を説明するた
めのフローチャートである。

【符号の説明】

２０：被試験ＣＭＯＳ素子 ２０Ｐ：ｐチャネルＭＯＳ・ＦＥＴ ２０Ｎ：ｎチャネルＭＯＳ・ＦＥＴ ３０：直流試験装置 ３１：ＤＡ変換器 ３２：第１の演算増幅器 ３３：第２の演算増幅器 ３４：ＡＤ変換器 ４０：直流試験装置 Ｔ：被試験ＣＭＯＳ素子の端子

Claims (21)

【特許請求の範囲】
1. 【請求項１】 基準電圧を発生する基準電圧源と、 この基準電圧源から発生される基準電圧に基づいて被試
   験半導体素子に印加する電流に対応する電圧を出力する
   第１の増幅手段と、 この第１の増幅手段から出力される電圧を電流に変換す
   る電圧−電流変換手段と、 この電圧−電流変換手段の出力側と被試験半導体素子と
   の間に挿入された第１のスイッチング手段と、 被試験半導体素子に発生する電圧が入力される第２の増
   幅手段と、 この第２の増幅手段と上記被試験半導体デバイスとの間
   に挿入された第２のスイッチング手段と、 上記第２の増幅手段から出力される電圧を測定する電圧
   測定手段とを具備することを特徴とする直流試験装置。
2. 【請求項２】 上記基準電圧源はデジタル−アナログ変
   換器によって構成されており、上記電圧測定手段はアナ
   ログ−デジタル変換器によって構成されていることを特
   徴とする請求項１に記載の直流試験装置。
3. 【請求項３】 上記第１及び第２の増幅手段はそれぞれ
   演算増幅器であり、第１の演算増幅器には上記基準電圧
   源から発生される基準電圧と上記第２の増幅手段から出
   力される電圧が入力されることを特徴とする請求項１又
   は２に記載の直流試験装置。
4. 【請求項４】 上記第１のスイッチング手段は上記第２
   のスイッチング手段がオンにされた後でオンにされ、上
   記基準電圧源は、上記第１のスイッチング手段がオンに
   された後で所定の基準電圧を発生して上記第１の増幅手
   段に供給することを特徴とする請求項１乃至３のいずれ
   か１つに記載の直流試験装置。
5. 【請求項５】 被試験半導体素子に発生する電圧が入力
   される上記第２の増幅手段の入力側に、上記第２のスイ
   ッチング手段がオフのときにこの第２の増幅手段が飽和
   することを防止する保護抵抗が接続されていることを特
   徴とする請求項１又は２に記載の直流試験装置。
6. 【請求項６】 被試験半導体素子に発生する電圧が入力
   される上記第２の演算増幅器の入力端子に、上記第２の
   スイッチング手段がオフのときにこの第２の演算増幅器
   が飽和することを防止する保護抵抗が接続されているこ
   とを特徴とする請求項３に記載の直流試験装置。
7. 【請求項７】 基準電圧を発生する基準電圧源と、 この基準電圧源から発生される基準電圧に基づいて被試
   験半導体素子に印加する電圧を出力する第１の増幅手段
   と、 上記第１の増幅手段の出力側と被試験半導体素子との間
   に設けられた第１のスイッチング手段と、 被試験半導体素子に発生する電圧が入力される第２の増
   幅手段と、 この第２の増幅手段と上記被試験半導体デバイスとの間
   に設けられた第２のスイッチング手段と、 上記第２の増幅手段から出力される電圧を測定する電圧
   測定手段と、 上記第２の増幅手段の出力側と上記第１の増幅手段の入
   力側との間に挿入され、オンにされたときには当該直流
   試験装置を電流印加電圧測定試験モードに設定し、オフ
   にされたときには当該直流試験装置を電圧印加電流測定
   試験モードに設定する第３のスイッチング手段とを具備
   することを特徴とする直流試験装置。
8. 【請求項８】 上記基準電圧源はデジタル−アナログ変
   換器によって構成されており、上記電圧測定手段はアナ
   ログ−デジタル変換器によって構成されていることを特
   徴とする請求項７に記載の直流試験装置。
9. 【請求項９】 上記第１及び第２の増幅手段はそれぞれ
   演算増幅器であり、上記第３のスイッチング手段がオン
   のときには、第１の演算増幅器には上記基準電圧源から
   発生される基準電圧と上記第２の増幅手段から出力され
   る電圧が入力されることを特徴とする請求項７又は８に
   記載の直流試験装置。
10. 【請求項１０】 上記第３のスイッチング手段がオフに
    されて当該直流試験装置が電圧印加電流測定試験モード
    に設定されたときには、上記第１のスイッチング手段は
    上記第２のスイッチング手段がオンにされた後でオンに
    され、上記基準電圧源は、上記第１のスイッチング手段
    がオンにされる前に所定の基準電圧を発生して上記第１
    の増幅手段に供給することを特徴とする請求項７乃至９
    のいずれか１つに記載の直流試験装置。
11. 【請求項１１】 被試験半導体素子に発生する電圧が入
    力される上記第２の増幅手段の入力側に、上記第２のス
    イッチング手段がオフのときにこの第２の増幅手段が飽
    和することを防止する保護抵抗が接続されていることを
    特徴とする請求項７又は８に記載の直流試験装置。
12. 【請求項１２】 被試験半導体素子に発生する電圧が入
    力される上記第２の演算増幅器の入力端子に、上記第２
    のスイッチング手段がオフのときにこの第２の演算増幅
    器が飽和することを防止する保護抵抗が接続されている
    ことを特徴とする請求項９に記載の直流試験装置。
13. 【請求項１３】 基準電圧を発生する基準電圧源と、こ
    の基準電圧源から発生される基準電圧に基づいて被試験
    半導体素子に印加する電流に対応する電圧を出力する第
    １の増幅手段と、この第１の増幅手段から出力される電
    圧を電流に変換する電圧−電流変換手段と、この電圧−
    電流変換手段の出力側と被試験半導体素子との間に設け
    られた第１のスイッチング手段と、被試験半導体素子に
    発生する電圧が入力される第２の増幅手段と、この第２
    の増幅手段と上記被試験半導体デバイスとの間に設けら
    れた第２のスイッチング手段と、上記第２の増幅手段か
    ら出力される電圧を測定する電圧測定手段とを具備する
    直流試験装置を使用して被試験半導体素子の電流印加電
    圧測定試験を行なう方法であって、 （Ａ）上記第１及び第２のスイッチング手段をそれぞれ
    オフにし、上記基準電圧源から発生される基準電圧を０
    Ｖにセットする段階と、 （Ｂ）上記第２のスイッチング手段をオンにする段階
    と、 （Ｃ）上記第１のスイッチング手段をオンにする段階
    と、 （Ｄ）上記基準電圧源から発生される基準電圧を、被試
    験半導体素子に印加する電流に対応する電圧値にセット
    する段階と、 （Ｅ）上記第２の増幅手段から出力される電圧を上記電
    圧測定手段によって測定する段階と、 （Ｆ）測定された電圧が規定の電圧範囲内に入っている
    か否かを判断する段階とを含むことを特徴とする直流試
    験方法。
14. 【請求項１４】 上記第２のスイッチング手段をオンに
    する段階（Ｂ）と、上記第１のスイッチング手段をオン
    にする段階（Ｃ）との間に、上記第２の増幅手段から出
    力される電圧を上記電圧測定手段によって測定する段階
    と、測定された電圧が０Ｖ又はその近傍の値であるか否
    かを判断する段階とを含み、 測定された電圧が０Ｖ又はその近傍の値でないときにの
    み、上記第１のスイッチング手段をオンにする段階
    （Ｃ）に進むことを特徴とする請求項１３に記載の直流
    試験装置。
15. 【請求項１５】 上記基準電圧源から発生される基準電
    圧を、被試験半導体素子に印加する電流に対応する電圧
    値にセットする段階（Ｄ）と、上記第２の増幅手段から
    出力される電圧を上記電圧測定手段によって測定する段
    階（Ｅ）と、上記測定された電圧が規定の電圧範囲内に
    入っているか否かを判断する段階（Ｆ）とを、上記基準
    電圧を順次に増大又は減少させて複数回繰り返す段階
    と、 上記複数回の試験の結果得られる被試験半導体素子の電
    流−電圧特性曲線が最大保証値特性曲線と最小保証値特
    性曲線との間の範囲に入っているか否かを判断する段階
    とをさらに含むことを特徴とする請求項１３又は１４に
    記載の直流試験方法。
16. 【請求項１６】 基準電圧を発生する基準電圧源と、こ
    の基準電圧源から発生される基準電圧に基づいて被試験
    半導体素子に印加する電圧を出力する第１の増幅手段
    と、上記第１の増幅手段の出力側と被試験半導体素子と
    の間に設けられた第１のスイッチング手段と、被試験半
    導体素子に発生する電圧が入力される第２の増幅手段
    と、この第２の増幅手段と上記被試験半導体デバイスと
    の間に設けられた第２のスイッチング手段と、上記第２
    の増幅手段から出力される電圧を測定する電圧測定手段
    と、上記第２の増幅手段の出力側と上記第１の増幅手段
    の入力側との間に挿入され、オンにされたときには当該
    直流試験装置を電流印加電圧測定試験モードに設定し、
    オフにされたときには当該直流試験装置を電圧印加電流
    測定試験モードに設定する第３のスイッチング手段とを
    具備する直流試験装置を使用して被試験半導体素子の電
    流印加電圧測定試験を行なう方法であって、 （Ａ）上記第１及び第２のスイッチング手段をそれぞれ
    オフにし、上記第３のスイッチング手段をオンにし、上
    記基準電圧源から発生される基準電圧を０Ｖにセットす
    る段階と、 （Ｂ）上記第２のスイッチング手段をオンにする段階
    と、 （Ｃ）上記第１のスイッチング手段をオンにする段階
    と、 （Ｄ）上記基準電圧源から発生される基準電圧を、被試
    験半導体素子に印加する電流に対応する電圧値にセット
    する段階と、 （Ｅ）上記第２の増幅手段から出力される電圧を上記電
    圧測定手段によって測定する段階と、 （Ｆ）測定された電圧が規定の電圧範囲内に入っている
    か否かを判断する段階とを含むことを特徴とする直流試
    験方法。
17. 【請求項１７】 上記第２のスイッチング手段をオンに
    する段階（Ｂ）と、上記第１のスイッチング手段をオン
    にする段階（Ｃ）との間に、上記第２の増幅手段から出
    力される電圧を上記電圧測定手段によって測定する段階
    と、測定された電圧が０Ｖ又はその近傍の値であるか否
    かを判断する段階とを含み、 測定された電圧が０Ｖ又はその近傍の値でないときにの
    み、上記第１のスイッチング手段をオンにする段階
    （Ｃ）に進むことを特徴とする請求項１６に記載の直流
    試験方法。
18. 【請求項１８】 上記基準電圧源から発生される基準電
    圧を、被試験半導体素子に印加する電流に対応する電圧
    値にセットする段階（Ｄ）と、上記第２の増幅手段から
    出力される電圧を上記電圧測定手段によって測定する段
    階（Ｅ）と、上記測定された電圧が規定の電圧範囲内に
    入っているか否かを判断する段階（Ｆ）とを、上記基準
    電圧を順次に増大又は減少させて複数回繰り返す段階
    と、 上記複数回の試験の結果得られる被試験半導体素子の電
    流−電圧特性曲線が最大保証値特性曲線と最小保証値特
    性曲線との間の範囲に入っているか否かを判断する段階
    とをさらに含むことを特徴とする請求項１６又は１７に
    記載の直流試験方法。
19. 【請求項１９】 基準電圧を発生する基準電圧源と、こ
    の基準電圧源から発生される基準電圧に基づいて被試験
    半導体素子に印加する電圧を出力する第１の増幅手段
    と、上記第１の増幅手段の出力側と被試験半導体素子と
    の間に設けられた第１のスイッチング手段と、被試験半
    導体素子に発生する電圧が入力される第２の増幅手段
    と、この第２の増幅手段と上記被試験半導体デバイスと
    の間に設けられた第２のスイッチング手段と、上記第２
    の増幅手段から出力される電圧を測定する電圧測定手段
    と、上記第２の増幅手段の出力側と上記第１の増幅手段
    の入力側との間に挿入され、オンにされたときには当該
    直流試験装置を電流印加電圧測定試験モードに設定し、
    オフにされたときには当該直流試験装置を電圧印加電流
    測定試験モードに設定する第３のスイッチング手段とを
    具備する直流試験装置を使用して被試験半導体素子の電
    圧印加電流測定試験を行なう方法であって、 （Ａ）上記第１、第２及び第３のスイッチング手段をそ
    れぞれオフにし、上記基準電圧源から発生される基準電
    圧を０Ｖにセットする段階と、 （Ｂ）上記第２のスイッチング手段をオンにする段階
    と、 （Ｃ）上記基準電圧源から発生される基準電圧を、被試
    験半導体素子に印加する電圧に対応する電圧値にセット
    する段階と、 （Ｄ）上記第１のスイッチング手段をオンにする段階
    と、 （Ｅ）上記第２の増幅手段から出力される電圧を上記電
    圧測定手段によって測定する段階と、 （Ｆ）測定された電圧が規定の電流範囲内に入っている
    か否かを判断する段階とを含むことを特徴とする直流試
    験方法。
20. 【請求項２０】 上記第２のスイッチング手段をオンに
    する段階（Ｂ）と、上記基準電圧源から発生される基準
    電圧を、被試験半導体素子に印加する電圧に対応する電
    圧値にセットする段階（Ｃ）との間に、上記第２の増幅
    手段から出力される電圧を上記電圧測定手段によって測
    定する段階と、測定された電圧が規定の電圧範囲に入っ
    ているか否かを判断する段階とを含み、測定された電圧
    が規定の電圧範囲に入っていないときにのみ、上記基準
    電圧源から発生される基準電圧を、被試験半導体素子に
    印加する電圧に対応する電圧値にセットする段階（Ｃ）
    に進むことを特徴とする請求項１９に記載の直流試験方
    法。
21. 【請求項２１】 上記基準電圧源から発生される基準電
    圧を、被試験半導体素子に印加する電圧に対応する電圧
    値にセットする段階（Ｃ）と、上記第１のスイッチング
    手段をオンにする段階（Ｄ）と、上記第２の増幅手段か
    ら出力される電圧を上記電圧測定手段によって測定する
    段階（Ｅ）と、上記測定された電圧が規定の電流範囲内
    に入っているか否かを判断する段階（Ｆ）とを、上記基
    準電圧を順次に増大又は減少させて複数回繰り返す段階
    と、上記複数回の試験の結果得られる被試験半導体素子
    の電流−電圧特性曲線が最大保証値特性曲線と最小保証
    値特性曲線との間の範囲に入っているか否かを判断する
    段階とをさらに含むことを特徴とする請求項１９又は２
    ０に記載の直流試験方法。