JP4625453B2

JP4625453B2 - 精度を高めた測定回路

Info

Publication number: JP4625453B2
Application number: JP2006513400A
Authority: JP
Inventors: レイプ，デイヴィッド・ジー
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2003-04-29
Filing date: 2004-04-27
Publication date: 2011-02-02
Anticipated expiration: 2024-04-27
Also published as: US7064535B2; US20040217809A1; US20050231189A1; CN1697979A; DE602004002209D1; EP1618397B1; TWI333552B; WO2004097436A2; TW200506400A; JP2006525513A; US6914425B2; EP1618397A2; SG146469A1; MY136596A; WO2004097436A3; DE602004002209T2; CN100449322C

Description

本発明は、一般的には、自動検査機器に用いられる測定回路に関し、更に特定すれば、高精度のペデスタル源を用いた測定装置に関する。

自動検査システムの基本的な要件は、被検査デバイスからの電子信号を精度高く測定できることである。この目的のために、種々の回路構成(トポロジー)が考案されている。
図１は、高精度ペデスタル源１１２を用いた測定回路のハイレベルの例である。ペデスタル源は、通常プログラム可能であり、これを調節して、予測される測定回路の差動入力電圧ＨＩ−ＬＯにほぼ等しい高精度電圧Ｖ_PEDを生成する。加算回路１１４が、測定回路のロー（低）側（ＬＯ）をＶ_PEDに加算し、差動増幅器１１０が、測定回路のハイ（高）側（ＨＩ）と加算器１１４の出力（ＬＯ＋Ｖ_PED）との差を測定する。次いで、差動増幅器の出力は、アナログ−ディジタル変換器１１６によって、ディジタル信号に変換されるのが慣例である。

測定回路は、値Ｇ＊［（ＨＩ−ＬＯ）−Ｖ_ＰＥＤ］を読み取る。ここで、Ｇは差動増幅器１１０の利得である。この読み取り値は、実際の入力電圧ＨＩ−ＬＯと予測入力電圧Ｖ_ＰＥＤとの間の差即ち「残余」に対応する。この読み取り値は、Ｖ_ＰＥＤに対応する数値を読み取り値に加算する（そして利得を補正する）ことによって、入力電圧ＨＩ−ＬＯの測定値に変換することができる。したがって、例えば、測定回路が、Ｇ＝１００およびＶ_ＰＥＤ＝１のときに２．４ボルトを読み取るべき場合、これらの条件によって生ずる実際の入力電圧は、１ボルト＋２．４ボルト／１００＝１．０２４ボルトとなる。

測定回路は、Ｖ_PEDを正確に特徴付けることができ、しかも非常に安定にすることができるので、非常に正確に作ることができる。しかしながら、測定回路は、その性能に悪影響を及ぼし得る誤差を有することが認められている。例えば、差動増幅器１１０におけるオフセット電圧誤差は、測定回路における誤差を誘発する。残余は一般には小さな電圧であるので、差動増幅器１１０を高利得で動作させ、残余が容易に測定できる程に確実に大きくすることができるようにすることが望ましい。しかしながら、周知のように、差動増幅器のオフセット誤差は、利得が増大するに伴って、比例的に大きくなる。

ペデスタル源を用いた測定回路が、差動増幅器における誤差による悪影響を受けることなく、大きな残余信号を生成することができれば、望ましいであろう。
前述の背景を念頭に入れて、本発明の目的は、ペデスタル源を用いた測定回路の誤差を減少させることである。

前述の目的、ならびにその他の目的および利点を達成するために、測定回路は、フィードバック増幅器と、差動増幅器とを含み、各々、第１入力と、第２入力と、出力とを有する。フィードバック増幅器の第１入力は入力信号を受け取る。差動増幅器の第１入力は、ペデスタル源に結合されており、差動増幅器の第２入力は、フィードバック増幅器の出力に結合されている。減衰器が差動増幅器の第１および第２入力の間に結合されており、フィードバック信号を供給する。フィードバック信号は、フィードバック回路の第２入力に搬送される。

フィードバック増幅器の動作は、効果的に残差信号を昇圧し、したがって、差動増幅器が、大幅に少ない利得で動作可能とすることにより、回路全体の誤差を低減する。
本発明の更に別の目的、利点、および新規な特徴は、以下に続く説明および図面の検討から明白になるであろう。

図２は、本発明による測定回路の代表的実施形態を示す。図２の測定回路のある部分は、図１のそれらと同様である。例えば、ペデスタル源２１２は、ペデスタル源１１２と同様であり、加算器２１４は加算器１１４と同様であり、ＡＤＣ２１６はＡＤＣ１１６と同様である。加えて、図２の差動増幅器２１０は、かなり低い利得で動作することが好ましいことを除いて、図１の差動増幅器１１０と同様である。

また、図２の測定回路は、「残余」、即ち、入力電圧、ここではＨＩ−ＬＯとペデスタル電圧Ｖ_PEDとの差を示す信号を生成する。しかしながら、図２において生成される残余は、図１において生成される残余よりもかなり大きい。図１では、差動増幅器１１０は、残余を増幅するタスク全体を処理して、ＡＤＣ１１６が容易に測定できる、十分に大きな信号を供給する。しかしながら、図２では、差動増幅器１１０およびフィードバック回路がこのタスクを分担する。好ましくは、フィードバック回路が残余を増幅するための利得の殆どまたは全てを与え、差動増幅器は比較的少ない利得を与える。

フィードバック回路は、フィードバック増幅器２２０と、減衰器２２２とを含む。減衰器２２２は、フィードバック信号をフィードバック増幅器２２０に供給する。減衰器２２２の公称減衰度(nominal attenuation)は１／Ｇであり、フィードバック増幅器２２０にフィードバックされる電圧が、
［数１］
Ｖ_＋（Ｖ₊−Ｖ_）／Ｇ
となることを意味する。

ここで、Ｖ₊およびＶ_は、それぞれ、差動増幅器２１０の非反転入力および反転入力である。入力電圧のＨＩ側は、フィードバック増幅器２２０の入力に印加される。また、入力電圧のＬＯ側は、ペデスタル電圧に加算され、差動増幅器２１０の反転入力に印加される。フィードバック増幅器および減衰器の閉ループ動作によって、差動増幅器２１０の非反転（＋）入力は、以下の式に等しいレベルに強制される。
［数２］
ＨＩ＋（（ＨＩ−（ＬＯ＋Ｖ_PED））＊（Ｇ−１）
差動増幅器２１０の利得が１であると仮定すると、差動増幅器の出力は、次のようになる。
［数３］
Ｖ_DIFF＝Ｖ₊−Ｖ_＝ＨＩ＋（（ＨＩ−ＬＯ−Ｖ_PED））＊（Ｇ−１）−（ＬＯ＋Ｖ _PED）
＝Ｇ＊（（ＨＩ−ＬＯ）−Ｖ_PED）
＝Ｇ＊（残余）
この値は、正確に所望量であり、１のみの利得を有する差動増幅器によって得られる。この値を測定した後、実際の入力電圧ＨＩ−ＬＯを、Ｖ_PED＋Ｖ_DIFF／Ｇとして計算することができる。

他の全てのものは等しいので、図２の回路における誤差は、図１の回路におけるそれらよりも格段に小さい。差動増幅器Ｖ_DIFFの出力をＧで除算して入力電圧を計算するので、差動増幅器のオフセット電圧の回路全体の性能に対する影響は無視することができる。フィードバック増幅器２２０は、多少のオフセット誤差を付加するが、フィードバック増幅器に低オフセットの演算増幅器を選択することによって、またはフィードバック増幅器のオフセットを０の近くまで削減することによって、無視できるようにすることができる。

このように、図２の測定回路は、オフセット誤差源を、差動増幅器２１０からフィードバック増幅器２２０に事実上移転させる。これは、当初は大幅な改良とは思えないかもしれない。しかしながら、多くの低オフセット演算増幅器が市販されている一方で、殆どの差動増幅器は比較的大きなオフセット誤差を有する。したがって、図２の測定回路は、容易に入手可能な市販の構成部品を用いて、精度の向上を図ることができる。

また、図２の測定回路は、図１の構成よりも共通（同相）モード誤差が少ないことも発見した。差動増幅器の共通モード誤差は、利得と共に改善する傾向があるが、図２の回路における程は改善しない。例えば、利得１０００で動作する従来の差動増幅器の共通モード除去比率（ＲＭＲＲ：common mode rejection ratio）は、同じ利得で動作する図２の測定回路のＣＭＲＲよりも約３５ｄＢ低い。

図３は、図２の測定回路の更に詳細な実施形態を示す。この実施形態例では、フィードバック増幅器は、３つの異なる段、即ち、入力段３２２と、反転（インバータ）段３２４と、積分段３２６とを含むことがわかる。これら３つの段の各々は、好ましくは、別個の演算増幅器（オペアンプ）を用いて実施する。入力段３２２に用いられるオペアンプは、低いオフセット電圧と、高い固有共通モード除去比率を有することが好ましい。積分段３２６に用いられるオペアンプは、入力抵抗３４４、入力コンデンサ３４６、およびフィードバック・コンデンサ３４８を有し、これらが全体として主にフィードバック増幅器の開ループ利得および周波数応答に寄与する。反転段３２４は、適正なフィードバック極性を確立し開ループ利得を更に高めるために望まれる反転を達成するための入力抵抗３４０およびフィードバック抵抗３４２を有する。

図３の減衰器は、１対の抵抗３２８および３３０で実施することが好ましい。これらの抵抗の比が、フィードバック増幅器の利得（前述の式の「Ｇ」）を設定し、抵抗３２８の抵抗３３０に対する比率はＧ−１に等しい。

積分段３２６は、測定回路の精度を高める。周知のように、積分器はＤＣにおいて非常に高い利得を有する。したがって、入力段３２２の出力は、フィードバック増幅器全体としてのいずれの所望の出力電圧を確立するためにも、少量だけ動けばよい。これが重要なのは、入力段３２２が有限の開ループ利得を有するからである。即ち、その非反転入力と反転入力との間における電圧変化を受けることによってのみ、その出力電圧を変化させることができるからである。閉ループ動作の間、出力電圧が変化すると、回路には事実上出力に依存するオフセット誤差が生じ、これが測定結果に反映される。積分段３２６は、入力段３２２の出力の動きを確実に微量に止めることによって、この誤差を事実上排除する。

図４は、図２および図３の測定回路を用いることができる、典型的な検査環境を示す。この検査環境は、検査プログラム（図示せず）を実行する検査コンピュータ４１０を有する自動テスト（検査）システム４００を含む。検査コンピュータは、刺激回路４１４および測定回路４１６のような計器を制御し、被検査デバイス、即ち、「ＤＵＴ」４１２を動作させる。測定回路は、ここに開示し図２および図３に示す測定回路を含む。検査プログラムの制御の下で、刺激回路４１４は所定の刺激をＤＵＴ４１２に印加し、測定回路４１６はＤＵＴ４１２からの応答として、電圧および／または電流を測定する。検査プログラムは、測定電圧および／または電流を、予測値と比較する。読み取り値が予測値の許容範囲内にある場合、検査プログラムは合格とする。それ以外の場合、検査プログラムは不合格とする。

図４の検査環境は、集積回路のような電子回路を製作する製造環境には有用である。製造コストを節約するために、封入する前のような、製造プロセスにおける初期にデバイスを検査する。検査プログラムに合格したデバイスは、後続の製造工程に進み、一方不合格となったデバイスは破棄してもよい。このレベルにおいて検査を行うと、製造業者が、破棄することになる欠陥デバイスに対して、費用のかかる製作工程を実行しないで済む。加えて、検査プログラムは、デバイスの性能に応じて、これらを格付けするために用いることもできる。より高い規格を満たすデバイスは、別にしておき、これらよりも低い規格で動作するデバイスよりも高い価格で販売することもできる。
代替案
以上、一実施形態について説明したが、多数の代替実施形態または変形も可能である。図２および図３に示した測定回路は、ＨＩ入力およびＬＯ入力双方を有する差動入力電圧を受け取るように構成されている。代わりに、ＬＯ入力を接地し、入力信号を事実上シングル・エンドにすることもできる。この場合、加算器２１４／３１４を省略することができ、ペデスタル源を直接差動増幅器２１０／３１０に結合することができる。

名目上、入力信号のＨＩ側はＬＯ側よりも正側にあるが、測定回路の設計においては必ずしもそうでなくてもよい。ＬＯ側がＨＩ側よりも正側の電圧を搬送することも、その逆も可能である。

図２および図３に示した測定回路は入力信号を電圧（差動またはシングル・エンド）として受け取るが、この回路は、必ずしも被検査デバイスからの電圧のみを測定するだけでなくてもよい。検査回路は、例えば、ＨＩおよびＬＯ間に分路抵抗を接続し、分路間を流れる電流によって誘起される電圧を測定することによって、電流を測定するために用いることもできる。

以上、好適な実施形態を参照しながら、本発明を特定的に示し説明したが、本発明の精神およびその範囲から逸脱することなく、その形態および詳細において種々の変更が可能であることは、当業者には理解されれであろう。

図１は、従来技術によるペデスタル源を用いた測定回路のブロック図である。図２は、本発明によるペデスタル源を用いた改良測定回路のブロック図である。図３は、図２の測定回路の簡略構成である。図４は、本発明による測定回路を含むテスタの上位ブロック図である。

Claims

測定回路であって、
第１入力と第２入力とを有する差動増幅器と、
前記差動増幅器の第１入力に結合され、ペデスタル信号を発生するペデスタル源と、
測定すべき入力信号を受け取る第１入力と、フィードバック信号を受け取る第２入力と、前記差動増幅器の第２入力に結合された出力とを有するフィードバック増幅器と、
前記差動増幅器の第１および第２入力間に結合され、前記フィードバック増幅器にフィードバック信号を供給する減衰器と、
を備えた測定回路。
請求項１記載の測定回路において、前記フィードバック増幅器の第１入力における入力信号は、差動入力信号のＨＩ側であり、前記測定回路は、更に、
前記ペデスタル源に直列に結合され、前記差動入力信号のＬＯ側を前記ペデスタル信号に加算する加算回路を備えている、
測定回路。
請求項１記載の測定回路において、前記減衰器は、
前記フィードバック増幅器の出力に結合された第１ノードと、前記フィードバック増幅器の第２入力に結合された第２ノードとを有する第１インピーダンスと、
前記フィードバック増幅器の第２入力に結合された第１ノードと、前記差動増幅器の第１入力に結合された第２入力とを有する第２インピーダンスと、
を備えている測定回路。
請求項３記載の測定回路において、前記第１および第２インピーダンスは、各々ある抵抗値を有する抵抗であり、前記第１インピーダンスの抵抗値は、前記第２インピーダンスの抵抗値の（Ｇ−１）倍で、Ｇは前記差動増幅器の利得である、測定回路。
請求項１記載の測定回路において、前記ペデスタル源はディジタル−アナログ変換器を備えている、測定回路。
請求項５記載の測定回路において、前記ペデスタル源は前記測定回路の予測入力電圧に等しい値にプログラム可能である、測定回路。
請求項１記載の測定回路において、前記フィードバック増幅器は、前記フィードバック回路の所望の動特性を確立するための補償増幅器を備えている、測定回路。
請求項７記載の測定回路において、前記補償増幅器は積分器を備えている、測定回路。
請求項１記載の測定回路において、前記フィードバック増幅器は、
前記測定すべき入力信号と前記フィードバック信号とを受け取る入力段と、
前記入力段の出力に結合された入力と、前記差動増幅器の第２入力に結合された出力とを有し、ＤＣにおいて高い利得を与える積分段と、
を備えている測定回路。
請求項９記載の測定回路において、前記フィードバック増幅器は、更に、前記入力段の出力と反転段の入力との間に直列に結合されている反転段を備えている、測定回路。
請求項１０記載の測定回路において、前記入力段、反転段、および積分段の各々は、少なくとも１つのオペアンプを備えている、測定回路。
電子デバイスを検査する自動検査システムであって、
検査プログラムを実行するコンピュータと、
前記コンピュータの制御下で動作可能な複数の刺激回路と、
前記コンピュータの制御下で動作可能な複数の測定回路であって、各測定回路が、
第１入力と第２入力とを有する差動増幅器と、
前記差動増幅器の第１入力に結合され、ペデスタル信号を発生するペデスタル源と、
測定すべき入力信号を受け取る第１入力と、フィードバック信号を受け取る第２入力と、前記差動増幅器の第２入力に結合された出力とを有するフィードバック増幅器と、
前記差動増幅器の第１および第２入力にそれぞれ結合された第１および第２ノードと、前記フィードバック増幅器に前記フィードバック信号を供給する第３ノードとを有する減衰器と、
を含む自動検査システム。
請求項１２記載の自動検査システムにおいて、前記フィードバック増幅器の第１入力における入力信号は、差動入力信号のＨＩ側であり、前記測定回路は、更に、
前記ペデスタル源と直列に結合され、前記差動入力信号のＬＯ側を前記ペデスタル信号に加算する加算回路を備えている、
自動検査システム。
請求項１２記載の自動検査システムにおいて、前記減衰器は、
前記フィードバック増幅器の出力に結合された第１ノードと、前記フィードバック増幅器の第２入力に結合された第２ノードとを有する第１インピーダンスと、
前記フィードバック増幅器の第２入力に結合された第１ノードと、前記差動増幅器の第１入力に結合された第２入力とを有する第２インピーダンスと、
を備えている自動検査システム。
請求項１４記載の自動検査システムにおいて、前記第１および第２インピーダンスは、各々ある抵抗値を有する抵抗であり、前記第１インピーダンスの抵抗値は、前記第２インピーダンスの抵抗値の（Ｇ−１）倍で、Ｇは前記差動増幅器の利得である、自動検査システム。
電子回路の製造方法であって、
前記電子回路上において、複数の製造工程を実行するステップと、
前記電子回路を検査して、前記複数の製造工程を検証するステップと、
から成り、
前記検査するステップは、刺激を前記電子回路に印加し、前記電子回路からの応答を測定するステップを含み、
前記応答を測定するステップは、測定回路を用い、該測定回路が、
第１入力と第２入力とを有する差動増幅器と、
前記差動増幅器の第１入力に結合され、ペデスタル信号を発生するペデスタル源と、
入力信号を受け取る第１入力と、フィードバック信号を受け取る第２入力と、前記差動増幅器の第２入力に結合された出力とを有するフィードバック増幅器と、
前記差動増幅器の第１および第２入力間に結合され、前記フィードバック増幅器にフィードバック信号を供給する減衰器と、
を含む、方法。
請求項１６記載の方法において、応答を測定する前記ステップは前記測定回路からの値を読み取るステップを含む、方法。
請求項１７記載の方法であって、更に、前記読み取った値を検査限度値と比較し、前記電子回路がその検査に合格したかまたは不合格かを判定するステップを含む、方法。
請求項１６記載の方法において、前記フィードバック増幅器の第１入力における入力信号は、差動入力信号のＨＩ側であり、前記測定回路は、更に、
前記ペデスタル源と直列に結合され、前記差動入力信号のＬＯ側を前記ペデスタル信号に加算する加算回路を備えている、方法。
請求項１６記載の方法において、前記減衰器は、
前記フィードバック増幅器の出力に結合された第１ノードと、前記フィードバック増幅器の第２入力に結合された第２ノードとを有する第１インピーダンスと、
前記フィードバック増幅器の第２入力に結合された第１ノードと、前記差動増幅器の第１入力に結合された第２入力とを有する第２インピーダンスと、
を備えている、方法。
請求項２０記載の方法において、前記第１および第２インピーダンスは、各々ある抵抗値を有する抵抗であり、前記第１インピーダンスの抵抗値は、前記第２インピーダンスの抵抗値の（Ｇ−１）倍で、Ｇは前記差動増幅器の利得である、方法。