JPS61170137A - アナログ・デイジタル変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明はアナログデータをディジタル変換器に変換する
アナログ・ディジタル変換装置に関する。

「従来の技術」 アナログ・ディジタル変換装置は、各種のアナログデー
タをディジタルコンピュータ等で処理したり解析する場
合に広く使用されている。放射線量の測定を行う場合も
同様で、例えば放射線スペクトロメータにおいては、放
射線量測定データをディジタル変換してこれを統計的に
解析処理することが行われている。

アナログ・ディジタル変換装置を、はぼ均等な幅の所定
数のチャネルを設けた物差しに例えるとこの装置はちょ
うど、被測定アナログ信号の長さをこの物差しで測り、
これがチャネル何個分の長さに相当するかを求めてその
チャネル数を出力するというような動作をする。

′第７図に長さ■、の被測定アナログ信号１を、チャネ
ル２の幅が！の物差し３で測定するところを示した。図
の■のように、物差し３の右端と被測定信号１の右端の
位置をそろえて、被測定アナログ信号１の左端をみると
、これは、物差し３の”　ｎ　−４”番のチャネルに位
置している。測定値は長さで示すとＩ　Ｘ　”　ｎ　−
３”であって、アナログ・ディジタル変換装置からは’
　ｎ−４”に相当するディジタル信号が出力される。”
　ｎ　−４”番のチャネルも幅βのチャネルであって、
この幅βは物差し３の最小単位であるから最大βの測定
誤差が生じ得る。従ってチャネル幅が狭くチャネル数の
多い物差しほど測定精度が高くなる。

チャネルの幅βにも、ばらつきが生じ得る。すべてのチ
ャネルの幅が全長にわたって等しくないと得られるデー
タの忠実性が不十分となる。このチャネルの幅の均一性
の度合を微分非直線性と呼んでいる。

この微分非直線性を向上させるための方法として、キャ
パシタの充放電現象を利用してアナログ・ディジタル変
換を行うウィルキンソン法が良く知られている。これは
、特に高精度のアナログ・ディジタル変換を要する装置
に広く使用されている。一方、このウィルキンソン法に
比べれば微分非直線性は良くないが変換速度が速く積分
直線性の良い逐次近似式アナログ・ディジタル変換器も
良く知られている。この逐次近似式アナログ・ディジタ
ル変換器の微分非直線性向上のために、ガラティ゛’Ｇ
ＡＴＴＩ”のイコライズ法という手法が開発されている
。

第７図を用いてそのイコライズ法を説明する。

先に説明したように、長さＬの被測定アナログ入力信号
Ｉをほぼ均等な幅βを有するｎ個のチャネル２を設けた
物差し３で測定する。ステップ■では被測定アナログ入
力信号１の右端４と物差し３の右端５を一致させて、測
定値”　ｎ　−４”を得た。次のステップ■では、物差
し３の右端５を被測定アナログ入力信号１の右端４より
右方へ第“′０″番のチャネルの幅ｐだけシフトさせて
被測定アナログ入力信号１の長さを測定する。ステップ
■での測定値は”　ｎ　−３”であるが、物差し３ヲ右
へ１チャネル分シフトさせたことを考慮して上記測定値
から”　ｌ　”を差し引き’　ｎ　−４”を得る。ステ
ップ■で更に第”　１　”番のチャネルの幅ｐだけ物差
し３をシフトさせて同様の測定を行うと、今度は“ｎ−
１”となる。これからシフト分°　　を差し引いて測定
値”　ｎ−３”を得るが、この値はステップ■、■の測
定値と相違している。これはこの物差し３のチャネルの
幅ｐの不均一性から生じたものである。そこで、物差し
を右方へ更に１チヤネ・ル分ずつシフ１トさせながらス
テップ■、ステップ■と適当な回数だけ同様の作業をく
り返して、１辱られたデータの平均値をとるようにすれ
ば、こういったチャネルの幅の不均一性からくる測定値
の誤差が解消される。

「発明が解決しようとする問題点」 ここで、例えば４０９６個のチャネルを有するアナログ
・ディジタル変換器を用いて被測定アナログ入力信号を
測定する場合を考える。放射線量測定等のように十分な
微分非直線性を要求されるとき、第７図で説明したよう
な手法を用いて、６４ステップ程度の測定を行いこれを
平均する均一化処理を行うことが好ましい。

ところが、第７図に示すように、物差しをシフトさせな
がら測定を行うと、最大シフト量りを物差しの長さから
差し引いた長さ以上の被測定アナログ入力信号の測定を
することができない。すなわち、６４ステツプの均一化
処理を行うには４０９６個のチャネルのうち測定に有効
なチャネルは４０３２個となり、残りの６４チヤネルは
無効なものとなる。これは、実質的にこのアナログ・デ
ィジタル変換器の分解能が低下したのに等しい。

この均一化処理のステップ数を更に増加させようとすれ
ばまずまず有効チャネル数は減少する。

反面、近年、測定器等の精度はまずまず向上し、より高
精度のより多チャネルのアナログ・ディジタル変換装置
が要求されている。特に、放射線スペクトル測定等の分
野では、高精度で測定されたデータを分解能の高いアナ
ログ・ディジタル変換器を用いて十分な均一化処理を施
してコンピュータで解析することが必要である。

アナログ・ディジタル変換器のチャネル数を十分多いも
のとすればこの点は解決するが、アナログ・ディジタル
変換器はチャネル数の増大に伴って著しくその価格も上
がり、経済性の面で好ましくない。

本発明は以」二の点に着目してなされたもので、通常の
アナログ・ディジタル変換器の最大変換値を越えた入力
信号を変換処理しかつ均一化処理することのできるアナ
ログ・ディジタル変換装置を提供するものである。

「問題点を解決するための手段−ｊ 本発明のアナログ・ディジタル変換装置は、被測定アナ
ログ入力信号とアナログペデスタル信号とを演算して出
力するアナログ演算器と、このアナログ演算器の出力信
号をディジタル変換して出力するアナログ・ディジタル
変換器と、このアナログ・ディジタル変換器の出力信号
とディジタルペデスクル信号とを加減算して被測定ディ
ジタル出力信号を得るディジタル加減算器と、上記ディ
ジタルペデスクル信号を２種以上順次発生させるイコラ
イザと、」１記ディジタルペデスタル信号をアナログ変
換して上記アナログペデスタル信号を出力するディジタ
ル・アナログ変換器とを有し、上記被測定アナログ入力
信号が基準レベルを越えたときアナログ演算器において
被測定アナログ入力信号から上記基準レベルに対応する
アナログ演算器を減算し、かつディジタル加減算器にお
いてアナログ・ディジタル変換器の出力信号に上記基準
レベルに対応するディジタルデータを加算することを特
徴とするものである。

このように、本発明の装置は、被測定アナログ入力信号
がアナログ・ディジタル変換器でそのまま変換できる値
を越えるとき、あらかじめこの入力信号から基準レベル
に相当する値の信号を減算して、変換後に再び加算する
ようにする。そして、これに加えてペデスタル信号を用
いた均一化処理を行うので、微分非直線性の良い変換出
力が得られる。

ここで、上記基準レベルを適時増減させると、この基準
レベルの近傍での出力データの均一性をより高めること
ができる。

「実施例」 第１図は本発明のアナログ・ディジタル変換装置の実施
例を示すブロック図である。

このアナログ・ディジタル変換装置は、入力端子１１か
ら入力する被測定アナログ入力信号１２を処理するアナ
ログ演算器１３（ＣＡＬ）と、アナログ・ディジタル変
換器１４　（Ａ／Ｄ）と、ディジタル加減算器］　５　
（ＣＡＬ）と、これに所定の信号を送るオーバーフロー
検出回路１６（Ｒ）と、イコライザ１７（ＥＱ）と、ク
ロック発生器１８（Ｏ３Ｃ）と、ディジタル・アナログ
変換器１９（Ｄ／Δ）とから構成されている。

アナログ演算器１３はオペアンプ等から構成され、２種
の入力端子を加算したり、一方の入力端子から他方の入
力端子を減算してアナログ電圧を出力する回路から構成
される。

例えば、このアナログ演算器１３として、第１図のよう
に、オペアンプ１３．を使用する場合、被測定アナログ
入力信号１２の電圧に一定のバイアス電圧を加えてこれ
をオペアンプに人力し、その出力電圧が被測定アナログ
入力信号１２と等しくなるようオペアンプ１３．　の出
力を調整しておく。そして、このバイアス電圧に所定の
電圧を加算すれば加算モードとして動作し、バイアス電
圧から所定の電圧を減算すれば減算モードとなるように
する。このバイアス電圧は、ディジタル・アナログ変換
器１９の入力側に、このバイアス電圧會　　　　　　　
　　１０ と等価のディジタルオフセット信号１９１　を加えるこ
とによって実現する。従ってこの実施例では実質的な加
算減算処理はこのディジタル・アナログ変換器１９の人
力部で行われているといえる。

図中、オペアンプ１３１　に設けられた抵抗器１３２．
１３３．１３．は非反転型演算回路を構成しディジタル
・アナログ変換器に設けられた抵抗器１９゜はその利得
調整用のものである。抵抗器１９３　はディジタル・ア
ナログ変換器のオフセット調整用のものである。

なお、以後、本発明の説明においては、このような、ア
ナログ演算器１３へ信号が人力する直前に実質的な加減
算処理が行われた場合も、アナログ演算器１３の加算あ
るいは減算処理として扱う。

すなわち、アナログ演算器１３へ人力する被測定アナロ
グ入力信号に所定の信号が加算された出力信号２４が得
られたときは加算モードと、また被測定アナログ入力信
号から所定の信号が減算された出力信号２４が得られた
ときは減算モードと呼ぶことにする。

ディジタル加減算器１５は、１個あるいは２個以上のデ
ィジタル集積回路等から構成され、複数のディジタル人
力データを加算したり、一方のディジタル人力データか
ら他方のディジタル入力データを減算してディジタルで
出力する回路である。

オーバーフロー検出回路１６は、アナログ・ディジタル
変換器１４の出力信号２５を監視してその入力信号がオ
ーバーフローした旨のオーバーフロー信号２７を発する
アンド回路等から構成された回路である。

アナログ・ディジタル変換器１４は、被測定アナログ入
力信号１２を例えば１２ビツトのディジタル信号に変換
して出力する回路で、ディジタル・アナログ変換器１９
は反対に例えば１６ビツトのディジタル信号をアナログ
信号に変換して出力する回路である。

この回路は、先に説明したように、アナログ演算器を加
算モードで動作させる場合には、そのディジタル人力部
において、ディジタルオフセット信号とディジタルペデ
スタル信号とを加算してこれと等価のアナログ信号を出
力する。一方、減算モードで動作させる場合、ディジタ
ルオフセット信号からディジタルペデスタル信号を差し
引いたディジタル信号と等価のアナログ信号を出力する
。

このような処理は周知のディジタル信号加減算処理によ
り実施できる。以下、説明の都合上、アナログペデスタ
ル信号とは、このディジタルオフセット信号と等価なバ
イアス電圧は含まれないもの、すなわち、ディジタルペ
デスタル信号と等価なも□のをいうことにする。

イコライザ１７は、クロック発生器１８から入力するク
ロック信号２１をカウントして例えば“０″から“６３
″までのカウント値を内容とするディジタルペデスタル
信号２２を出力するカウンタを含む回路である。

以上の構成の本発明のアナログ・ディジタル変換装置は
次のように動作する。

まず被測定アナログ入力信号１２が端子１１からアナロ
グ演算器１３に人力すると、アナログ演算器１３はアナ
ログペデスタル信号２３をこの被１３　　　　　　　　
　書 測定アナログ入力信、号１２から差し引いて出力信号２
４を出力する。アナログペデスタル信号２３は、ディジ
タルペデスタル信号２２をディジタル・アナログ変換器
１９でアナログ変換したデータである。アナログ演算器
の出力信号２４はアナログ・ディジタル変換器１４でデ
ィジタル出力信号２５に変換される。アナログ・ディジ
タル変換器１４の出力信号２５がディジタル加減算器１
５に入力すると、この出力信号２５にディジタルペデス
タル信号２２を加算されて被測定ディジタル出力信号２
６が出力される。

第１図の回路のオーバーフロー検出回路１６を中心とし
た要部の詳細な実施例を、第２図を用いて示しその動作
を更に詳細に説明する。第２図において、第１図と同一
部分は同一符号を用いて示し、その説明を省略する。

第２図の回路では、オバーフロー検出回路１６は、アナ
ログ・ディジタル変換器１４の出力信号２５を受は入れ
るアンド回路１６．とその出力を所定時間ラッチするラ
ッチ回路１６□とから構成されている。また、ディジタ
ル加減算回路１５は、アナログ・ディジタル変換器１４
の出力信号２５とイコライザ１７の出力するディジタル
ペデスタル信号２２とを受は入れて加算しディジタル出
力信号１５１　を出力する加算器１５２　（△ＤＤ）と
、この出力信号１５１　とオバーフロー検出回路１６の
オバーフロー信号２７を受は入れて最終的に被測定ディ
ジタル信号２６を出力するフリップフロップ１５３　　
（Ｆ／Ｆ）とから構成されている。

アンド回路１６．は、その入力信号がすべて”　１　”
のときのみ１″を出力し、ランチ回路１６２はこれを一
定時間ラッチする。このラッチ回路１６２の出力は、先
に説明したようにディジタル・アナログ変換器１９のデ
ィジタル入力ラインの１本に接続され、かつレジスタ回
路１５３のディジタル人力ラインの１本に接続されてい
る。

第３図はその動作中の各部の信号を図解したものである
。以下第１図と第２図を参照しながら本発明の装置の動
作を説明する。

この図において、各フレームはアナログ信号あるいはデ
ィジタル信号の大きさを表わしており、ステップＳ１　
からステップＳ６４までの６４回の均一化処理中の各ス
テップでのアナログペデスタル信号２３を（１）に、ア
ナログ演算器１３の出力信号２４を（２）に、そして最
後に得られる被測定ディジタル出力信号２６を（３）に
示した。また、同一ステップでの信号は縦方向に対応す
るよう配列した。

ここで、ディジタル信号の１″に対応するアナログ電圧
を１ミリボルトと仮定すると、イコライザ１７が、ディ
ジタルペデスタル信号２２を”　Ｏ”、”　１　”、”
　２　”・・・・・・”　６３　’″と順に出力すると
、ディジタル・アナログ変換器１９から出力されるアナ
ログペデスタル信号２３は図の（１）のようにＯミリボ
ルトから６３ミリボルトまで順次変化する。なお、アナ
ログ・ディジタル変換器の最大変換値を４０９６　ミＩ
Ｊボルトとする。

まず、被測定アナログ入力信号１２が１００ミリボルト
であったとすると、ステップＳ、でアナログ演算器１３
はこの１００ミリボルトにアナ口グペデスクル信号２３
の０ミリボルトを加算した１　００　ミＩＪボルトの信
号２４を出力する。この信号はアナログ・ディジタル変
換器１４でディジタル値”　１００　”に変換される。

ディジモ圧加派算器１５の加算器１５２は、この出力信
号２５にディジタルペデスタル信号２２の値”　ｏ　”
を加算して出力信号１５１を出力する。これを受は入れ
たレジスタ回路１５３　は、その信号をそのまま被測定
ディジタル出力信号２６として出力する。この値は’　
１００　”であって、被測定アナログ入力信号１２のデ
ィジタル変換値に相当することは言うまでもない。

次にステップＳ２　では、ディジタルペデスタル信号２
２が１″となる。被測定アナログ入力信号１２はディジ
タル変換前に１ミリボルト減算され９９ミリボルトどな
り、ディジタル変換後に”　ｉ　”が加算されて’　１
００　”として出力される。

同様にして、ステップＳ３　から３６３まで、ディジタ
ル変換前に減算されたアナログペデスタル信号２３に相
当するディジタルペデスタル信号２２がディジタル変換
後に加算されるので、被測定ディジタル出力信号２６は
常に’　１００　”となる。

このように、６４回被測定ディジタル出出力骨２６を出
力して一連の均一化処理が完了する。被測定アナログ入
力信号１２は、この一連の動作が行われる開端子１１に
印加され続けている。本図の説明では、アナログ・ディ
ジタル変換器１４の出力にばらつきが生じていないが、
実際にはそのチャネルの幅のばらつきによってディジタ
ル変換出力が増減する。従って、得られた６４個の被測
定ディジタル出力信号の平均値をとって、これを統計分
析等に使用する。

被測定アナログ入力信号１２がアナログ・ディジタル変
換器１４の最大変換値４０９６−：　ＩＪボルト以下で
あれば以上の動作により均一化処理がなされる。

次に、被測定アナログ入力信号１２が、アナログ・ディ
ジタル変換器１４の最大変換値４０９６ミリボルトを越
えた値例えば５００６　ミＩＪボルトとなった場合を第
４図を用いて説明する。第４図においで、（１）は各ス
テップでのアナログペデスタル信号２３、（２）はアナ
ログ・ディジタル変換器１４の出力信号２５、（３）は
アナログペデスタル信号２３、（４）はディジタル加算
器１５２の出力信号１５’、、（４）は出力された被測
定ディジタル信号２６を示している。

まず、ステップＳ１　でアナログ演算器１３を通過した
被測定アナログ入力信号１２がそのままアナログ・ディ
ジタル変換器１４に入力すると、アナログ・ディジタル
変換器１４の出力信号２５は最大値”　４０９６　”と
なる。従ってアナログ・ディジタル変換器１４の出力端
子は各ビットともずべて１″の信号となり、アンド回路
１６．の出力信号は”　１　”となる。ラッチ回路１６
２にはこの１″　がラッチされて、オーバーフロー信号
２７が１″となって出力される。

このオーバーフロー信号２７は、ディジタル・アナログ
変換器１９の入力側の１３番目のビットに入力される。

すなわち、ディジタルペデスタル信号２２は（１）のよ
うに”　ｏ　”から’　６３　”までの６ビツトのディ
ジタルデータであって、ディジタル・アナログ変換器１
９のこれより上位のビットはすべて′Ｏ″である。その
１３番目のビットに”　１　”が人力されると、ディジ
タル・アナログ変換器１９の出力信号すなわちアナログ
ペデスタル信□号２３の値は、ディジタルペデスタル信
号２２に’　４０９７　”を加算した値に相当するアナ
ログ値となる。ステップＳ１　ではディジタルペデスタ
ル信号２２は′０″′だから、アナログペデスタル信号
２３は（２）のように４０９７ミ’Ｊボルトとなる。

この値を被測定アナログ入力信号１２から差し引いた１
０９ミリボルトが再びアナログ・ディジタル変換器１４
に人力する。これがステップＳｌ′である。ステップＳ
１　のときは、オーバーフロー検出回路１６の出力信号
等によってディジタル加減算回路１５の出力信号は後続
の回路に受は入れられない。また、イコライザ１７のカ
ウンタもリセットされる。ステップＳ、／では、アナロ
グ・ディジタル変換回路１４の出力信号２５が加算器１
５２　に入力すると、これとディジタルペデスタル信号
２２とが加算されて出力信号１５．を得る。

ディジタルペデスタル信号２２はこのとき′０″だから
加算器１５２の出力信号１５．は”　１０９　”となる
。レジスタ回路１５３にはこの出力信号１５、　のほか
に、オーバーフロー信号２７が入力する。この信号はデ
ィジタル・アナログ変換器１９の場合と全く同様（トし
てレジスタ回路１５３の゛、′第１３番目のビットに人
力する。従っ“てレジスタ回路１５３の出力信号すなわ
ち被測定ディジタル出力信号２６は、”　１０９　”と
”　４０９７　”とを加算した’　５００６　”の値と
なる。　□次のステップＳ２　では、ディジタルペデス
タル信号２２が”　１　”となるので、アナログ・ディ
ジタル変換器の出力信号２５は１０８　ミＩＪボルトと
なり、あとは同様の動作で被測定ディジタル出力信号”
　５００６　”を得る。この動作が図のようにステップ
Ｓ　”６’　４まで６４回くり返される。

以上のように、この実施例のアナログ・ディジタル変検
装置は、アナログ・ディジタル変換器の最大変換値を越
えた被測定アナログ入力信号も、ディジタル変換の前段
でこの最大変換値に相当するアナログペデスタル信号を
これから差し引くことによって変換を可能としている。

さて、この装置では、上記均一化処理を行うか否かに関
係なく大きな値の被測定アナログ入力信号のディジタル
変換が可能である。ところが、第５図に示すように、被
測定アナログ信号１２の値を０ミリボルトから１ミリボ
ルトきざみに８１９２ミリボルトまで変化させてそのデ
ィジタル変換出力をとると、加減算の切り換えを行った
基準レベルすなわち４０９６ミリボルトのところで出力
に段差を生じることがある。この原因の一つはアナログ
・ディジタル変換器１４のチャネルの不拘、−性が原因
でありもう一つはアナログ・ディジタル変換器１４の変
換利得とアナログ・ディジタル変換器１９の変換利得が
正確に一致しないことが原因である。

そこで、上記実施例のように、均一化処理をあわせて行
うと、この段差が消滅する。しかも、基準レベルをアナ
ログ・ディジタル変換器１４の最大変換値よりもう少し
低い値にとって、均一化処理中にこの基準レベルを適時
増減するようにすれば一層均一化処理が良好に行われる
。基準レベルを増減させるには、例えば第２図において
、ディジタル・アナログ変換器１９に入力するべきディ
ジタルペデスタル信号２２に、自動的に定数を加算した
り減算する回路を設け、これを適宜作動させるようにす
ればよい。

また、基？＄１ノベルは必ずしも１種に限らず、アナロ
グ・ディジタル変換器１４の最大変換値の２倍以上の値
のものも含めて２種以上膜ければ、更に広範囲の被測定
アナログ入力信号のディジタル変換が可能である。その
値の選定も任意である。

第６図に、基準レベルを容易に変化させることのできる
装置の実施例を示す。

この実施例のものは、イコライザ１７の出力するディジ
タルペデスタル信号２２は、そのままディジタル加減算
器１５に送られ、かつディジタル・アナログ変換器１９
を通じてアナログ演算器１３に人力する。

一方、このようなペデスタル信号系統とは別に、基準レ
ベル発生器３０が設けられている。この基準レベル発生
器３０には、アナログ基準電圧発生器３１どディジタル
基準値発生器３２と選択器３３とが設けられている。選
択器３３は被測定アナログ入力信号１２の電圧を測定し
、これに適したアナログ基準電圧３６とそのディジタル
値であるディジタル基準値３７とを各発生器３１．３２
に出力させるための選択信号３８を発生ずる。アナログ
基準電圧発生器３１は例えば数種の固定抵抗器３４と選
択スイッチ３５等で構成され、ディジタル基準値発生器
３２は数種の基準値を記憶したメモリ素子等で構成され
る。この回路では、被測定アナログ入力信号１２が、例
えばアナログ・ディジタル変換器１４の最大変換値の約
２倍弱である８０００ミリボルトとすると、アナログ基
準電圧として例えば４０００　ミＩＪボルトが選択され
、ディジタル基準値”　４０００　”が選択される。ま
た被測定アナログ入力信号１２が１００００　ミＩＪボ
ルトとすると、アナログ基準電圧として８０９６　ミＩ
Ｊボルトが選択され、ディジタル基準値”　８０９６°
°が選択される。

アナログ演算器１３では、被測定アナログ入力信号１２
からアナログペデスタル信号２３を減算しかつ上記アナ
ログ基準電圧３６を減算する。また、ディジタル加減算
器１５では、アナログ・ディジタル変換器１４の出力信
号２５にディジタルペデスタル信号２２を加算し、更に
ディジタル基準値３７を加算する。これらの加減算処理
のために、アナログ演算器１３は先に説明したようにバ
イアス電圧の増減を行い、ディジタル加減算器１５は２
以上のディジタル回路素子を組み合わせて構成すること
になる。

この実施例の回路では、基準レベルをあらかじめ独立に
正確にいくつでも設定しておくことができる。また、こ
の系統とペデスタル信号系統とが互いに独立して存在す
るので、ペデスタル信号を自由に増減させたり正負反転
させたりすることができる。

また、必要に応じてアナログ演算器１３を加算モードに
、ディジタル加減算器１５を減算モードに切り換えたり
、ディジタルペデスタル信号２２の値を漸増させるだけ
でなく、漸減させたりランダムに発生させてより均一化
を図る手段をとることができる。このような複雑なペデ
スタル信号を発生させるために、イコライザの構成を、
カウンタの代りにマイクロプロセッサ等を使用するよう
にしてもよい。

「発明の効果」 以上説明した本発明のアナログ・ディジタル変換装置は
、従来のアナログ・ディジタル変換器の変換可能範囲を
大幅に広げたものでかつその微分非直線性も優れている
。一般に逐次近似型のアナログ・ディジタル変換器の場
合微分非直線性は約±５０パーセント程度であるが、本
発明の装置は、例えば従来のものの２倍の分解能を持た
せたもので、変換速度３μｓ、微分非直線性０８パーセ
ントとすることができた。従って装置の低コスト化と高
性能化を両立させることができるものである。

【図面の簡単な説明】

第１図は本発明のアナログ・ディジタル変換装置の実施
例を示すブロック図、第２図はその要部結線図、第３図
と第４図はその動作説明図、第５図はこの装置の入出力
特性の説明図、第６図はその変形例のブロック図、第７
図は従来の均一化処理法説明図である。 １２・・・・・・被測定アナログ入力信号、１３・・・
・・・アナログ演算器、 １４・・・・・・アナログ・ディジタル変換器、１５・
・・・・・ディジタル加減算器、１７・・・・・・イコ
ライザ、 １９・・・・・・ディジタル・アナログ変換器、２２・
・・・・・ディジタルペデスクル信号、２３・・・・・
アナログペデスタル信号、２４・・・・・・アナログ演
算器の出力信号、２５・・・・・・アナログ・ディジタ
ル変換器の出力信号、 ２６・・・・・・被測定ディジタル出力信号。 ｏＪ　　　　　　　　− ８　　　　　”　　８ ０　　　　寸　　　　９ ■１ン牌→蝋畔モＰ

Claims (1)

1. 【特許請求の範囲】 １、被測定アナログ入力信号とアナログペデスタル信号
   とを演算して出力するアナログ演算器と、前記アナログ
   演算器の出力信号をディジタル変換して出力するアナロ
   グ・ディジタル変換器と、前記アナログ・ディジタル変
   換器の出力信号とディジタルペデスタル信号とを加減算
   して被測定ディジタル出力信号を得るディジタル加減算
   器と、前記ディジタルペデスタル信号を２種以上順次発
   生させるイコライザと、前記ディジタルペデスタル信号
   をアナログ変換して前記アナログペデスタル信号を出力
   するディジタル・アナログ変換器とを有し、前記被測定
   アナログ入力信号が基準レベルを越えたときアナログ演
   算器において被測定アナログ入力信号から前記基準レベ
   ルに対応するアナログデータを減算し、かつディジタル
   加減算器においてアナログ・ディジタル変換器の出力信
   号に前記基準レベルに対応するディジタルデータを加算
   することを特徴とするアナログ・ディジタル変換装置。 ２、基準レベルを適時増減させることを特徴とする特許
   請求の範囲第１項記載のアナログ・ディジタル変換装置
   。 ３、基準レベルを２種以上設けて、被測定アナログ入力
   信号から基準レベルに対応するアナログデータを減算し
   た値がアナログ・ディジタル変換器の最大変換値を越え
   ないよう前記基準レベルを選択することを特徴とする特
   許請求の範囲第１項記載のアナログ・ディジタル変換装
   置。