JPS6327126A - Ａ／ｄ変換器試験装置 - Google Patents
Ａ／ｄ変換器試験装置Info
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- JPS6327126A JPS6327126A JP17101386A JP17101386A JPS6327126A JP S6327126 A JPS6327126 A JP S6327126A JP 17101386 A JP17101386 A JP 17101386A JP 17101386 A JP17101386 A JP 17101386A JP S6327126 A JPS6327126 A JP S6327126A
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- 238000012360 testing method Methods 0.000 title claims abstract description 27
- 238000006243 chemical reaction Methods 0.000 claims abstract description 93
- 238000010586 diagram Methods 0.000 description 10
- 101100117775 Arabidopsis thaliana DUT gene Proteins 0.000 description 2
- 101150091805 DUT1 gene Proteins 0.000 description 2
- 101100012332 Sus scrofa F9 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ａ／Ｄ変換器試験装置に関するものであり、
詳しくは、テスト対象Ａ／Ｄ変換器の変換分解能よりも
高い出力分解能を有するＤ／Ａ変換器の出力信号を加え
てＡ／Ｄ変換器を試験するように構成されたＡ／Ｄ変換
器試験装置に関するものである。
詳しくは、テスト対象Ａ／Ｄ変換器の変換分解能よりも
高い出力分解能を有するＤ／Ａ変換器の出力信号を加え
てＡ／Ｄ変換器を試験するように構成されたＡ／Ｄ変換
器試験装置に関するものである。
（従来の技術）
Ａ／Ｄ変換器の試験にあたっては、例えば第６図に示す
ように、テスト対象Ａ／Ｄ変換器（以下ＤＵＴという）
１の変換分解能よりも高い出力分解能（例えばＤＵＴｌ
の１ ＬＳＢの１／１０Ｐｉ！度）を有するＤ／Ａ変換
器２の出力信号Ｖｉを加えることが行われている。
ように、テスト対象Ａ／Ｄ変換器（以下ＤＵＴという）
１の変換分解能よりも高い出力分解能（例えばＤＵＴｌ
の１ ＬＳＢの１／１０Ｐｉ！度）を有するＤ／Ａ変換
器２の出力信号Ｖｉを加えることが行われている。
このような構成において、例えばＤＵＴｌの直線性の試
験は次のようにして行われる。まず、第７図に示すよう
に、ＤＵＴｌの零点に対応した変換データがＯ−ＯＨか
ら０１Ｈに変化する時のＤ／Ａ変換器２の出力信号ｖｉ
ａ（○）とＤＵＴｌのフルスケールに対応した変換デー
タがＦＥＨからＦＦ、に変化する時のＤ／Ａ変換器２の
出力信号Ｖｉａ（ＦＳ−１＞とを求める。続いて、次式
に基づいてＤＵＴｌの任意のデータｎ（例えば７ＥＨ〉
が１ステツプ増加してｎ＋１（例えば７ＦＨ）に変化す
る点における理想値１Ｃ（ｎ）を全ステップについて演
算する。
験は次のようにして行われる。まず、第７図に示すよう
に、ＤＵＴｌの零点に対応した変換データがＯ−ＯＨか
ら０１Ｈに変化する時のＤ／Ａ変換器２の出力信号ｖｉ
ａ（○）とＤＵＴｌのフルスケールに対応した変換デー
タがＦＥＨからＦＦ、に変化する時のＤ／Ａ変換器２の
出力信号Ｖｉａ（ＦＳ−１＞とを求める。続いて、次式
に基づいてＤＵＴｌの任意のデータｎ（例えば７ＥＨ〉
が１ステツプ増加してｎ＋１（例えば７ＦＨ）に変化す
る点における理想値１Ｃ（ｎ）を全ステップについて演
算する。
そして、実際にｏｕ−ｒｉの出力信号が１ビツトずつ変
化するようにＤ／Ａ変換器２の出力信号を変化させて■
ｉ ａ （ｎ）を求め、前述のようにして演算された理
想値ＶｉＣ（ｎ）との誤差■１ｅ（ｎ＞を求める。これ
らの関係を式で表すと、■１ｅ（ｎ）−Ｖｉｃ（ｎ）−
ｖｉａ（ｎ）となる。 十ζｑ（０）−■瀕（外）
（発明が解決しようとする問題点） しかし、このような従来の構成によれば、ＤＵＴｌの出
力の全ステップについて膨大な回数（例えば１２ビツト
の場合には２１２回）の乗除演算を行わなければならな
いことから、実用上不都合なほどの良い試験時間がかか
ることになる。
化するようにＤ／Ａ変換器２の出力信号を変化させて■
ｉ ａ （ｎ）を求め、前述のようにして演算された理
想値ＶｉＣ（ｎ）との誤差■１ｅ（ｎ＞を求める。これ
らの関係を式で表すと、■１ｅ（ｎ）−Ｖｉｃ（ｎ）−
ｖｉａ（ｎ）となる。 十ζｑ（０）−■瀕（外）
（発明が解決しようとする問題点） しかし、このような従来の構成によれば、ＤＵＴｌの出
力の全ステップについて膨大な回数（例えば１２ビツト
の場合には２１２回）の乗除演算を行わなければならな
いことから、実用上不都合なほどの良い試験時間がかか
ることになる。
本発明は、このような点に着目してなされたものであっ
て、その目的は、従来のような膨大な演算処理が不要で
、簡単な操作で高速高ｍ度の試験が行える△／Ｄ亥Ｆ９
４器の試験装置を提供することにある。
て、その目的は、従来のような膨大な演算処理が不要で
、簡単な操作で高速高ｍ度の試験が行える△／Ｄ亥Ｆ９
４器の試験装置を提供することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、テスト対象Ａ／Ｄ
変換器の変換分解能よりも高い出力分解能を有するＤ／
Ａ変換器の出力信号を加えてＡ／Ｄ変換器を試験するよ
うに構成されたＡ／Ｄ変換器試験装置において、前記Ｄ
／Ａ変換器が、メイン変換信号を出力する第１のＤ／Ａ
変換ユニットと、テスト対象Ａ／Ｄ変換器の実際の零点
に応じてメイン変換信号の零点を設定する第２のＤ／Ａ
変換ユニットと、テスト対象Ａ／Ｄ変換器の実際のフル
スケール点に応じてメイン変換信号のフルスケール点を
設定する第３のＤ／Ａ変換ユニットとで構成されたこと
を特徴とする。
変換器の変換分解能よりも高い出力分解能を有するＤ／
Ａ変換器の出力信号を加えてＡ／Ｄ変換器を試験するよ
うに構成されたＡ／Ｄ変換器試験装置において、前記Ｄ
／Ａ変換器が、メイン変換信号を出力する第１のＤ／Ａ
変換ユニットと、テスト対象Ａ／Ｄ変換器の実際の零点
に応じてメイン変換信号の零点を設定する第２のＤ／Ａ
変換ユニットと、テスト対象Ａ／Ｄ変換器の実際のフル
スケール点に応じてメイン変換信号のフルスケール点を
設定する第３のＤ／Ａ変換ユニットとで構成されたこと
を特徴とする。
（実施例）
以下、図面を用いて、本発明の実施例を詳細に説明する
。
。
第１図は、本発明の原理構成を示すブロック図である。
第１図において、３はＤＵＴｌにメイン変換信号を出力
する第１のＤ／Ａ変換ユニットである。４はＤＵＴｌの
実際の零点に応じてＤ／Ａ変換ユニット３から出力され
るメイン変換信号の零点を設定する第２のＤ／Ａ変換ユ
ニット、５はＤＵＴｌの実際のフルスケール点に応じて
メイン変換信号のフルスケール点を設定する第３のＤ／
Ａ変換ユニットである。６はナミングアンプである。第
１のＤ／△変換ユニット３の出力信号は第２のＤ／Ａ変
換ユニット４を介してサミングアンプ６に加えられ、第
３のＤ／Ａ変換ユニット５の出力信号は直接サミングア
ンプ６に加えられている。
する第１のＤ／Ａ変換ユニットである。４はＤＵＴｌの
実際の零点に応じてＤ／Ａ変換ユニット３から出力され
るメイン変換信号の零点を設定する第２のＤ／Ａ変換ユ
ニット、５はＤＵＴｌの実際のフルスケール点に応じて
メイン変換信号のフルスケール点を設定する第３のＤ／
Ａ変換ユニットである。６はナミングアンプである。第
１のＤ／△変換ユニット３の出力信号は第２のＤ／Ａ変
換ユニット４を介してサミングアンプ６に加えられ、第
３のＤ／Ａ変換ユニット５の出力信号は直接サミングア
ンプ６に加えられている。
第２図は第１図で用いる抵抗回路横型のＤ／Ａ変換ユニ
ットの基本構成図である。第２図において、Ｖｒは基準
電圧源、ＲＮはｎビットのデータに従って各ビットに対
応した抵抗要素が選択的に接続され！！＊ｆｆｌ圧源Ｖ
ｒに対して所定の重み付けを行う抵抗回路網、ＢＡは出
力バッファアンプである。
ットの基本構成図である。第２図において、Ｖｒは基準
電圧源、ＲＮはｎビットのデータに従って各ビットに対
応した抵抗要素が選択的に接続され！！＊ｆｆｌ圧源Ｖ
ｒに対して所定の重み付けを行う抵抗回路網、ＢＡは出
力バッファアンプである。
第３図は第２図のＤ／Ａ変換ユニットを用いた第１図の
具体例を示すブロック図である。第３図において、メイ
ン変換信号を出力する第１のＤ／Ａ変換ユニット３およ
びメイン変換信号の零点を設定する第３のＤ／Ａ変換ユ
ニット５にはそれぞれ基準電圧１１Ｐｆ Ｖ ｒ ３お
よびＶｒ５が設けられていて、変換出力はビットに対応
した抵抗回路網ＲＮ３、ＲＮ５の重みによって設定され
ることになる。
具体例を示すブロック図である。第３図において、メイ
ン変換信号を出力する第１のＤ／Ａ変換ユニット３およ
びメイン変換信号の零点を設定する第３のＤ／Ａ変換ユ
ニット５にはそれぞれ基準電圧１１Ｐｆ Ｖ ｒ ３お
よびＶｒ５が設けられていて、変換出力はビットに対応
した抵抗回路網ＲＮ３、ＲＮ５の重みによって設定され
ることになる。
一方、メイン変換信号のフルスケール点を設定する第２
のＤ／△変娩ユニット４には基準電圧源として第１のＤ
／Ａ変換ユニット３の変換出力が加えられている。ここ
で、第２のＤ／Ａ変換ユニット４は、プログラマブルゲ
インアンプとして考えることができる。すなわち、第２
のＤ／Ａ変換ユニット４の抵抗回路網ＲＮ ａに一定の
データを設定することにより、第１のＤ／Ａ変換ユニッ
ト３の変換出力が第２のＤ／Ａ変換ユニット４の設定倍
率に従って乗算されて第２のＤ／Ａ’２換ユニッ上ユニ
ット４されることになる。そして、サミングアンプ６か
らは、この第２のＤ／Ａ変換ユニット４の変換出力と零
点に対応した第３のＤ／Ａ変換ユニット５の変換出力と
がカｎ痺されて出力されることになる。
のＤ／△変娩ユニット４には基準電圧源として第１のＤ
／Ａ変換ユニット３の変換出力が加えられている。ここ
で、第２のＤ／Ａ変換ユニット４は、プログラマブルゲ
インアンプとして考えることができる。すなわち、第２
のＤ／Ａ変換ユニット４の抵抗回路網ＲＮ ａに一定の
データを設定することにより、第１のＤ／Ａ変換ユニッ
ト３の変換出力が第２のＤ／Ａ変換ユニット４の設定倍
率に従って乗算されて第２のＤ／Ａ’２換ユニッ上ユニ
ット４されることになる。そして、サミングアンプ６か
らは、この第２のＤ／Ａ変換ユニット４の変換出力と零
点に対応した第３のＤ／Ａ変換ユニット５の変換出力と
がカｎ痺されて出力されることになる。
このように構成された装置の動作について説明する。
ＤＵＴｌは、第４図に示すように、理想的７＞零入力■
１ｏに対するオフセットエラーＶＯｅと、理想的な入力
幅Ｓ Ｐ ＋に対する実際の入力幅ＳＰ２に基づいて（
ＳＦ３ ／ＳＰＩ ） １で陣出されるゲインエラー
Ｑｅとをもっている。これらのエラーは、本発明の装置
で測定する直線性とは無関係であり、直線性特性の試験
に先だって補正しておく必要がある。そこで、これらの
エラーを含むＤＵＴｌの実入力に第１のＤ／Ａ変換ユニ
ット３のメイン変換出力を一致させるように、＠２のＤ
／Ａ変換ユニット４および第３のＤ／Ａ変換ユニット５
で補正を行う。すなわち、第２のＤ／Ａ変模器４はＤＩ
ＪＴｌのゲインエラー（３ｅを補正する機能を有し、第
３のＤ／Ａ変換ユニット５はＤＵＴｌのオフセットエラ
ーを補正する機能を有している。これらの補正をｊＪＤ
えることにより、ＤＵＴｌには、サミングアンプ６から
ＤＵＴＩの変換範囲に一致した出力範囲のメイン変換用
ツノが加えられることになる。
１ｏに対するオフセットエラーＶＯｅと、理想的な入力
幅Ｓ Ｐ ＋に対する実際の入力幅ＳＰ２に基づいて（
ＳＦ３ ／ＳＰＩ ） １で陣出されるゲインエラー
Ｑｅとをもっている。これらのエラーは、本発明の装置
で測定する直線性とは無関係であり、直線性特性の試験
に先だって補正しておく必要がある。そこで、これらの
エラーを含むＤＵＴｌの実入力に第１のＤ／Ａ変換ユニ
ット３のメイン変換出力を一致させるように、＠２のＤ
／Ａ変換ユニット４および第３のＤ／Ａ変換ユニット５
で補正を行う。すなわち、第２のＤ／Ａ変模器４はＤＩ
ＪＴｌのゲインエラー（３ｅを補正する機能を有し、第
３のＤ／Ａ変換ユニット５はＤＵＴｌのオフセットエラ
ーを補正する機能を有している。これらの補正をｊＪＤ
えることにより、ＤＵＴｌには、サミングアンプ６から
ＤＵＴＩの変換範囲に一致した出力範囲のメイン変換用
ツノが加えられることになる。
具体例について説明する。ＤＵＴＩは、分解能が８ビツ
トで、０．９Ｖ〜２．１■の実入力を有するものとする
。これに対し、第１のＤ／Ａ変換ユニット３のメイン変
換出力を０〜１０Ｖとすると、第３のＤ／Ａ変換ユニッ
ト５で０．９Ｖを設定し、第２のＤ／Ａ変換ユニット４
で０．１２倍を設定すればよい。ここで、第１のＤ／Ａ
変換ユニット３の設定分解能がＤＵＴＩの分解能よりも
４ビット高い１２ピツトとすると、第１のＤ／△変換ユ
ニット３の変換設定データの上位８ビツトの最下位ビッ
トがＤＵＴｌの理想１ ＬＳＢ （４゜７０６ｍＶ＞に
相当する。そして、この第１のＤ／Ａ変換ユニット３の
変換出力データの下位４ビツトがＯになる点がＤＵＴｌ
の変換出力データの理想変化点に一致することになり、
第１の０／Ａ変換ユニツト３の変換設定データを変化さ
せてＤＵＴｌの変換出力データが実際に変化する点の変
換設定データにより（１／１６）ＬＳＢ精度（約±０．
１５ｍＶ）で理想変化点からのエラーを測定できること
になる。
トで、０．９Ｖ〜２．１■の実入力を有するものとする
。これに対し、第１のＤ／Ａ変換ユニット３のメイン変
換出力を０〜１０Ｖとすると、第３のＤ／Ａ変換ユニッ
ト５で０．９Ｖを設定し、第２のＤ／Ａ変換ユニット４
で０．１２倍を設定すればよい。ここで、第１のＤ／Ａ
変換ユニット３の設定分解能がＤＵＴＩの分解能よりも
４ビット高い１２ピツトとすると、第１のＤ／△変換ユ
ニット３の変換設定データの上位８ビツトの最下位ビッ
トがＤＵＴｌの理想１ ＬＳＢ （４゜７０６ｍＶ＞に
相当する。そして、この第１のＤ／Ａ変換ユニット３の
変換出力データの下位４ビツトがＯになる点がＤＵＴｌ
の変換出力データの理想変化点に一致することになり、
第１の０／Ａ変換ユニツト３の変換設定データを変化さ
せてＤＵＴｌの変換出力データが実際に変化する点の変
換設定データにより（１／１６）ＬＳＢ精度（約±０．
１５ｍＶ）で理想変化点からのエラーを測定できること
になる。
第５図は、このような具体例を示す説明図である。第５
図において、左軸は設定分解能が１２ビツトの第１のＤ
／Ａ変換ユニット３の変換設定データのうち７Ｅ８Ｈか
ら７Ｆ８Ｍまでの１６ＬＳＢステツプを示し、左軸は変
換分解能が８ビツトのＤＵＴＩの変換データのうち７Ｅ
Ｈから７Ｆ）ｌまでの１ ＬＳＢＳデスプを示し、横軸
は第１のＤ／△変操ユニット３の変換出力電圧■ｉを示
している。ここで、ＤＵＴｌの変換データが７ＥＨか６
７Ｆ＋１に変化するための理想変化点電圧を１゜４９７
６Ｖとすると、このＩ！Ｉ！想変化黒変化点電圧した第
１のＤ／Ａ変換ユニット３の変ｌ！ｊ！設定データは７
Ｆ ＯＨとなる。ところが、実際に第１のＤ／Ａ変換
ユニット３の変換設定データを７Ｅ８Ｈから１ ＬＳＢ
ステップで変化させた結果、変換出力電圧１．４９６２
に対応した７ＥＢ＋ｒＤＵＴ１の変換データが７ＥＨか
ら７ＦＨに変化したものとすると、理想変化点設定デー
タに対する実変化点設定データの誤差は、 ７ＦＯ１−１−７ＥＢＨ−○０５Ｈ となる。なお、第１のＤ／Ａ変換ユニット３の変換設定
データのＩ ＬＳＢは０．３ｍＶに対応していることか
ら、５ＬＳＢの誤差は１’、５ｍＶになる。ただし、Ｄ
ＵＴｌの変換分解能に対しては、（５／１６）ＬＳＢと
いう誤差測定圃になる。
図において、左軸は設定分解能が１２ビツトの第１のＤ
／Ａ変換ユニット３の変換設定データのうち７Ｅ８Ｈか
ら７Ｆ８Ｍまでの１６ＬＳＢステツプを示し、左軸は変
換分解能が８ビツトのＤＵＴＩの変換データのうち７Ｅ
Ｈから７Ｆ）ｌまでの１ ＬＳＢＳデスプを示し、横軸
は第１のＤ／△変操ユニット３の変換出力電圧■ｉを示
している。ここで、ＤＵＴｌの変換データが７ＥＨか６
７Ｆ＋１に変化するための理想変化点電圧を１゜４９７
６Ｖとすると、このＩ！Ｉ！想変化黒変化点電圧した第
１のＤ／Ａ変換ユニット３の変ｌ！ｊ！設定データは７
Ｆ ＯＨとなる。ところが、実際に第１のＤ／Ａ変換
ユニット３の変換設定データを７Ｅ８Ｈから１ ＬＳＢ
ステップで変化させた結果、変換出力電圧１．４９６２
に対応した７ＥＢ＋ｒＤＵＴ１の変換データが７ＥＨか
ら７ＦＨに変化したものとすると、理想変化点設定デー
タに対する実変化点設定データの誤差は、 ７ＦＯ１−１−７ＥＢＨ−○０５Ｈ となる。なお、第１のＤ／Ａ変換ユニット３の変換設定
データのＩ ＬＳＢは０．３ｍＶに対応していることか
ら、５ＬＳＢの誤差は１’、５ｍＶになる。ただし、Ｄ
ＵＴｌの変換分解能に対しては、（５／１６）ＬＳＢと
いう誤差測定圃になる。
このように構成することにより、第１のＤ／Ａ変換ユニ
ット３の変換出力信号の出力範囲はＤＵＴｌの変換範囲
と完全に一致することがら、従来のような理想１ｔ１３
を求めるための繁雑な演痺は不要になり、単純な操作で
高速高精度にＤＵＴｌの理想変化点に対する誤差を求め
ることができる。
ット３の変換出力信号の出力範囲はＤＵＴｌの変換範囲
と完全に一致することがら、従来のような理想１ｔ１３
を求めるための繁雑な演痺は不要になり、単純な操作で
高速高精度にＤＵＴｌの理想変化点に対する誤差を求め
ることができる。
（発明の効果〉
以上説明したように、本発明に・よれば、簡単な操作で
高速高精度の試験が行える△／Ｄ変換器の試験装置が実
用でき、実用上の効果は大きい。
高速高精度の試験が行える△／Ｄ変換器の試験装置が実
用でき、実用上の効果は大きい。
＃Ｘ１図は本発明の原理構成を示すブロック図、第２図
は第１図で用いる抵抗回路網型のＤ／Ａ変換ユニットの
基本構成図、第３図は第２図のＤ／Ａ変換ユニットを用
いた第１図の具体例を示すブロック図、第４図はＤＵＴ
のエラー説明図、第５図は第３図の構成によるＯＵＴに
対する試験動作説明図、第６図は従来の試験装置のブロ
ック図、第７図は従来の試験装置によるＯＵＴの試験動
作説明図である。 １・・・ＤＵＴ、３〜５・・・Ｄ／Ａ変ｍユニット、６
・・・サミングアシブ、Ｖｒ・・・基準電圧源、ＲＮ・
・・抵抗回路網、ＢＡ・・・出力バッファアンプ。 濱６図 Ｉ 第７図
は第１図で用いる抵抗回路網型のＤ／Ａ変換ユニットの
基本構成図、第３図は第２図のＤ／Ａ変換ユニットを用
いた第１図の具体例を示すブロック図、第４図はＤＵＴ
のエラー説明図、第５図は第３図の構成によるＯＵＴに
対する試験動作説明図、第６図は従来の試験装置のブロ
ック図、第７図は従来の試験装置によるＯＵＴの試験動
作説明図である。 １・・・ＤＵＴ、３〜５・・・Ｄ／Ａ変ｍユニット、６
・・・サミングアシブ、Ｖｒ・・・基準電圧源、ＲＮ・
・・抵抗回路網、ＢＡ・・・出力バッファアンプ。 濱６図 Ｉ 第７図
Claims (1)
- 【特許請求の範囲】 テスト対象Ａ／Ｄ変換器の変換分解能よりも高い出力分
解能を有するＤ／Ａ変換器の出力信号を加えてＡ／Ｄ変
換器を試験するように構成されたＡ／Ｄ変換器試験装置
において、 前記Ｄ／Ａ変換器が、 メイン変換信号を出力する第１のＤ／Ａ変換ユニットと
、テスト対象Ａ／Ｄ変換器の実際の零点に応じてメイン
変換信号の零点を設定する第２のＤ／Ａ変換ユニットと
、テスト対象Ａ／Ｄ変換器の実際のフルスケール点に応
じてメイン変換信号のフルスケール点を設定する第３の
Ｄ／Ａ変換ユニットとで構成されたことを特徴とするＡ
／Ｄ変換器試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17101386A JPS6327126A (ja) | 1986-07-21 | 1986-07-21 | Ａ／ｄ変換器試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17101386A JPS6327126A (ja) | 1986-07-21 | 1986-07-21 | Ａ／ｄ変換器試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6327126A true JPS6327126A (ja) | 1988-02-04 |
Family
ID=15915478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17101386A Pending JPS6327126A (ja) | 1986-07-21 | 1986-07-21 | Ａ／ｄ変換器試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327126A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01255426A (ja) * | 1988-04-01 | 1989-10-12 | Meidensha Corp | ディジタル式保護継電装置の監視装置 |
| JPH02504459A (ja) * | 1988-05-23 | 1990-12-13 | ヒユーズ・エアクラフト・カンパニー | 較正付きサブレンジアナログデジタル変換器 |
| CN106160747A (zh) * | 2014-10-08 | 2016-11-23 | 爱思开海力士有限公司 | 数字模拟转换器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132066A (en) * | 1975-05-13 | 1976-11-16 | Mitsubishi Electric Corp | A-d converter |
| JPS57196619A (en) * | 1981-05-29 | 1982-12-02 | Hitachi Ltd | Failure diagnostic system for analog-to-digital converter |
| JPS60248023A (ja) * | 1984-05-23 | 1985-12-07 | Rohm Co Ltd | アナログ・デイジタル変換器の特性測定装置 |
-
1986
- 1986-07-21 JP JP17101386A patent/JPS6327126A/ja active Pending
Patent Citations (3)
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| CN106160747A (zh) * | 2014-10-08 | 2016-11-23 | 爱思开海力士有限公司 | 数字模拟转换器 |
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