JP2008096354A - 半導体試験装置 - Google Patents

Abstract

【課題】コストの大幅な上昇を招かずに高精度の直流試験を行うことができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、複数のＤＵＴ１３ａ〜１３ｎに印加する直流電流Ｉ１〜Ｉｎの目標値を示すディジタル信号の制御信号Ｄ１をアナログ信号の制御信号Ｓ１に変換するＤＡＣ１０と、ＤＡＣ１０から出力される制御信号Ｓ１を増幅して複数のＤＵＴ１３ａ〜１３ｎに印加する直流信号Ｉ１〜Ｉｎを生成する複数の直流試験部１１ａ〜１１ｎを備える。直流試験部１１ａ〜１１ｎの各々には、ＤＡＣ１０から出力される信号Ｓ１のゲインを調整するゲイン調整値を示すディジタル信号の制御信号Ｓ３をアナログ信号の制御信号Ｓ３に変換するゲイン調整用ＤＡＣ２４が設けられている。
【選択図】図１

Description

本発明は、被試験デバイスに対して試験信号を印加して得られる信号に基づいて被試験デバイスの試験を行う半導体試験装置に関する。

従来から、被試験デバイスの初期不良を試験するために、メモリテスタやロジックテスタ等の半導体試験装置が用いられている。この半導体試験装置を用いた被試験デバイスの試験は、直流試験と交流試験とに大別される。ここで、直流試験とは、被試験デバイスの特定のピンに直流信号を印加したときに測定される直流信号が予め定められた規格内であるか否かを判定する試験であり、交流試験とは、パルス状の試験信号を被試験デバイスに印加したときに、期待通りの信号が得られるか否かを判定する試験である。

上記の直流試験は、電流印加電圧測定試験（ＩＦＶＭ試験）、電流印加電流測定試験（ＩＦＩＭ試験）、及び電圧印加電流測定試験（ＶＦＩＭ試験）に大別される。ＩＦＶＭ試験とは、被試験デバイスの特定のピンに電流を印加したときにそのピンに現れる電圧を測定する試験である。同様に、ＩＦＩＭ試験は被試験デバイスの特定のピンに電流を印加したときにそのピンから出力される電流を測定する試験であり、ＶＦＩＭ試験は被試験デバイスの特定のピンに電圧を印加したときにそのピンから出力される電流を測定する試験である。また、上記の試験以外に、被試験デバイスの特定のピンに電圧を印加したときにそのピンとは異なるピンに現れる電圧を測定する電圧印加電圧測定試験（ＶＦＶＭ試験）もある。

以下の特許文献１には、被試験デバイスに対してＶＦＩＭ試験を行う従来の電圧印加電流測定モジュールの基本的な構成が開示されている。
特開２００２−２８６８０８号公報

ところで、近年においては、被試験デバイスの試験に要するコストの低減要求が高まっている。特に、メモリについては低価格で大容量のものの需要が大きいことから、短時間で大量のメモリを安価に試験する必要がある。このため、メモリの試験を行うメモリテスタは、同時に試験可能なメモリ数（メモリの同測数）が増加する傾向にある。メモリの同測数が増加すると、上述した直流試験を行うモジュールもメモリの同測数分だけ備える必要があり、半導体試験装置のコストが飛躍的に増大してしまう。

半導体試験装置のコストダウンを図るために、モジュールに設けられる電子部品のうち、高価な電子部品を複数のモジュールに対して共通化することが行われている。ここで、複数のモジュールに共通して設けられる高価な電子部品として、被試験デバイスに印加する電流又は電圧の目標値を示す制御信号（ディジタル信号）をアナログ信号に高精度に変換するディジタル／アナログ変換器（以下、ＤＡＣという）が挙げられる。各モジュールは、このＤＡＣから出力される制御信号（アナログ信号）を増幅して被試験デバイスに印加する電流又は電圧を生成する訳であるが、各モジュールにおいてオフセットが発生することがあることから、各モジュールにオフセット調整用の安価なＤＡＣを設けることでオフセットの発生を抑制している。

しかしながら、近年においては、半導体試験装置に要求される精度が従来よりも高くなってきており、直流試験についてもより高い精度が要求されている。複数のモジュールに共通して高価なＤＡＣを設け、各モジュールにオフセット調整用の安価なＤＡＣを設ける上述の構成では、従来要求されていた精度は得られるものの、より高い精度を得るのが困難になってきている。高価なＤＡＣを各モジュールに設ければ、要求される精度は得られるが、半導体試験装置のコストが大幅に上昇してしまうという問題が生ずる。

本発明は上記事情に鑑みてなされたものであり、コストの大幅な上昇を招かずに高精度の直流試験を行うことができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、複数の被試験デバイス（１３ａ〜１３ｎ）に印加する直流信号の目標値を示すディジタル信号（Ｄ１）をアナログ信号（Ｓ１）に変換する第１変換器（１０）と、当該第１変換器で変換されたアナログ信号を増幅して前記複数の被試験デバイスのそれぞれに印加する直流信号（Ｉ１〜Ｉｎ）を生成する複数の直流試験部（１１ａ〜１１ｎ）とを備える半導体試験装置（１）において、前記複数の直流試験部の各々は、前記第１変換器で変換されたアナログ信号の増幅率を調整する増幅率調整値を示すディジタル信号（Ｄ３）をアナログ信号（Ｓ３）に変換する第２変換器（２４）を備えることを特徴としている。
この発明によると、複数の被試験デバイスに印加される直流信号の目標値を示すディジタル信号が第１変換器でアナログ信号に変換され、このアナログ信号は複数の直流試験部に入力される。一方、第１変換器で変換されたアナログ信号の増幅率を調整する増幅率調整値を示すディジタル信号が直流試験部の各々に設けられた第２変換器でアナログ信号に変換され、このアナログ信号に基づいて第１変換器で変換されたアナログ信号の増幅率が調整される。
また、本発明の半導体試験装置は、前記複数の直流試験部の各々が備える前記第２変換器に対して、前記増幅率調整値を示すディジタル信号を出力する制御部（１２）を備えることを特徴としている。
ここで、本発明の半導体試験装置は、前記制御部が、前記第１変換器に対して、前記目標値を示すディジタル信号を出力することを特徴としている。
また、本発明の半導体試験装置は、前記複数の直流試験部の各々は、前記被試験デバイスに印加する直流信号のオフセットを調整するオフセット調整値を示すディジタル信号（Ｄ２）をアナログ信号（Ｓ２）に変換する第３変換器（２３）を備えており、前記制御部は、前記複数の直流試験部の各々が備える前記第３変換器に対して、前記オフセット調整値を示すディジタル信号を出力することを特徴としている。
或いは、本発明の半導体試験装置は、前記制御部が、前記複数の直流試験部の各々が備える前記第２変換器に対して、前記被試験デバイスに印加する直流信号のオフセットを調整するオフセット調整値を示すディジタル信号を出力することを特徴としている。
また、本発明の半導体試験装置は、前記複数の直流試験部の各々が、前記被試験デバイスに前記直流信号を印加して得られる直流信号を測定する測定部（３０）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記制御部が、前記複数の直流試験部の各々が備える前記測定部の測定結果に基づいて、前記直流試験部の各々に設けられた前記第２変換器に対して出力する前記増幅率調整値を算出することを特徴としている。
また、本発明の半導体試験装置は、前記制御部が、値が異なる少なくとも２つの直流信号を前記被試験デバイスに印加したときに得られる前記測定部の測定結果に基づいて前記増幅率調整値を算出することを特徴としている。
更に、本発明の半導体試験装置は、前記制御部が、算出した前記増幅率調整値を記憶する記憶部（１２ａ）を備えることを特徴としている。

本発明によれば、第１変換器で変換されたアナログ信号の増幅率を調整する増幅率調整値を示すディジタル信号をアナログ信号に変換する第２変換器を直流試験部の各々に設け、このアナログ信号に基づいて第１変換器で変換されたアナログ信号の増幅率を調整しているためゲインエラーが直流試験部毎に異なっていても、個別にゲイン調整することができ、コストの大幅な上昇を招かずに高精度の直流試験を行うことができるという効果がある。

以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、ディジタル／アナログ変換器（以下、ＤＡＣという）１０（変換器）、並列に設けられた複数の直流試験部１１ａ〜１１ｎ、及び制御部１２を備えており、複数の被試験デバイス（以下、ＤＵＴ（Device Under Test）という）１３ａ〜１３ｎに対して直流試験を行う。

ここで、直流試験とは、被試験デバイス１３ａ〜１３ｎの特定のピンに直流信号を印加したときに測定される直流信号が予め定められた規格内であるか否かを判定する試験である。尚、直流試験は、電流印加電圧測定試験（ＩＦＶＭ試験）、電流印加電流測定試験（ＩＦＩＭ試験）、及び電圧印加電流測定試験（ＶＦＩＭ試験）に大別されるが、本実施形態では直流試験部１１ａ〜１１ｎがＩＦＶＭ試験を行うものである場合を例に挙げて説明する。

ＤＡＣ１０は、複数の直流試験部１１ａ〜１１ｎに対して共通に設けられており、制御部から出力される制御信号Ｄ１（ディジタル信号）を、制御信号Ｓ１（アナログ信号）に極めて高い精度をもって変換する。ここで、制御部１２から出力される制御信号Ｄ１は、ＤＵＴ１３ａ〜１３ｎに印加する直流電流Ｉ１〜Ｉｎの目標値を示す信号である。尚、ＤＡＣ１０には高い変換精度が要求されるため、高い性能を有する高価なＤＡＣが用いられる。

直流試験部１１ａ〜１１ｎは、ＤＵＴ１３ａ〜１３ｎの特定のピンに対してそれぞれ直流電流Ｉ１〜Ｉｎを印加し、そのピンに現れる電圧をそれぞれ測定するＩＦＶＭ試験を行う。この直流試験部１１ａ〜１１ｎは、同時に試験可能なＤＵＴ１３ａ〜１３ｎの最大数の分だけ設けられている。例えば、数百個のＤＵＴが同時に試験可能な場合には、直流試験部１１ａ〜１１ｎは数百個並列に設けられている。

ここで、直流試験部１１ａ〜１１ｎの内部構成について詳細に説明する。尚、直流試験部１１ａ〜１１ｎの内部構成は同様の構成であるため、ここでは直流試験部１１ａについてのみ説明する。図１に示す通り、直流試験部１１ａは、電流生成部２０と電圧測定部３０とを備えている。電流生成部２０は、ＤＡＣ１０から出力される制御信号Ｓ１及び制御部１２から出力される制御信号Ｄ２，Ｄ３（共にディジタル信号）に基づいてＤＵＴ１３ａに印加する直流電流Ｉ１を生成する。電圧測定部３０は、直流電流Ｉ１を印加したＤＵＴ１３ａのピンに現れる電圧を測定し、その測定結果を示す信号Ｄ４（ディジタル信号）を制御部１２に出力する。

電流生成部２０は、アンプ２１，２２、オフセット調整用ＤＡＣ２３（第３変換器）、ゲイン調整用ＤＡＣ２４（第２変換器）、及び複数の抵抗Ｒ１〜Ｒ７を備えている。尚、アンプ２２の 正入力端（非反転入力端）及び負入力端（反転入力端）には抵抗Ｒ５と抵抗Ｒ６とがそれぞれ接続されているが、アンプ２２の 正入力端に接続された抵抗Ｒ５の抵抗値と負入力端に接続された抵抗Ｒ５の抵抗値とが同じことを意味し、同様に、アンプ２２の 正入力端に接続された抵抗Ｒ６の抵抗値と負入力端に接続された抵抗Ｒ６の抵抗値とが同じことを意味する。

抵抗Ｒ１の一端はＤＡＣ１０の出力端に接続されており、他端はアンプ２１の負入力端（反転入力端）に接続されている。つまり、ＤＡＣ１０から出力される制御信号Ｓ１は、抵抗Ｒ１を介してアンプ２１の負入力端に入力される。尚、アンプ２１の正入力端（非反転入力端）は接地されている。アンプ２１の出力端には抵抗Ｒ４の一端が接続されており、この抵抗Ｒ４の他端が電気的にＤＵＴ１３ａの特定のピンに電気的に接続される。つまり、抵抗Ｒ４を流れる電流（直流電流Ｉ１）がＤＵＴ１３ａの特定のピンに印加されることになる。

この抵抗Ｒ４の両端には抵抗Ｒ５の一端がそれぞれ接続されており、各抵抗Ｒ５の他端はアンプ２２の正入力端及び負入力端にそれぞれ接続されている。また、アンプ２２の正入力端には、他端が接地された抵抗Ｒ６の一端が接続されており、アンプ２２の出力端と負入力端との間には抵抗Ｒ６が接続されている。つまり、アンプ２２及び２つの抵抗Ｒ５，Ｒ６から差動増幅回路が構成されている。

アンプの出力端２２は抵抗Ｒ２の一端に接続されており、この抵抗Ｒ２の他端はアンプ２１の負入力端に接続されている。つまり、電流生成部２０は、アンプ２１の出力端に接続された抵抗Ｒ４に流れる電流によって生ずる電圧降下を、アンプ２２及び抵抗Ｒ５，Ｒ６で構成される差動増幅器で増幅して抵抗Ｒ２を介してアンプ２１にフィードバックする回路を備えている。この回路によって、抵抗Ｒ４で生ずる電圧降下（即ち、抵抗Ｒ４に流れる電流（直流電流Ｉ１））が一定となるよう制御される。

また、アンプ２１の負入力端には抵抗Ｒ３，Ｒ７の一端が接続されている。抵抗Ｒ３の他端はオフセット調整用ＤＡＣ２３の出力端に接続されており、抵抗Ｒ７の他端はゲイン調整用ＤＡＣ２４の出力端に接続されている。オフセット調整用ＤＡＣ２３は、制御部から出力される制御信号Ｄ２（ディジタル信号）を、制御信号Ｓ２（アナログ信号）に変換する。ここで、制御部１２から出力される制御信号Ｄ２は、ＤＵＴ１３ａに印加する直流電流Ｉ１のオフセットを調整するための信号である。オフセット調整用ＤＡＣ２３から出力される制御信号Ｓ２は、抵抗Ｒ３を介してアンプ２１の負入力端に印加される。

ゲイン調整用ＤＡＣ２４は、制御部から出力される制御信号Ｄ３（ディジタル信号）を、制御信号Ｓ３（アナログ信号）に変換する。このゲイン調整用ＤＡＣ２４は、より高精度の直流電流Ｉ１を得るために設けられている。ここで、制御部１２から出力される制御信号Ｄ３は、アンプ２１のゲインを調整するための信号である。ゲイン調整用ＤＡＣ２４から出力される制御信号Ｓ３は、抵抗Ｒ７を介してアンプ２１の負入力端に印加される。ここで、直流試験部１１ａ〜１１ｎに対して共通に設けられる前述したＤＡＣ１０は、高い変換精度が要求されるため高い性能を有する高価なＤＡＣが用いられていたが、オフセット調整用ＤＡＣ２３及びゲイン調整用ＤＡＣ２４は、さほど精度が高くない汎用的な安価なＤＡＣを用いることができる。尚、オフセット調整用ＤＡＣ２３及びゲイン調整用ＤＡＣ２４に汎用的な安価なＤＡＣを用いることができる理由の詳細については後述する。

電圧測定部３０は、アンプ３１、アナログ／ディジタル変換器（以下、ＡＤＣという）３２、リレー３３，３４、及び抵抗Ｒ８を備えている。アンプ３１の正入力端はＤＵＴ１３ａの特定のピンに接続される。このアンプ３１は、出力端と負入力端とが接続されており、これによりインピーダンス変換を行うバッファ回路が構成されている。また、アンプ３１の出力端はＡＤＣ３２の入力端に接続されている。

ＡＤＣ３２は、アンプ３１から出力される直流信号（即ち、ＤＵＴ１３ａの特定ピンに直流電流Ｉ１を印加したときにそのピンに現れる直流電圧）をディジタル信号に変換し、その電圧値を示す信号Ｄ４（ディジタル信号）を制御部１２に出力する。リレー３３は抵抗Ｒ４からＤＵＴ１３ａに電流Ｉ１を供給する信号線と抵抗Ｒ８との間に設けられており、これらの間を開放又は短絡させる。また、リレー３４はアンプの正入力端と抵抗Ｒ８との間に設けられており、これらの間を開放又は短絡させる。尚、図１においては図示を省略しているが、これらリレー３３，３４による開放又は短絡は制御部１２によって制御される。抵抗Ｒ８は一端がリレー３３，３４に接続されるとともに他端が接地された抵抗値が既知の抵抗である。

尚、直流試験部１１ｂ〜１１ｎも直流試験部１１ａと同様に、以上説明した電流生成部２０と電圧測定部３０とを備えており、ＤＡＣ１０から出力される制御信号Ｓ１と、制御部１２から出力される制御信号Ｄ２，Ｄ３と同様の制御信号とが入力されてＤＵＴ１３ｂ〜１３ｎに印加する直流電流Ｉ２〜Ｉｎをそれぞれ生成する。また、直流電流Ｉ２〜ＩｎをＤＵＴ１３ｂ〜１３ｎに印加したときに現れる直流電圧を測定し、ディジタル信号に変換して信号Ｄ４と同様に制御部１２に出力する。

制御部１２は、半導体試験装置１の動作を統括的に制御する。具体的には、ＩＦＶＭ試験を行う際に、ＤＵＴ１３ａ〜１３ｎに印加する直流電流Ｉ１〜Ｉｎの目標値を示す制御信号Ｄ１を生成してＤＡＣ１０に出力する。また、必要に応じて直流試験部１１ａ〜１１ｎの各々に対してオフセット調整を行う制御信号Ｄ２及びゲイン調整を行う制御信号Ｄ３を出力し、直流試験部１１ａ〜１１ｎから出力される直流電流Ｉ１〜Ｉｎが目標値となるよう制御する。

また、制御部１２は、直流試験部１１ａ〜１１毎にオフセット調整値及びゲイン調整値を算出する処理を行う。制御部１２は、メモリ等の記憶部１２ａを備えており、算出したオフセット調整値及びゲイン調整値を記憶部１２ａに記憶させるとともに、記憶部１２ａからオフセット調整値及びゲイン調整値を読み出して直流試験部１１ａ〜１１ｎの各々に対してオフセット調整を行う制御信号Ｄ２及びゲイン調整を行う制御信号Ｄ３を出力する。

次に、ＩＦＶＭ試験時の動作について簡単に説明する。尚、直流試験部１１ａ〜１１ｎの内部においては同様の動作が行われるため、説明を簡単にするために、以下では、直流試験部１１ａ〜１１ｎの内部動作を説明する場合には、直流試験部１１ａの動作のみについて説明する。ＩＦＶＭ試験を行うには、まず直流試験部１１ａ〜１１ｎとＤＵＴ１３ａ〜１３ｎの特定のピンとを電気的に接続する。そして、制御部１２が電圧測定部３０に設けられたリレー３３，３４を制御して開状態にしておく。

ＩＦＶＭ試験が開始されると、まず制御部１２は、記憶部１２ａに記憶されているオフセット調整値及びゲイン調整値を読み出し、制御信号Ｄ２，Ｄ３を必要に応じて直流試験部１１ａに出力するとともに、これら制御信号Ｄ２，Ｄ３に相当する制御信号を必要に応じて直流試験部１１ｂ〜１１ｎの各々に出力する。これと同時に、制御部１２は、ＤＵＴ１３ａ〜１３ｎに印加する直流電流Ｉ１〜Ｉｎの目標値を示す制御信号Ｄ１を生成してＤＡＣ１０に出力する。

ＤＡＣ１０は入力された制御信号Ｄ１をアナログ信号の制御信号Ｓ１に変換する。この制御信号Ｓ１は、直流試験部１１ａ〜１１ｎにそれぞれ入力される。直流試験部１１ａに入力された制御信号Ｓ１は、電流生成部２０の抵抗Ｒ１を介してアンプ２１の負入力端に入力される。また、直流試験部１１ａに入力された制御信号Ｄ２は、電流生成部２０のオフセット調整用ＤＡＣ２３に入力されてアナログ信号の制御信号Ｓ２に変換され、この制御信号Ｓ２が抵抗Ｒ３を介してアンプ２１の負入力端に入力される。更に、直流試験部１１ａに入力された制御信号Ｄ３は、電流生成部２０のＤＡＣ２４に入力されてアナログ信号の制御信号Ｓ３に変換され、この制御信号Ｓ３が抵抗Ｒ７を介してアンプ２１の負入力端に入力される。

アンプ２１は、負入力端に入力された制御信号Ｓ１，Ｓ２，Ｓ３を所定の増幅率で増幅して出力端から出力する。アンプ２１から出力された信号（直流信号）は抵抗Ｒ４を介してＤＵＴ１３ａの特定のピンに印加される。ここで、抵抗Ｒ４で生じる電圧降下が、アンプ２２及び抵抗Ｒ５，Ｒ６で構成される差動増幅器で増幅されて抵抗Ｒ２を介してアンプ２１の負入力端にフィードバックされ、アンプ２１から出力される信号の電流値が一定となる。これにより、ＤＵＴ１３ａの特定のピンには、電流値が一定の直流電流Ｉ１が印加される。

ＤＵＴ１３ａの特定のピンに直流電流Ｉ１が印加されると、そのピンに現れる電圧値が電圧測定部３０で測定される。つまり、ＤＵＴ１３ａのピンに現れる直流電圧は、電圧測定部３０のアンプ３１で構成されるバッファ回路を介してＡＤＣ３２に入力され、ディジタル化される。そして、ディジタル化された信号Ｓ４が制御部１２に入力され、これにより電圧測定が行われる。以上説明した直流試験部１１ａと同様の動作が直流試験部１１ｂ〜１１ｎで行われることにより、ＤＵＴ１３ａ〜ＤＵＴ１３ｎの直流試験が並列して行われる。

次に、直流試験部１１ａ〜１１ｎで生ずるオフセット及びゲインエラー（増幅率誤差）について検討する。尚、ここでも説明を簡単にするために、直流試験部１１ａで生ずるオフセット及びゲインエラーを例に挙げて説明する。いま、ＤＡＣ１０から出力される制御信号Ｓ１の電圧をＶ１とし、アンプ２１，２２及び抵抗Ｒ１〜Ｒ７が理想的なものである場合を考える。尚、抵抗Ｒ１〜Ｒ７の抵抗値をｒ１〜ｒ７とする。かかる場合に、ＤＵＴ１３ａに印加される直流電流Ｉ１は以下の（１）式で表される。
Ｉ１＝Ｋ１×Ｖ１ ……（１）
但し、Ｋ１＝−（ｒ２／ｒ１）（ｒ５／ｒ６）（１／ｒ４）

実際にはアンプ２１，２２は理想的なものでないため、そのオフセット電圧によってオフセット電流が生ずる。このオフセット電流をＩｏとし、このオフセット電流を調整するためにオフセット調整用ＤＡＣ２３から出力される制御信号Ｓ２の電圧をＶ２とすると、ＤＵＴ１３ａに印加される直流電流Ｉ１は以下の（２）式で表される。
Ｉ１＝Ｋ１×Ｖ１＋Ｉｏ＋Ｋ２×Ｖ２ ……（２）
但し、Ｋ２＝−（ｒ２／ｒ３）（ｒ５／ｒ６）（１／ｒ４）

更に、実際の抵抗Ｒ１，Ｒ２，Ｒ４〜Ｒ６には誤差があるため、上記の変数Ｋ１は誤差の分だけ値が変化する。抵抗Ｒ１，Ｒ２，Ｒ４〜Ｒ６には誤差を考慮し、この誤差に起因する変数Ｋ１の変化量をΔＫ１とすると、ＤＵＴ１３ａに印加される直流電流Ｉ１は以下の（３）式で表される。
Ｉ１＝Ｋ１（１＋α）×Ｖ１＋Ｉｏ＋Ｋ２×Ｖ２ ……（３）
＝Ｋ１×Ｖ１＋α×Ｋ１×Ｖ１＋Ｉｏ＋Ｋ２×Ｖ２
但し、α＝ΔＫ１／Ｋ１

上記（３）式の右辺に着目すると、第１項はアンプ２１，２２及び抵抗Ｒ１〜Ｒ７が理想的なものとしたときにＤＡＣ１０から出力される信号Ｓ１によって生成される電流値を示している。第２項は抵抗Ｒ１，Ｒ２，Ｒ４〜Ｒ６の誤差に起因して生ずるゲインエラーにより生ずる電流値を示している。尚、ゲインエラーを示す第２項は、ＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１に依存する項である。第３項は、オフセット電流を示しており、第４項はオフセット電流を補正する補正電流を示している。

上記（３）式の右辺第２項に示すゲインエラーは直流試験部１１ａ〜１１ｎ毎に異なる。ここで、仮にゲイン調整用ＤＡＣ２４及び抵抗Ｒ７が設けられていないとすると、直流試験部１１ａ〜１１ｎの各々で生ずるゲインエラーを試験部１１ａ〜１１ｎに共通して設けられたＤＡＣ１０で調整しなければならないが、ゲインエラーは直流試験部１１ａ〜１１ｎ毎に異なるため、ゲインエラーを調整することはできない。

このため、ゲイン調整用ＤＡＣ２４及び抵抗Ｒ７を備えない構成では、ゲインエラーを小さくするためには、ゲインエラーを生じさせる抵抗Ｒ１，Ｒ２，Ｒ４〜Ｒ６を高精度のものにする必要がある。抵抗Ｒ１，Ｒ２，Ｒ４〜Ｒ６を高精度のものにする場合において、相対精度の高いネットワーク抵抗を用いれば、前述の変数Ｋ１に含まれる値（ｒ２／ｒ１）及び値（ｒ５／ｒ６）の誤差を小さくすることはできる。例えば、これらの値の誤差を０．０２％以下にすることは容易である。

しかしながら、変数Ｋ１中の値（１／ｒ４）の誤差を小さくするには、アンプＲ４の出力端に接続された抵抗Ｒ４の絶対精度を高くする必要があるが、絶対精度が０．１％以下の抵抗はコストが極めて高く、このような抵抗Ｒ４を直流試験部１１ａ〜１１ｎに備えるとなると、半導体試験装置１のコストが大幅に上昇するため、コスト上昇を抑えつつ高精度化（例えば、ゲインエラー０．１％以下）するには限界がある。

本実施形態の半導体試験装置１は、直流試験部１１ａ〜１１ｎの各々にゲイン調整用ＤＡＣ２４及び抵抗Ｒ７を備えている。ここで、ゲインエラーを調整するために、ゲイン調整用ＤＡＣ２４から出力される制御信号Ｓ３の電圧をＶ３とすると、ＤＵＴ１３ａに印加される直流電流Ｉ１は以下の（４）式で表される。
Ｉ１＝Ｋ１×Ｖ１＋α×Ｋ１×Ｖ１＋Ｋ３×Ｖ３＋Ｉｏ＋Ｋ２×Ｖ２ ……（４）
但し、Ｋ３＝−（ｒ２／ｒ７）（ｒ５／ｒ６）（１／ｒ４）

上記（４）式の右辺と前述した（３）式の右辺とを比較すると、電圧Ｖ３に関する項（Ｋ３×Ｖ３）が第３項目に追加されている。（４）式の右辺において、ゲインエラーを示す項は第２項であり、この第２項はＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１に依存する項である。このため、本実施形態では、電圧Ｖ１の変化に応じてゲイン調整用ＤＡＣ２４から出力される制御信号Ｓ３の電圧Ｖ３を変化させることでゲインエラーを無くしている。

尚、ゲインエラーを無くすためのゲイン調整は、オフセット調整と同様の精度があれば良い。つまり、オフセット調整は、前述した（３）式中のオフセット電流Ｉｏを「０」にすることができる精度があれば十分である。同様に、ゲイン調整は、上記（４）式中の第２項を「０」にすることができる精度があれば十分である。このため、ゲイン調整用ＤＡＣ２４として汎用的な安価なものを用いることができる。ゲイン調整用ＤＡＣ２４は、直流試験部１１ａ〜１１ｎの各々に設ける必要があるが汎用的な安価なものを用いることができるため、コストの大幅な上昇を招かずに高精度の直流試験が可能となる。

次に、オフセット調整値及びゲイン調整値の算出方法について説明する。オフセット調整値及びゲイン調整値の算出は、直流試験部１１ａ〜１１ｎの各々にＤＵＴ１３ａ〜１３ｎが接続されていない状態で行う。この状態で、制御部１２が電圧測定部３０に設けられたリレー３３，３４を制御して閉状態にしておく。これにより、電流生成部２０のアンプ２１に接続された抵抗Ｒ４と、電圧測定部３０に設けられたアンプ３１の正入力端とが抵抗Ｒ８に電気的に接続される。

オフセット調整値を求める場合には、制御部１２はＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１を０［Ｖ］とする制御信号Ｄ１をＤＡＣ１０に出力するとともに、ＤＡＣ２３，２４から出力される信号Ｓ２，Ｓ３の電圧Ｖ２，Ｖ３をそれぞれ０［Ｖ］とする制御信号Ｄ２，Ｄ３を直流試験部１１ａに出力する。尚、直流試験部１１ｂ〜１１ｎにも制御信号Ｄ２，Ｄ３と同様の制御信号を出力する。そして、これらの制御信号を出力しているときに電圧測定部３０に設けられた抵抗Ｒ８に印加される電圧を測定する。即ち、電圧測定部３０のＡＤＣ３２から出力される信号Ｄ４を制御部１２が取得する。そして、制御部１２は、取得した信号Ｄ４の値が「０」になるように、制御信号Ｄ２の値を調整する。制御部１２は、信号Ｄ４の値が「０」になる制御信号Ｄ２の値を求め、この値をオフセット調整値として記憶部１２ａに記憶する。

前述した通り、ゲインエラーを無くすためには、ＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１の変化に応じてゲイン調整用ＤＡＣ２４から出力される制御信号Ｓ３の電圧Ｖ３を変化させる必要がある。このため、制御部１２は以下に説明する手順でゲイン調整値を求める。まず、制御部１２はＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１を最大値Ｖｍにする制御信号Ｄ１を出力し、電圧測定部３０に設けられた抵抗Ｒ８に印加される電圧を示す信号Ｄ４を取得する。尚、制御信号Ｄ１を出力するのと同時に、記憶部１２ａに記憶されているオフセット調整値を読み出して制御信号Ｄ２として出力する。そして、制御部１２は、制御信号Ｄ３を出力し、図２に示す通り、電圧測定部３０での電圧測定結果を示す信号Ｄ４が理想値になるように調整する。

次に、制御部１２はＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１を最小値−Ｖｍにする制御信号Ｄ１を出力し、電圧測定部３０に設けられた抵抗Ｒ８に印加される電圧を示す信号Ｄ４を取得する。次いで、制御部１２は、制御信号Ｄ３を出力し、図２に示す通り、電圧測定部３０での電圧測定結果を示す信号Ｄ４が理想値になるように調整する。図２は、ゲイン調整値の算出方法を説明する図である。

まず、制御部１２はＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１を最大値Ｖｍにする制御信号Ｄ１を出力する。この制御信号Ｄ１を出力している状態で、制御部１３は所定の値の制御信号Ｄ３を出力し、図２（ａ）に示す通り、電圧測定結果を示す信号Ｄ４が理想値Ｑになるように調整する。そして、電圧測定結果を示す信号Ｄ４が理想値Ｑになるときの制御信号Ｄ３の値（ΔＶ３１）を記憶する。同様に、制御部１２はＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１を最小値−Ｖｍにする制御信号Ｄ１を出力し、この制御信号Ｄ１を出力している状態で所定の値の制御信号Ｄ３を出力し、図２（ａ）に示す通り、電圧測定結果を示す信号Ｄ４が理想値−Ｑになるように調整する。そして、電圧測定結果を示す信号Ｄ４が理想値−Ｑになるときの制御信号Ｄ３の値（ΔＶ３２）を記憶する。

以上の処理を終えると、ＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１を最大値Ｖｍにしたときの制御信号Ｄ３の値（ΔＶ３１）と、最小値−Ｖｍにしたときの制御信号Ｄ３の値（ΔＶ３２）とからゲイン補正値を求める。具体的には、図２（ｂ）に示す通り、横軸にＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１をとり、縦軸にゲイン調整用ＤＡＣ２４から出力される信号Ｓ３の電圧Ｖ３をとり、これら２軸からなる平面上に、点（Ｖｍ，ΔＶ３１）と点（−Ｖｍ，ΔＶ３２）とをプロットし、この２点を通る近似直線Ｌを求める。この近似直線Ｌ上の各点が、ＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１に応じたゲイン調整値である。制御部１２は、以上の処理を終えると、求めたゲイン調整値を記憶部１２ａに記憶する。

以上説明した本実施形態の半導体試験装置１は、並列に設けられた複数の直流試験部１１ａ〜１１ｎの各々に汎用的な安価なゲイン調整用ＤＡＣ２４を設け、このゲイン調整用ＤＡＣ２４によって直流試験部１１ａ〜１１ｎの各々で生ずるゲインエラーの調整を個別に行っている。このため、ゲインエラーが直流試験部１１ａ〜１１ｎ毎に異なっていても、個別にゲイン調整することができ、コストの大幅な上昇を招かずに高精度の直流試験を行うことができる。

以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、オフセット調整用ＤＡＣ２３とゲイン調整用ＤＡＣ２４とを直流試験部１１ａ〜１１ｎの各々に備える構成について説明した。しかしながら、ゲイン調整用ＤＡＣ２４でゲイン調整のみならずオフセット調整を行い、オフセット調整用ＤＡＣ２３を省略した構成にすることも可能である。かかる構成の場合には、制御部１２からオフセット調整用ＤＡＣ２３に出力されていた制御信号Ｄ２がゲイン調整用ＤＡＣ２４にも入力されることになる。

また、上記実施形態ではゲイン調整値を算出する際に、制御部１２がＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１を最大値Ｖｍ又は最小値−Ｖｍにする制御信号Ｄ１を出力していたが、制御部１２が出力する制御信号Ｄ１の値は任意である。更に、上記実施形態では、点（Ｖｍ，ΔＶ３１）と点（−Ｖｍ，ΔＶ３２）とを通る近似直線Ｌを求めるようにしていたが、より多くの点を求めて曲線近似を行っても良い。更には、ＤＡＣ１０から出力される信号Ｓ１の電圧Ｖ１毎のゲイン調整値を測定により求めても良い。

また、上述した実施形態では直流試験部１１ａ〜１１ｎがＩＦＶＭ試験を行うものである場合を例に挙げて説明したが、ＩＦＶＭ試験以外に、ＩＦＩＭ試験、ＶＦＩＭ試験を行うものにも本発明を適用することができる。また更には、ＶＦＶＭ試験を行うものにも本発明を適用可能である。

本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。 ゲイン調整値の算出方法を説明する図である。

符号の説明

１ 半導体試験装置
１０ ＤＡＣ
１１ａ〜１１ｎ 直流試験部
１２ 制御部
１２ａ 記憶部
１３ａ〜１３ｎ ＤＵＴ
２０ 電流生成部
２３ オフセット調整用ＤＡＣ
２４ ゲイン調整用ＤＡＣ
３０ 電圧測定部
Ｄ１〜Ｄ３ 制御信号
Ｉ１〜Ｉｎ 直流電流
Ｓ１〜Ｓ３ 制御信号

Claims (9)

1. 複数の被試験デバイスに印加する直流信号の目標値を示すディジタル信号をアナログ信号に変換する第１変換器と、当該第１変換器で変換されたアナログ信号を増幅して前記複数の被試験デバイスのそれぞれに印加する直流信号を生成する複数の直流試験部とを備える半導体試験装置において、
   前記複数の直流試験部の各々は、前記第１変換器で変換されたアナログ信号の増幅率を調整する増幅率調整値を示すディジタル信号をアナログ信号に変換する第２変換器を備えることを特徴とする半導体試験装置。
2. 前記複数の直流試験部の各々が備える前記第２変換器に対して、前記増幅率調整値を示すディジタル信号を出力する制御部を備えることを特徴とする請求項１記載の半導体試験装置。
3. 前記制御部は、前記第１変換器に対して、前記目標値を示すディジタル信号を出力することを特徴とする請求項２記載の半導体試験装置。
4. 前記複数の直流試験部の各々は、前記被試験デバイスに印加する直流信号のオフセットを調整するオフセット調整値を示すディジタル信号をアナログ信号に変換する第３変換器を備えており、
   前記制御部は、前記複数の直流試験部の各々が備える前記第３変換器に対して、前記オフセット調整値を示すディジタル信号を出力することを特徴とする請求項２又は請求項３記載の半導体試験装置。
5. 前記制御部は、前記複数の直流試験部の各々が備える前記第２変換器に対して、前記被試験デバイスに印加する直流信号のオフセットを調整するオフセット調整値を示すディジタル信号を出力することを特徴とする請求項２又は請求項３記載の半導体試験装置。
6. 前記複数の直流試験部の各々は、前記被試験デバイスに前記直流信号を印加して得られる直流信号を測定する測定部を備えることを特徴とする請求項２から請求項５の何れか一項に記載の半導体試験装置。
7. 前記制御部は、前記複数の直流試験部の各々が備える前記測定部の測定結果に基づいて、前記直流試験部の各々に設けられた前記第２変換器に対して出力する前記増幅率調整値を算出することを特徴とする請求項６記載の半導体試験装置。
8. 前記制御部は、値が異なる少なくとも２つの直流信号を前記被試験デバイスに印加したときに得られる前記測定部の測定結果に基づいて前記増幅率調整値を算出することを特徴とする請求項７記載の半導体試験装置。
9. 前記制御部は、算出した前記増幅率調整値を記憶する記憶部を備えることを特徴とする請求項７又は請求項８記載の半導体試験装置。

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