JP2018028957A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2018028957A JP2018028957A JP2016161061A JP2016161061A JP2018028957A JP 2018028957 A JP2018028957 A JP 2018028957A JP 2016161061 A JP2016161061 A JP 2016161061A JP 2016161061 A JP2016161061 A JP 2016161061A JP 2018028957 A JP2018028957 A JP 2018028957A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- calibration
- information
- voltage
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
Landscapes
- Dram (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Abstract
Description
以下に図1乃至図15を用いて、第1実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置がNANDメモリである場合について説明するが、これに限らず、半導体記憶装置は任意の不揮発性半導体メモリであってもよい。また、以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。
図1は、第1実施形態に係るメモリシステム100およびホスト200を示す図である。
11に対してZQキャリブレーション(以下、キャリブレーションと称す場合がある)を実行する。また、ZQキャリブレーション実行回路21は、シーケンサ15の制御に従って、温度記憶回路23に記憶された温度情報(第1温度情報)と温度測定回路22で新たに取得された温度情報(第2温度情報)とを比較する。そして、ZQキャリブレーション実行回路21は、その比較結果に応じて入出力回路11に対してZQキャリブレーションを実行する、または実行しない。
図9は、第1実施形態に係る半導体記憶装置400におけるZQキャリブレーションシーケンスを示すフローチャートである。図9に示す各動作は、シーケンサ15の制御に従った各回路によって実行される。
上述したZQキャリブレーションシーケンスでは、ZQキャリブレーション実行回路21は、第1モードキャリブレーションおよび第2モードキャリブレーションを実行する。第1モードキャリブレーションでは、ZQキャリブレーションコマンドを受信すると、常にキャリブレーションが実行される(ステップS12)。一方、第2モードキャリブレーションでは、ZQキャリブレーションコマンドを受信すると、第1温度情報と第2温度情報との差に応じてキャリブレーションが実行される、または実行されない(ステップS15,S16)。以下に、これら第1モードキャリブレーションおよび第2モードキャリブレーションを実行するためのコマンドシーケンスについて説明する。
上記第1実施形態によれば、半導体記憶装置400は、ZQキャリブレーション制御回路20を備える。ZQキャリブレーション制御回路20は、キャリブレーション時に温度情報を取得し、取得された温度情報と以前のキャリブレーション時の温度情報とを比較する。そして、ZQキャリブレーション制御回路20は、温度変化が小さい時(特性の変化が小さい時)にキャリブレーションを行わず、温度変化の大きい時(特性の変化が大きい時)のみにキャリブレーションを実行する。これにより、キャリブレーションの時間を最小限にすることができ、データ転送の制限を抑制することができる。
以下に図16および図17を用いて、第2実施形態に係る半導体記憶装置について説明する。上記第1実施形態では、温度測定回路22がキャリブレーションの時に温度情報を取得した。これに対し、第2実施形態では、温度測定回路22は、キャリブレーション直前のコア動作の時に温度情報を取得する。以下に、第2実施形態について詳説する。
図16は、第2実施形態に係る半導体記憶装置400におけるZQキャリブレーションシーケンスを示すフローチャートである。
通常、NANDメモリでは、コア動作の時に温度情報が取得される。上記第2実施形態では、ZQキャリブレーション制御回路20は、キャリブレーション直前のコア動作時に温度情報を取得し、取得された温度情報と以前のキャリブレーション直前のコア動作時の温度情報とを比較する。すなわち、温度情報は、ZQキャリブレーションコマンドではなく、通常通りにコア動作コマンドに応じて取得される。このため、ZQキャリブレーションコマンドに応じて温度情報を取得する必要はなく、第1実施形態よりもZQキャリブレーションコマンドに応じた動作を減らすことができる。その結果、データ出力の制限をより抑制することができる。
以下に図19および図20を用いて、第3実施形態に係る半導体記憶装置について説明する。上記第1実施形態では、ZQキャリブレーション制御回路20が、温度情報を取得し、温度情報の変化に応じてキャリブレーションを行った。これに対し、第3実施形態では、ZQキャリブレーション制御回路20が、電圧情報を取得し、電圧情報の変化に応じてキャリブレーションを行う。以下に、第3実施形態について詳説する。
図19は、第3実施形態に係る半導体記憶装置400を示す図である。
図20は、第3実施形態に係る半導体記憶装置400におけるZQキャリブレーションシーケンスを示すフローチャートである。
上記第3実施形態によれば、ZQキャリブレーション制御回路20は、キャリブレーション時に電圧情報を取得し、取得された電圧情報と以前のキャリブレーション時の電圧情報とを比較する。そして、ZQキャリブレーション制御回路20は、電圧変化が小さい時(特性の変化が小さい時)にキャリブレーションを行わず、電圧変化の大きい時(特性の変化が大きい時)のみにキャリブレーションを実行する。これにより、第1実施形態と同様の効果を得ることができる。
以下に図21を用いて、第4実施形態に係る半導体記憶装置について説明する。第4実施形態は、第2実施形態と第3実施形態の組み合わせである。すなわち、第4実施形態では、電圧測定回路24は、キャリブレーション直前のコア動作時に電圧情報を取得する。以下に、第4実施形態について詳説する。
図21は、第4実施形態に係る半導体記憶装置400におけるZQキャリブレーションシーケンスを示すフローチャートである。
上記第4実施形態では、ZQキャリブレーション制御回路20は、キャリブレーション直前のコア動作時に電圧情報を取得し、取得された電圧情報と以前のキャリブレーション直前のコア動作時の電圧情報とを比較する。このため、ZQキャリブレーションコマンドに応じて電圧情報を取得する必要はなく、第3実施形態よりもZQキャリブレーションコマンドに応じた動作を減らすことができる。その結果、第2実施形態と同様の効果を得ることができる。
Claims (11)
- メモリセルアレイと、
前記メモリセルアレイに記憶されたデータを外部のコントローラに出力する第1回路と、
前記第1回路に対してキャリブレーションを実行する第2回路と、
を具備し、
前記第2回路は、
前記コントローラから第1コマンドを受信した時に第1モードキャリブレーションを実行し、
前記コントローラから前記第1コマンドと異なる第2コマンドを受信した時に前記第1モードキャリブレーションと異なる第2モードキャリブレーションを実行する
半導体記憶装置。 - 前記第1モードキャリブレーションは、前記第1回路に対してキャリブレーションを実行することを含み、
前記第2モードキャリブレーションは、前記第1回路の第1情報と前記第1回路の第2情報とを比較してその差が第1値以上である場合に前記第1回路に対してキャリブレーションを実行することを含む
請求項1の半導体記憶装置。 - メモリセルアレイと、
前記メモリセルアレイに記憶されたデータを外部のコントローラに出力する第1回路と、
前記第1回路に対してキャリブレーションを実行する第2回路と、
を具備し、
前記第2回路は、
前記第1回路の第1情報を取得するとともに前記第1回路に対してキャリブレーションを実行し、
前記第1回路の第2情報を取得するとともに前記第1情報と前記第2情報とを比較してその差が第1値以上である場合に前記第1回路に対してキャリブレーションを実行する
半導体記憶装置。 - 前記第1値は、電源オン時に受信される第1コマンドに応じて設定される請求項3の半導体記憶装置。
- 前記第1情報および前記第2情報は、前記第1回路の温度情報である請求項3に記載の半導体記憶装置。
- 前記第1情報および前記第2情報は、前記第1回路に印加された電圧情報である請求項3に記載の半導体記憶装置。
- メモリセルアレイと、
前記メモリセルアレイに記憶されたデータを外部のコントローラに出力する第1回路と、
前記第1回路に対してキャリブレーションを実行する第2回路と、
を具備し、
前記第2回路は、
前記第1回路の第1情報を取得するとともに前記メモリセルアレイに対して第1動作を実行し、
前記第1回路に対してキャリブレーションを実行し、
前記第1回路の第2情報を取得するとともに前記メモリセルアレイに対して第2動作を実行し、
前記第1情報と前記第2情報とを比較してその差が第1値以上である場合に前記第1回路に対してキャリブレーションを実行する
半導体記憶装置。 - 前記第1動作および前記第2動作は、読み出しである請求項7の半導体記憶装置。
- 前記第1値は、電源オン時に受信される第1コマンドに応じて設定される請求項7の半導体記憶装置。
- 前記第1情報および前記第2情報は、前記第1回路の温度情報である請求項7に記載の半導体記憶装置。
- 前記第1情報および前記第2情報は、前記第1回路に印加された電圧情報である請求項7に記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016161061A JP6640677B2 (ja) | 2016-08-19 | 2016-08-19 | 半導体記憶装置 |
TW106104801A TWI653641B (zh) | 2016-08-19 | 2017-02-14 | Semiconductor memory device |
US15/442,684 US10121549B2 (en) | 2016-08-19 | 2017-02-26 | Semiconductor memory device |
CN201710134239.1A CN107767894B (zh) | 2016-08-19 | 2017-03-08 | 半导体存储装置 |
US16/144,597 US10418112B2 (en) | 2016-08-19 | 2018-09-27 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016161061A JP6640677B2 (ja) | 2016-08-19 | 2016-08-19 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018028957A true JP2018028957A (ja) | 2018-02-22 |
JP6640677B2 JP6640677B2 (ja) | 2020-02-05 |
Family
ID=61192091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016161061A Active JP6640677B2 (ja) | 2016-08-19 | 2016-08-19 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US10121549B2 (ja) |
JP (1) | JP6640677B2 (ja) |
CN (1) | CN107767894B (ja) |
TW (1) | TWI653641B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6640677B2 (ja) * | 2016-08-19 | 2020-02-05 | キオクシア株式会社 | 半導体記憶装置 |
JP2018045743A (ja) | 2016-09-13 | 2018-03-22 | 東芝メモリ株式会社 | 半導体装置及びメモリシステム |
JP2020027674A (ja) | 2018-08-10 | 2020-02-20 | キオクシア株式会社 | 半導体メモリ |
CN111933205B (zh) * | 2020-08-04 | 2023-02-24 | 西安紫光国芯半导体有限公司 | Zq校准器、zq校准方法以及多通道存储器 |
JP2023043011A (ja) | 2021-09-15 | 2023-03-28 | キオクシア株式会社 | 半導体記憶装置 |
JP2023127385A (ja) * | 2022-03-01 | 2023-09-13 | キオクシア株式会社 | メモリシステム |
CN115938424B (zh) * | 2023-03-03 | 2023-06-23 | 长鑫存储技术有限公司 | 一种电阻校准电路、电阻校准方法和存储器 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010117987A (ja) * | 2008-11-14 | 2010-05-27 | Denso Corp | メモリ制御装置、およびメモリ制御プログラム |
US20110066798A1 (en) * | 2009-09-11 | 2011-03-17 | Elpida Memory, Inc. | Semiconductor device having calibration circuit that adjusts an impedance of output buffer and data processing system including the same |
US20110102073A1 (en) * | 2009-11-05 | 2011-05-05 | Elpida Memory, Inc. | Semiconductor device, system with semiconductor device, and calibration method |
US20140185384A1 (en) * | 2013-01-02 | 2014-07-03 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including simultaneous impedance calibration |
US20140244947A1 (en) * | 2013-02-28 | 2014-08-28 | SK Hynix Inc. | Memory, memory system including the same, and operation method of memory controller |
US20160092130A1 (en) * | 2014-09-30 | 2016-03-31 | Kyung-eun CHOI | Memory device, memory system, and method of controlling memory device |
WO2016160276A1 (en) * | 2015-03-27 | 2016-10-06 | Intel Corporation | Impedance compensation based on detecting sensor data |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4199789B2 (ja) * | 2006-08-29 | 2008-12-17 | エルピーダメモリ株式会社 | 半導体装置の出力回路調整方法 |
KR100862316B1 (ko) * | 2007-03-08 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리장치, 반도체 메모리장치의 zq캘리브래이션동작 제어회로 및 반도체 메모리장치의 zq캘리브래이션방법 |
KR100902104B1 (ko) | 2007-06-08 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
KR101045086B1 (ko) | 2009-06-08 | 2011-06-29 | 주식회사 하이닉스반도체 | 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치 |
CN103455077B (zh) * | 2012-05-31 | 2016-08-03 | 华为技术有限公司 | 一种自适应调整电压的方法、装置及系统 |
KR20140008745A (ko) * | 2012-07-11 | 2014-01-22 | 삼성전자주식회사 | 자기 메모리 장치 |
US9779039B2 (en) | 2013-08-29 | 2017-10-03 | Micron Technology, Inc. | Impedance adjustment in a memory device |
KR102185284B1 (ko) | 2013-12-12 | 2020-12-01 | 삼성전자 주식회사 | 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법 |
CN103811059B (zh) * | 2014-02-28 | 2016-04-13 | 北京航空航天大学 | 一种非挥发存储器参考校准电路与方法 |
JP2015176309A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体記憶装置 |
US10261697B2 (en) * | 2015-06-08 | 2019-04-16 | Samsung Electronics Co., Ltd. | Storage device and operating method of storage device |
KR20170061418A (ko) * | 2015-11-26 | 2017-06-05 | 삼성전자주식회사 | 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치 |
JP6640677B2 (ja) * | 2016-08-19 | 2020-02-05 | キオクシア株式会社 | 半導体記憶装置 |
-
2016
- 2016-08-19 JP JP2016161061A patent/JP6640677B2/ja active Active
-
2017
- 2017-02-14 TW TW106104801A patent/TWI653641B/zh active
- 2017-02-26 US US15/442,684 patent/US10121549B2/en active Active
- 2017-03-08 CN CN201710134239.1A patent/CN107767894B/zh active Active
-
2018
- 2018-09-27 US US16/144,597 patent/US10418112B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010117987A (ja) * | 2008-11-14 | 2010-05-27 | Denso Corp | メモリ制御装置、およびメモリ制御プログラム |
US20110066798A1 (en) * | 2009-09-11 | 2011-03-17 | Elpida Memory, Inc. | Semiconductor device having calibration circuit that adjusts an impedance of output buffer and data processing system including the same |
JP2011081893A (ja) * | 2009-09-11 | 2011-04-21 | Elpida Memory Inc | 半導体装置及びこれを備えるデータ処理システム |
US20110102073A1 (en) * | 2009-11-05 | 2011-05-05 | Elpida Memory, Inc. | Semiconductor device, system with semiconductor device, and calibration method |
JP2011101143A (ja) * | 2009-11-05 | 2011-05-19 | Elpida Memory Inc | 半導体装置及びそのシステムとキャリブレーション方法 |
US20140185384A1 (en) * | 2013-01-02 | 2014-07-03 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including simultaneous impedance calibration |
US20140244947A1 (en) * | 2013-02-28 | 2014-08-28 | SK Hynix Inc. | Memory, memory system including the same, and operation method of memory controller |
US20160092130A1 (en) * | 2014-09-30 | 2016-03-31 | Kyung-eun CHOI | Memory device, memory system, and method of controlling memory device |
WO2016160276A1 (en) * | 2015-03-27 | 2016-10-06 | Intel Corporation | Impedance compensation based on detecting sensor data |
Also Published As
Publication number | Publication date |
---|---|
JP6640677B2 (ja) | 2020-02-05 |
US20190027223A1 (en) | 2019-01-24 |
US10418112B2 (en) | 2019-09-17 |
US20180053556A1 (en) | 2018-02-22 |
TWI653641B (zh) | 2019-03-11 |
CN107767894B (zh) | 2021-05-28 |
TW201807705A (zh) | 2018-03-01 |
CN107767894A (zh) | 2018-03-06 |
US10121549B2 (en) | 2018-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6640677B2 (ja) | 半導体記憶装置 | |
US9570173B2 (en) | Semiconductor storage device and memory system | |
US10916276B2 (en) | Nonvolatile memory and memory system | |
CN105989880B (zh) | 半导体存储装置 | |
JP3833970B2 (ja) | 不揮発性半導体メモリ | |
TW201830401A (zh) | 半導體記憶裝置 | |
JP2014179151A (ja) | 半導体記憶装置 | |
JP5992983B2 (ja) | 不揮発性半導体記憶装置 | |
JP2014157650A (ja) | 半導体記憶装置 | |
KR20130011058A (ko) | 반도체 장치 및 이의 동작방법 | |
JP7332343B2 (ja) | 半導体記憶装置 | |
JP2014175022A (ja) | 半導体記憶装置及びそのデータ書き込み方法 | |
US20100128526A1 (en) | Multi-level nonvolatile semiconductor memory | |
US9697904B2 (en) | Integrated circuit for mirroring and amplifying a sensing current and operation method thereof | |
JP4919775B2 (ja) | 不揮発性半導体記憶装置 | |
US10431312B2 (en) | Nonvolatile memory apparatus and refresh method thereof | |
KR20120013539A (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
JP2009176372A (ja) | 半導体記憶装置 | |
JP5814961B2 (ja) | 不揮発性半導体記憶装置 | |
US20230072387A1 (en) | Multi-bit writing and verification in semiconductor memory device | |
US20230317178A1 (en) | Semiconductor memory device | |
US20220270691A1 (en) | Semiconductor storage device | |
JP2023143612A (ja) | 基準電位生成回路および半導体記憶装置 | |
JP2021163509A (ja) | 半導体記憶装置 | |
JP2014086120A (ja) | 半導体記憶装置及びその半導体記憶装置を用いたメモリシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170525 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180831 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181009 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190417 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190507 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190705 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191226 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6640677 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |