TWI653641B

TWI653641B - Semiconductor memory device

Info

Publication number: TWI653641B
Application number: TW106104801A
Authority: TW
Inventors: 柳平康輔
Original assignee: 東芝記憶體股份有限公司
Priority date: 2016-08-19
Filing date: 2017-02-14
Publication date: 2019-03-11
Also published as: TW201807705A; JP6640677B2; US10418112B2; JP2018028957A; CN107767894B; US10121549B2; US20190027223A1; US20180053556A1; CN107767894A

Abstract

實施形態係提供一種可減少ZQ校準之時間、抑制資料傳送限制之半導體記憶裝置。實施形態之半導體記憶裝置具備記憶胞陣列10、將記憶於上述記憶胞陣列之資料輸出至外部之控制器300之第1電路11、及對上述第1電路執行校準之第2電路20。上述第2電路係於自上述控制器接收到第1指令NormalZQcalCMD時，執行第1模式校準，且於自上述控制器接收到與上述第1指令不同之第2指令SPZQcalCMD時，執行與上述第1模式校準不同之第2模式校準。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

半導體記憶裝置中之資料等之輸入輸出緩衝器(輸入輸出電路)之特性係因PVT(Process Voltage Temperature，製程電壓溫度)之變動而變化。若該特性偏離適當範圍，則高速資料傳送變得困難。因此，必須將輸入輸出電路之特性變化修正，收斂於合理範圍內。作為該方法，建議有ZQ(Zero Quotient)校準功能。ZQ校準係藉由使用與輸入輸出電路之信號線連接之終端電阻，而動態地修正輸入輸出電路之信號線之阻抗。該ZQ校準係為維持輸入輸出電路之信號而頻繁地執行。然而，於ZQ校準中，無法利用輸入輸出電路。因此，若頻繁地執行ZQ校準，則無法執行輸入輸出電路所進行之資料傳送，導致資料傳送受到限制。

實施形態係提供一種可減少ZQ校準之時間，抑制資料傳送限制之半導體記憶裝置。實施形態之半導體記憶裝置具備記憶胞陣列、將記憶於上述記憶胞陣列之資料輸出至外部之控制器之第1電路、及對上述第1電路執行校準之第2電路。上述第2電路係於自上述控制器接收到第1指令時執行第1模式校準，且於自上述控制器接收到與上述第1指令不同之第2指令時執行與上述第1模式校準不同之第2模式校準。

以下參照圖式，說明本實施形態。於圖式中，對於同一部分標註同一參照符號。＜第1實施形態＞以下，使用圖1至圖15，對第1實施形態之半導體記憶裝置進行說明。以下，對半導體記憶裝置為NAND(反及)記憶體之情形進行說明，但不限於此，半導體記憶裝置亦可為任意之非揮發性半導體記憶體。又，以下之說明中，「連接」不僅包括直接連接之情形，亦包括經由任意之元件而連接之情形。[第1實施形態之構成例]圖1係表示第1實施形態之記憶系統100及主機200之圖。如圖1所示，記憶系統100具有控制器300及NAND記憶體(半導體記憶裝置)400。控制器300係基於例如來自主機200之資料(使用者資料等)、指令、及位址，控制NAND記憶體400。控制器300將來自主機200之資料、指令、及位址傳送至NAND記憶體400。又，控制器300產生各種信號，且將其等輸出至NAND記憶體400。再者，於圖1中，配置有5個NAND記憶體400，但不限於此，可進行適當變更。圖2係表示第1實施形態之半導體記憶裝置400之圖。圖3係表示第1實施形態之半導體記憶裝置400中之記憶胞陣列10之圖。如圖2所示，半導體記憶裝置400具有記憶胞陣列10、輸入輸出電路11、邏輯控制電路12、就緒/忙碌控制電路13、暫存器14、定序器15、電壓產生電路16、列解碼器17、感測放大器18、及ZQ校準控制電路20。記憶胞陣列10具備複數個區塊BLK(BLK0、BLK1、…)。更具體而言，如圖3所示，區塊BLK0包含複數個NAND串ST。各NAND串ST包含例如n個(n為2以上之整數)記憶胞電晶體MC(MC0～MCn-1)、及選擇電晶體S1、S2。記憶胞電晶體MC(以下，亦存在簡稱為記憶胞MC之情形)具備包括控制閘極及電荷累積層之積層閘極，且非揮發性地保持資料。記憶胞電晶體MC0～MCn-1係串聯地形成其電流路徑。一端側之記憶胞電晶體MCn-1之第1端子係連接於選擇電晶體S1之第1端子，另一端側之記憶胞電晶體MC0之第1端子係連接於選擇電晶體S2之第1端子。複數個選擇電晶體S1之閘極係共通連接於選擇閘極線SGD。另一方面，複數個選擇電晶體S2之閘極係共通連接於選擇閘極線SGS。又，記憶胞電晶體MC0～MCn-1之控制端子係分別共通連接於字元線WL0～WLn-1之各字元線。又，記憶胞陣列10內矩陣狀配置之NAND串ST中位於同一行(於區塊BLK間排列)之NAND串ST之選擇電晶體S1之第2端子係共通連接於任一個位元線BL(BL0～BLm-1，m為2以上之整數)。又，選擇電晶體S2之第2端子係共通連接於源極線SL。源極線SL係於例如複數個區塊BLK內共通。位於同一區塊BLK內之記憶胞電晶體MC之資料係例如批量地被抹除。相對於此，資料之讀出及寫入係於與任一區塊BLK之任一字元線WL共通地連接之複數個記憶胞電晶體MC之每一個記憶胞電晶體MC中批量地執行。將該資料單位稱為「頁面」。區塊BLK1、BLK2之結構因與區塊BLK0相同而省略。如圖2所示，輸入輸出電路11係自半導體記憶裝置400之外部(控制器300)收發信號DQ(DQ0～DQ7)。信號DQ包含指令、位址、及資料等。輸入輸出電路11將來自外部之指令及位址傳送至暫存器14。輸入輸出電路11將來自外部之寫入資料傳送至感測放大器18，且將來自感測放大器18之讀出資料傳送至外部。又，輸入輸出電路11自外部接收電壓Vref。電壓Vref係基準電壓，且成為各動作中之電壓之基準。又，輸入輸出電路11將資料選通信號DQS,/DQS與讀出資料一同地發送至外部。讀出資料係與信號DQS,/DQS同步地讀出。邏輯控制電路12係自外部接收各種控制信號，控制輸入輸出電路11及定序器15。作為該控制信號，例如使用晶片啟動信號/CE、指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號/WE、讀取啟動信號RE,/RE、寫入保護信號/WP、及資料選通信號DQS,/DQS。信號/CE係將半導體記憶裝置400設為啟動。信號CLE及ALE分別對輸入輸出電路11通知信號DQ為指令及位址。信號/WE對輸入輸出電路11指示信號DQ之輸入。信號RE,/RE對輸入輸出電路11指示信號DQ之輸出。信號/WP於例如電源接通斷開時將半導體記憶裝置400設為保護狀態。信號DQS,/DQS係與寫入資料一同地被接收。寫入資料係與信號DQS,/DQS同步地被寫入。就緒/忙碌控制電路13將信號/RB傳送至外部，對外部通知半導體記憶裝置400之狀態。信號/RB表示半導體記憶裝置400為就緒狀態(受理來自外部之指令之狀態)抑或是忙碌狀態(不受理來自外部之指令之狀態)。暫存器14係保持指令及位址。暫存器14將位址傳送至列解碼器17及感測放大器18，並且將指令傳送至定序器15。又，暫存器14保持用以控制基於指令而執行之序列之各種表格。定序器15係接收指令，並參照暫存器14之各種表格。繼而，定序器15按照各種表格中所示之資訊，控制半導體記憶裝置400之整體。電壓產生電路16按照定序器15之控制，產生資料之寫入、讀出及抹除等動作所需之電壓。電壓產生電路16將所產生之電壓供給至列解碼器17及感測放大器18。列解碼器17自暫存器14接收列位址，且基於列位址選擇記憶胞陣列10內之字元線WL。繼而，列解碼器17將來自電壓產生電路16之電壓供給至所選擇之字元線WL。感測放大器18經由記憶胞陣列10內之位元線BL將記憶胞MC之資料讀出，或者經由位元線BL將資料寫入至記憶胞陣列10內之記憶胞MC。感測放大器18包括未圖示之資料鎖存器，且資料鎖存器暫時地記憶寫入資料及讀出資料。感測放大器18自暫存器14接收行位址，且基於行位址將資料鎖存器之資料輸出至輸入輸出電路11。ZQ校準控制電路20具備ZQ校準執行電路21、溫度測定電路22、及溫度記憶電路23。溫度測定電路22係按照定序器15之控制，測定輸入輸出電路11之溫度，獲取溫度資訊。溫度記憶電路23係例如鎖存器，且記憶按照定序器15之控制藉由溫度測定電路22而獲取之溫度資訊。ZQ校準執行電路21係按照定序器15之控制，對輸入輸出電路11執行ZQ校準(以下，存在稱為校準之情形)。又，ZQ校準執行電路21係按照定序器15之控制，將記憶於溫度記憶電路23中之溫度資訊(第1溫度資訊)與藉由溫度測定電路22重新獲取之溫度資訊(第2溫度資訊)進行比較。繼而，ZQ校準執行電路21根據該比較結果，對輸入輸出電路11執行或不執行ZQ校準。此處，所謂ZQ校準係指利用連接於ZQ校準執行電路21之外部電阻(終端電阻)R，調整輸入輸出電路11之輸出阻抗(輸出電阻)之功能。更具體而言，於ZQ校準執行電路21內(電阻R與輸入輸出電路11之間)，設置有並聯連接之複數個電晶體。繼而，藉由選擇性地接通電晶體，而調整通道已導通之電晶體之數量(已導通之通道寬度之和)，從而調整輸入輸出電路11之輸出電阻。該ZQ校準係主要於將資料輸出至外部時執行。以下，對ZQ校準詳細地說明。圖4係表示第1實施形態之半導體記憶裝置400中之ZQ校準執行電路21之一例之圖。如圖4所示，ZQ校準執行電路21包含上拉電路21A、21B、下拉電路21C、及上拉/下拉控制電路21D。上拉/下拉控制電路21D係接收信號PULLUP、PULLDOWN，控制上拉電路21A、21B及下拉電路21C。上拉/下拉控制電路21D係將電壓VZQP0-VZQP4供給至上拉電路21A。上拉電路21A電性連接於ZQ焊墊ZQP。ZQ焊墊ZQP經由電阻R而接地。ZQ焊墊ZQP之電壓VPULLUP被供給至上拉/下拉控制電路21D。另一方面，上拉電路21B及下拉電路21C構成複製緩衝區。上拉/下拉控制電路21D係對上拉電路21B供給電壓VZQP0-VZQP4，且對下拉電路21C供給電壓VZQN0-VZQN4。上拉電路21B及下拉電路21C電性連接於節點A。節點A之電壓VPULLDOWN被供給至上拉/下拉控制電路21D。圖5係表示第1實施形態之半導體記憶裝置400中之上拉電路21A之圖，圖6係表示第1實施形態之半導體記憶裝置400中之上拉電路21B之圖，圖7係表示第1實施形態之半導體記憶裝置400中之下拉電路21C之圖。如圖5所示，上拉電路21A包含PMOS電晶體P0A-P4A。對PMOS電晶體P0A-P4A之第1端子(源極及汲極之一者)分別供給電壓VCCQ，且將PMOS電晶體P0A-P4A之第2端子(源極及汲極之另一者)分別電性連接於ZQ焊墊ZQP。又，對PMOS電晶體P0A-P4A之閘極分別供給電壓VZQP0-VZQP4之各者。如圖6所示，上拉電路21B包含PMOS電晶體P0B-P4B。對PMOS電晶體P0B-P4B之第1端子(源極及汲極之一者)分別供給電壓VCCQ，且將PMOS電晶體P0B-P4B之第2端子(源極及汲極之另一者)分別電性連接於節點A。又，對PMOS電晶體P0B-P4B之閘極分別供給電壓VZQP0-VZQP4之各者。如圖7所示，下拉電路21C包含NMOS電晶體N0-N4。NMOS電晶體N0-N4之第1端子(源極及汲極之一者)分別電性連接於節點A，且將NMOS電晶體N0-N4之第2端子(源極及汲極之另一者)分別接地。又，對MOS電晶體N0-N4之閘極分別供給電壓VZQN0-VZQN4之各者。ZQ校準係如圖4所示，將電阻R連接於ZQ焊墊ZQP而執行。該電阻R係輸入輸出電路11所需之電阻值。ZQ校準中，以電阻R與上拉電路21A、21B之阻抗成為相同之方式，決定電壓VZQP0-VZQP4。進而，以上拉電路21B之阻抗與下拉電路21C之阻抗成為相同之方式，決定電壓VZQN0-VZQN4。且，藉由將獲得之電壓VZQP0-VZQP4、VZQN0-VZQN4適當地供給至輸入輸出電路11之未圖示之各電晶體之閘極，而將輸入輸出電路11之輸出阻抗調整為最佳值。以下，說明ZQ校準之一例。圖8係表示第1實施形態之半導體記憶裝置400中之ZQ校準時之各種信號之時序圖之一例之圖。於圖8中，施加至ZQ焊墊ZQP之電壓為電壓VPULLUP，且施加至節點A之電壓為電壓VPULLDOWN。如圖8所示，首先，於時刻T1，半導體記憶裝置400成為忙碌狀態。如此一來，信號PULLUP被激活(成為H位準)。於該信號PULLUP被激活之期間，進行上拉電路21A之阻抗調整。於上拉電路21A之阻抗調整中，上拉/下拉控制電路21D將ZQ焊墊ZQP之電壓VPULLUP與基準電壓VCCQ/2進行比較，以該等電壓變為相等之方式調整電壓VZQP0-VZQP4。更具體而言，首先，上拉/下拉控制電路21D將電壓VZQP0-VZQP4設定為全H位準(11111)作為初始值。藉此，上拉電路21A之PMOS電晶體P0A-P4A斷開。此時，ZQ焊墊ZQP之電壓VPULLUP為例如接地電壓，小於基準電壓VCCQ/2。其結果，上拉/下拉控制電路21D將電壓VZQP0-VZQP4進行遞減計數，將電壓VZQP0-VZQP4設定為(01111)。此處，所謂遞減計數係指將電壓VZQP0-VZQP4之任一個0(L位準)改變為1(H位準)。又，所謂遞增計數係指將電壓VZQP0-VZQP4之任一個1(H位準)改變為0(L位準)。若將電壓VZQP0-VZQP4設定為(01111)，則上拉電路21A之PMOS電晶體P0A接通，且PMOS電晶體P1A-P4A斷開。藉此，ZQ焊墊ZQP之電壓VPULLUP因電壓VCCQ而略微地變大。此處，若電壓VPULLUP仍小於基準電壓VCCQ/2，則上拉/下拉控制電路21D將電壓VZQP0-VZQP4遞減計數為(00111)。其結果，ZQ焊墊ZQP之電壓VPULLUP因電壓VCCQ而進一步變大。若如此般電壓VPULLUP仍小於基準電壓VCCQ/2，則依序反覆進行電壓VZQP0-VZQP4之遞減計數，從而電壓VPULLUP變大。即，上拉電路21A之阻抗不斷地下降。另一方面，若電壓VPULLUP變得大於基準電壓VCCQ/2，則將電壓VZQP0-VZQP4進行遞增計數。例如，電壓VZQP0-VZQP4為(00011)時被設定為(00111)。以此方式藉由ZQ焊墊ZQP之電壓VPULLUP與基準電壓VCCQ/2之大小，而將電壓VZQP0-VZQP進行遞減/遞增計數。其結果，ZQ焊墊ZQP之電壓VPULLUP於基準電壓VCCQ/2附近變得穩定。若ZQ焊墊ZQP之電壓VPULLUP於基準電壓VCCQ/2附近穩定，則信號PULLUP不被激活(成為L位準)。藉此，上拉/下拉控制電路21D將電壓VZQP0-VZQP4之計數結束，且使此時之計數值固定。繼而，因電壓VZQP0-VZQP4確定，故上拉電路21A之阻抗調整結束。此時之上拉電路21A之阻抗係與電阻R相等之值。於上述動作之期間，亦同樣地進行上拉電路21B之阻抗調整。更具體而言，亦於上拉電路21B中，設定與上拉電路21A相同之電壓VZQP0-VZQP4。即，上拉電路21B之阻抗設定為與上拉電路21A相同。繼而，將下拉電路21C之阻抗調整為與上拉電路21A之阻抗相同。更具體而言，於上拉電路21A之阻抗已固定之狀態、即上拉電路21B之阻抗已固定之狀態下，將信號PULLDOWN激活(成為H位準)。於該信號PULLDOWN被激活之期間中，進行下拉電路21C之阻抗調整。於下拉電路21C之阻抗調整中，上拉/下拉控制電路21D將節點A之電壓VPULLDOWN與基準電壓VCCQ/2進行比較，且以該等電壓變為相等之方式調整電壓VZQN0-VZQN4。更具體而言，首先，上拉/下拉控制電路21D將電壓VZQN0-VZQN4設定為全L位準(00000)作為初始值。藉此，下拉電路21C之NMOS電晶體N0-N4斷開。此時，節點A之電壓VPULLDOWN為例如電源電壓，大於基準電壓VCCQ/2。其結果，上拉/下拉控制電路21D將電壓VZQN0-VZQN4進行遞增計數，將電壓VZQN0-VZQN4設定為(10000)。若將電壓VZQN0-VZQN4設定為(10000)，則下拉電路21C之NMOS電晶體N0接通，NMOS電晶體N1-N4斷開。藉此，節點A之電壓VPULLDOWN因接地電壓而變小。繼而，若電壓VPULLDOWN大於基準電壓VCCQ/2，則上拉/下拉控制電路21D將電壓VZQN0-VZQN4遞增計數為(11000)。其結果，節點A之電壓VPULLDOWN因接地電壓而進一步變小。若如此般電壓VPULLDOWN大於基準電壓VCCQ/2，則依序地反覆進行電壓VZQN0-VZQN4之遞增計數，從而電壓VPULLDOWN變小。即，下拉電路21C之阻抗不斷地下降。另一方面，若電壓VPULLDOWN變得小於基準電壓VCCQ/2，則將電壓VZQN0-VZQN4進行遞減計數。例如，電壓VZQN0-VZQN4為(11100)時被設定為(11000)。以此方式藉由節點A之電壓VPULLDOWN與基準電壓VCCQ/2之大小，而將電壓VZQN0-VZQN4進行遞增/遞減計數。其結果，節點A之電壓VPULLDOWN於基準電壓VCCQ/2附近變得穩定。若節點A之電壓VPULLDOWN於基準電壓VCCQ/2附近穩定，則於時刻T2，信號PULLDOWN不被激活(成為L位準)。繼而，半導體記憶裝置400成為就緒狀態。藉此，上拉/下拉控制電路21D使電壓VZQN0-VZQN4之計數結束，將此時之計數值固定。繼而，因電壓VZQN0-VZQN4確定，故下拉電路21C之阻抗調整結束。此時之下拉電路21C之阻抗係與上拉電路21B之阻抗相等之值。即，上拉電路21A、21B、21C之阻抗被設定為與電阻R相等之值。再者，雖然表示了將ZQ校準執行電路21、溫度測定電路22、及溫度記憶電路23設置於ZQ校準控制電路20中之示例，但不限於此，該等電路亦可獨立地設置。[第1實施形態之ZQ校準序列]圖9係表示第1實施形態之半導體記憶裝置400中之ZQ校準序列之流程圖。圖9中所示之各動作係由基於定序器15控制之各電路執行。如圖9所示，首先，於步驟S11中，利用輸入輸出電路11，自外部之控制器300接收第1次(最初)之ZQ校準指令。繼而，於步驟S12中，利用溫度測定電路22，測定輸入輸出電路11之溫度，且獲取該測定到之溫度作為第1溫度資訊。又，利用ZQ校準執行電路21，對輸入輸出電路11執行校準。進而，將由溫度測定電路22獲取之第1溫度資訊記憶於溫度記憶電路23。其後，執行各項動作。繼而，於步驟S13中，利用輸入輸出電路11，自外部之控制器300接收第2次之ZQ校準指令。繼而，於步驟S14中，利用溫度測定電路22，測定輸入輸出電路11之溫度，且獲取該測定所得之溫度作為第2溫度資訊。繼而，於步驟S15中，利用ZQ校準執行電路21，將記憶於溫度記憶電路23之第1溫度資訊與由溫度測定電路22獲取之第2溫度資訊進行比較。更具體而言，判斷第1溫度資訊與第2溫度資訊之差是否為第1值以上。第1值係預先設定之值，或者由下述之set feature序列所設定之值。第1值係根據例如半導體記憶裝置之動作速度之必要性而適當地設定。例如，於高速動作之情形時，第1值為2～3℃左右，於低速動作之情形時，第1值為10℃左右。當於步驟S15中第1溫度資訊與第2溫度資訊之差為第1值以上時，於步驟S16中，利用ZQ校準執行電路21對輸入輸出電路11執行校準。又，將由溫度測定電路22獲取之第2溫度資訊記憶於溫度記憶電路23。即，溫度記憶電路23之溫度資訊自第1溫度資訊更新為第2溫度資訊。另一方面，於步驟S15中若第1溫度資訊與第2溫度資訊之差小於第1值時，不進行校準及溫度資訊之更新。圖10係表示圖9之流程圖中之各種信號之具體例之時序圖。更具體而言，圖10(a)係表示圖9之步驟S15中為No之情形(第1具體例)，圖10(b)係表示圖9之步驟S15中為Yes之情形(第2具體例)。如圖10(a)所示，於第1具體例中，首先，於時刻T1，輸入輸出電路11自控制器300接收第1次之ZQ校準指令ZQcalCMD作為信號DQ(步驟S11)。藉此，於時刻T2，半導體記憶裝置400成為忙碌狀態。且，溫度測定電路22獲取第1溫度資訊，ZQ校準執行電路21執行校準，溫度記憶電路23記憶第1溫度資訊(步驟S12)。其後，於時刻T3，半導體記憶裝置400成為就緒狀態。繼而，於時刻T4，輸入輸出電路11自控制器300接收第2次之ZQ校準指令ZQcalCMD作為信號DQ(步驟S13)。藉此，於時刻T5，半導體記憶裝置400成為忙碌狀態。且，溫度測定電路22獲取第2溫度資訊，ZQ校準執行電路21將第1溫度資訊與第2溫度資訊進行比較(步驟S14、15)。第1具體例中，因第1溫度資訊與第2溫度資訊之差小於第1值(步驟S15之No)，故不進行校準及溫度資訊之更新(步驟S16)。其結果，於時刻T6，半導體記憶裝置400成為就緒狀態。此後，於時刻T7，藉由自控制器300對邏輯控制電路12輸入讀取啟動信號/RE，輸入輸出電路11將資料輸出至控制器300。另一方面，如圖10(b)所示，於第2具體例中，於時刻T1～T4，執行與第1具體例相同之動作(步驟S11～S13)。若於時刻T4，接收到第2次之ZQ校準指令ZQcalCMD，則於時刻T5，半導體記憶裝置400成為忙碌狀態。繼而，溫度測定電路22獲取第2溫度資訊，ZQ校準執行電路21將第1溫度資訊與第2溫度資訊進行比較(步驟S14、15)。第2具體例中，因第1溫度資訊與第2溫度資訊之差為第1值以上(步驟S15之Yes)，故ZQ校準執行電路21執行校準，且溫度記憶電路23記憶第2溫度資訊(步驟S16)。其結果，於時刻T8，半導體記憶裝置400成為就緒狀態。此後，於時刻T9，藉由自控制器300對邏輯控制電路12輸入讀取啟動信號/RE，輸入輸出電路11將資料輸出至控制器300。如此一來，因第1具體例中未進行步驟S16，故基於第2次之ZQ校準指令ZQcalCMD之就緒狀態之期間(時刻T5～T6)變得短於第2具體例中之就緒狀態之期間(時刻T5～T8)。最終，第1具體例之資料輸出之開始時刻及結束時刻變得早於第2具體例。[第1實施形態之指令序列]於上述ZQ校準序列中，ZQ校準執行電路21執行第1模式校準及第2模式校準。於第1模式校準中，若接收到ZQ校準指令，則一直執行校準(步驟S12)。另一方面，於第2模式校準中，若接收到ZQ校準指令，則根據第1溫度資訊與第2溫度資訊之差，執行或不執行校準(步驟S15、S16)。以下，對用以執行該等第1模式校準及第2模式校準之指令序列進行說明。圖11及圖12係表示第1實施形態之半導體記憶裝置400中之指令序列之第1例(特殊指令序列)之圖。第1例係使用特殊指令執行第1模式校準及第2模式校準之示例。更具體而言，圖11(a)係表示於第1例之第2模式校準中不執行校準之情形之圖，圖11(b)係表示於第1例之第2模式校準中執行校準之情形之圖。又，圖12係表示第1例中之第1模式校準之圖。如圖11(a)及圖11(b)所示，於第1例之第2模式校準中，於時刻T1，輸入輸出電路11自控制器300接收指令SPZQcalCMD作為信號DQ。指令SPZQcalCMD係特殊指令，且係與通常之校準用指令NormalZQcalCMD不同之指令。該指令SPZQcalCMD對應於步驟S13中所接收之第2次之ZQ校準指令。若接收到指令SPZQcalCMD，則於時刻T2，半導體記憶裝置400成為忙碌狀態。繼而，執行第2模式校準。即，如圖11(a)所示，於第1溫度資訊與第2溫度資訊之差小於第1值之情形時，不進行校準，於時刻T3，半導體記憶裝置400成為就緒狀態。此後，於時刻T4，將資料輸出至外部。又，如圖11(b)所示，於第1溫度資訊與第2溫度資訊之差為第1值以上之情形時，進行校準，於時刻T5，半導體記憶裝置400成為就緒狀態。此後，於時刻T6，將資料輸出至外部。另一方面，如圖12所示，於第1例之第1模式校準中，於時刻T1，輸入輸出電路11自控制器300接收通常之校準用之指令NormalZQcalCMD作為信號DQ。該指令NormalZQcalCMD係對應於步驟S11中所接收之第1次之ZQ校準指令。若接收到指令NormalZQcalCMD，則於時刻T2，半導體記憶裝置400成為忙碌狀態。繼而，執行第1模式校準。即，一直進行校準，於時刻T3，半導體記憶裝置400成為就緒狀態。此後，於時刻T4將資料輸出至外部。如此一來，於第1例中，使用作為特殊指令之指令SPZQcalCMD，執行第2模式校準，且使用通常之指令NormalZQcalCMD，執行第1模式校準。圖13至圖15係表示第1實施形態之半導體記憶裝置400中之指令序列之第2例(set feature指令序列)之圖。第2例係使用set feature指令設定第1模式校準及第2模式校準之示例。更具體而言，圖13係表示第2例中電源接通時之指令序列之圖。圖14(a)係表示於第2例之第2模式校準中不進行校準之情形，圖14(b)係表示於第2例之第2模式校準中執行校準之情形。又，圖15表示第2例中之第1模式校準。如圖13所示，set feature包括指令SFCMD、位址ADD、及資料0～3。如圖所示，若於第2例中電源接通，則於時刻T1，輸入輸出電路11自控制器300接收指令SFCMD作為信號DQ。繼而，於時刻T2，輸入輸出電路11自控制器300接收位址ADD作為信號DQ。此後，於時刻T3，輸入輸出電路11自控制器300依次接收資料0～3作為信號DQ。位址ADD係指定功能序號，資料0～3係設定以功能序號表示之功能之參數。即，藉由位址ADD，指定校準功能。繼而，藉由資料0～3，設定校準功能為第1模式抑或是第2模式。又，藉由資料0～3，亦設定上述第2模式時之第1值等。此後，於時刻T4，半導體記憶裝置400成為忙碌狀態。藉此，上述功能生效，校準功能被設定為第1模式或第2模式。生效之後，於時刻T5，半導體記憶裝置400成為就緒狀態。如圖14(a)及圖14(b)所示，於第2例之第2模式校準中，於時刻T1，輸入輸出電路11自控制器300接收指令NormalZQcalCMD作為信號DQ。指令NormalZQcalCMD係與第1例之特殊指令不同之通常之校準用之指令。該指令NormalZQcalCMD係對應於步驟S13中所接收之第2次之ZQ校準指令。若接收到指令NormalZQcalCMD，則於時刻T2，半導體記憶裝置400成為忙碌狀態。繼而，執行第2模式校準。即，如圖14(a)所示，於第1溫度資訊與第2溫度資訊之差小於第1值之情形時，不進行校準，於時刻T3，半導體記憶裝置400成為就緒狀態。此後，於時刻T4將資料輸出至外部。又，如圖14(b)所示，於第1溫度資訊與第2溫度資訊之差為第1值以上之情形時，進行校準，於時刻T5，半導體記憶裝置400成為就緒狀態。此後，於時刻T6將資料輸出至外部。另一方面，如圖15所示，第2例中之第1模式校準係與第1例相同，於時刻T1，輸入輸出電路11自控制器300接收通常之校準用之指令NormalZQcalCMD作為信號DQ。該指令NormalZQcalCMD係對應於步驟S11中所接收之第1次之ZQ校準指令。此後，成為與圖12中所示之第1例相同之序列。如此一來，於第2例中，利用電源接通時之set feature設定第1模式校準抑或是第2模式校準，且基於該設定，使用通常之指令NormalZQcalCMD，執行第1模式校準或第2模式校準。即，於第2例中，不使用特殊指令而執行第1模式校準或第2模式校準。[第1實施形態之效果]根據上述第1實施形態，半導體記憶裝置400具備ZQ校準控制電路20。ZQ校準控制電路20於校準時獲取溫度資訊，將所獲取之溫度資訊與以前校準時之溫度資訊進行比較。繼而，ZQ校準控制電路20於溫度變化較小時(特性變化較小時)不進行校準，而僅於溫度變化較大時(特性變化較大時)執行校準。藉此，可使校準之時間達到最小限度，從而可抑制資料傳送之限制。＜第2實施形態＞以下，使用圖16及圖17，對第2實施形態之半導體記憶裝置進行說明。上述第1實施形態中，溫度測定電路22於校準時獲取溫度資訊。相對於此，第2實施形態中，溫度測定電路22於即將校準之前之核心動作時獲取溫度資訊。以下，對第2實施形態進行詳細說明。再者，於第2實施形態中，主要對與上述第1實施形態不同之處進行說明，而將相同之處省略。[第2實施形態之ZQ校準序列]圖16係表示第2實施形態之半導體記憶裝置400中之ZQ校準序列之流程圖。如圖16所示，首先，於步驟S21中，藉由輸入輸出電路11而自外部之控制器300接收核心動作指令。核心動作指令係例如寫入指令、讀出指令、或抹除指令。繼而，於步驟S22中，對記憶胞陣列10執行核心動作(寫入、讀出、或抹除)。又，藉由溫度測定電路22，測定輸入輸出電路11之溫度，且獲取該測定所得之溫度作為第1溫度資訊。繼而，於步驟S23中，藉由輸入輸出電路11，而自外部之控制器300接收第1次(最初)之ZQ校準指令。繼而，於步驟S24中，藉由ZQ校準執行電路21，而對輸入輸出電路11執行校準。進而，將利用溫度測定電路22獲取之第1溫度資訊記憶於溫度記憶電路23中。此後，執行各動作。繼而，於步驟S25中，藉由輸入輸出電路11，而自外部之控制器300再次接收核心動作指令。該核心動作指令係與步驟S21中接收之核心動作指令相同之指令。繼而，於步驟S26中，對記憶胞陣列10執行核心動作。又，藉由溫度測定電路22，而測定輸入輸出電路11之溫度，且獲取該測定所得之溫度作為第2溫度資訊。繼而，於步驟S27中，藉由輸入輸出電路11，而自外部之控制器300接收第2次之ZQ校準指令。繼而，於步驟S28中，藉由ZQ校準執行電路21，而將記憶於溫度記憶電路23中之第1溫度資訊與利用溫度測定電路22獲取之第2溫度資訊進行比較。更具體而言，判斷第1溫度資訊與第2溫度資訊之差是否為第1值以上。當步驟S28中第1溫度資訊與第2溫度資訊之差為第1值以上時，於步驟S29中利用ZQ校準執行電路21對輸入輸出電路11執行校準。又，將藉由溫度測定電路22獲取之第2溫度資訊記憶於溫度記憶電路23中。即，溫度記憶電路23之溫度資訊係自第1溫度資訊更新為第2溫度資訊。另一方面，當步驟S28中第1溫度資訊與第2溫度資訊之差小於第1值時，不進行校準及溫度資訊之更新。圖17係表示圖16之流程圖中之各種信號之具體例之時序圖。更具體而言，圖17(a)表示圖16之步驟S28中為No之情形(第1具體例)，圖17(b)表示圖16之步驟S28中為Yes之情形(第2具體例)。如圖17(a)所示，於第1具體例中，首先，於時刻T1，輸入輸出電路11自控制器300接收核心動作指令(讀出指令READCMD)作為信號DQ(步驟S21)。此處係表示作為核心動作進行讀出之示例。藉此，於時刻T2，半導體記憶裝置400成為忙碌狀態。繼而，將記憶胞陣列10之資料讀出至感測放大器18內之未圖示之鎖存器。又，溫度測定電路22獲取第1溫度資訊(步驟S22)。此後，於時刻T3，半導體記憶裝置400成為就緒狀態。繼而，於時刻T4，輸入輸出電路11自控制器300接收第1次之ZQ校準指令ZQcalCMD作為信號DQ(步驟S23)。藉此，於時刻T5，半導體記憶裝置400成為忙碌狀態。繼而，ZQ校準執行電路21執行校準，且溫度記憶電路23記憶第1溫度資訊(步驟S24)。此後，於時刻T6，半導體記憶裝置400成為就緒狀態。雖未圖示，但此後將感測放大器18內之鎖存器之資料利用輸入輸出電路11輸出至外部。繼而，於時刻T7，輸入輸出電路11自控制器300再次接收讀出指令READCMD作為信號DQ(步驟S25)。藉此，於時刻T8，半導體記憶裝置400成為忙碌狀態。繼而，將記憶胞陣列10之資料讀出至感測放大器18內之鎖存器。又，溫度測定電路22獲取第2溫度資訊(步驟S26)。此後，於時刻T9，半導體記憶裝置400成為就緒狀態。繼而，於時刻T10，輸入輸出電路11自控制器300接收第2次之ZQ校準指令ZQcalCMD作為信號DQ(步驟S27)。藉此，於時刻T11，半導體記憶裝置400成為忙碌狀態。繼而，ZQ校準執行電路21將第1溫度資訊與第2溫度資訊進行比較(步驟S28)。於第1具體例中，因第1溫度資訊與第2溫度資訊之差小於第1值(步驟S28之No)，故不進行校準及溫度資訊之更新(步驟S29)。其結果，於時刻T12，半導體記憶裝置400成為就緒狀態。此後，於時刻T13，藉由自控制器300對邏輯控制電路12輸入讀取啟動信號/RE，輸入輸出電路11將感測放大器18內之鎖存器之資料輸出至控制器300。另一方面，如圖17(b)所示，於第2具體例中，於時刻T1～T10，執行與第1具體例相同之動作(步驟S21～S27)。若於時刻T10接收到第2次之ZQ校準指令ZQcalCMD，則於時刻T11，半導體記憶裝置400成為忙碌狀態。繼而，ZQ校準執行電路21將第1溫度資訊與第2溫度資訊進行比較(步驟S28)。於第2具體例中，因第1溫度資訊與第2溫度資訊之差為第1值以上(步驟S28之Yes)，故ZQ校準執行電路21執行校準，且溫度記憶電路23記憶第2溫度資訊(步驟S29)。其結果，於時刻T14，半導體記憶裝置400成為就緒狀態。此後，於時刻T15，藉由自控制器300對邏輯控制電路12輸入讀取啟動信號/RE，輸入輸出電路11將資料輸出至控制器300。如此一來，於第1具體例中因不進行步驟S29，故基於第2次ZQ校準指令ZQcalCMD之就緒狀態之期間(時刻T11～T12)變得短於第2具體例中之就緒狀態之期間(時刻T11～T14)。最終，第1具體例之資料輸出之開始時刻及結束時刻變得早於第2具體例。圖18係表示圖17之變化例之時序圖。更具體而言，圖18(a)表示圖17(a)之第1具體例之變化例，圖18(b)表示圖17(a)之第2具體例之變化例。如圖18(a)及圖18(b)所示，於變化例中，於時刻T8，半導體記憶裝置400若成為忙碌狀態，則保持著忙碌狀態接收第2次之ZQ校準指令ZQcalCMD。繼而，於伴隨第2次ZQ校準指令ZQcalCMD之動作結束之前，半導體記憶裝置400為忙碌狀態。即，於第1具體例中，至時刻T8～T10為止為忙碌狀態，於第2具體例中，至時刻T8～T12為止為忙碌狀態。[第2實施形態之效果]通常，NAND記憶體係於核心動作時獲取溫度資訊。於上述第2實施形態中，ZQ校準控制電路20於即將校準之前之核心動作時獲取溫度資訊，且將所獲取之溫度資訊與以前即將校準之前之核心動作時之溫度資訊進行比較。即，溫度資訊並非根據ZQ校準指令，而是如通常般根據核心動作指令而獲取。因此，無需根據ZQ校準指令獲取溫度資訊，從而與第1實施形態相比可減少根據ZQ校準指令之動作。其結果，可更加抑制資料輸出之限制。＜第3實施形態＞以下，使用圖19及圖20，對第3實施形態之半導體記憶裝置進行說明。於上述第1實施形態中，ZQ校準控制電路20獲取溫度資訊，且根據溫度資訊之變化進行校準。相對於此，於第3實施形態中，ZQ校準控制電路20獲取電壓資訊，且根據電壓資訊之變化進行校準。以下，對第3實施形態進行詳細說明。再者，於第3實施形態中，主要對與上述第1實施形態不同之處進行說明，且將相同之處省略。[第3實施形態之構成例]圖19係表示第3實施形態之半導體記憶裝置400之圖。如圖19所示，ZQ校準控制電路20具有ZQ校準執行電路21、電壓測定電路24、及電壓記憶電路25。電壓測定電路24係按照定序器15之控制，測定對輸入輸出電路11施加之電壓，獲取電壓資訊。電壓記憶電路25係例如鎖存器，且按照定序器15之控制，記憶利用電壓測定電路24獲取之電壓資訊。ZQ校準執行電路21係按照定序器15之控制，將記憶於電壓記憶電路25中之電壓資訊(第1電壓資訊)與利用電壓測定電路24重新獲取之電壓資訊(第2電壓資訊)進行比較。繼而，ZQ校準執行電路21根據該比較結果，對輸入輸出電路11執行或不執行ZQ校準。再者，表示了ZQ校準執行電路21、電壓測定電路24、及電壓記憶電路25設置於ZQ校準控制電路20中之示例，但不限於此，該等電路亦可獨立地設置。[第3實施形態之ZQ校準序列]圖20係表示第3實施形態之半導體記憶裝置400中之ZQ校準序列之流程圖。如圖20所示，首先，於步驟S31中，藉由輸入輸出電路11，而自外部之控制器300接收第1次(最初)之ZQ校準指令。繼而，於步驟S32中，藉由電壓測定電路24，測定施加至輸入輸出電路11之電壓，且獲取該測定所得之電壓作為第1電壓資訊。又，藉由ZQ校準執行電路21，而對輸入輸出電路11執行校準。進而，將利用電壓測定電路24獲取之第1電壓資訊記憶於電壓記憶電路25中。此後，執行各動作。繼而，於步驟S33中，藉由輸入輸出電路11，而自外部之控制器300接收第2次之ZQ校準指令。繼而，於步驟S34中，藉由電壓測定電路24，而測定施加至輸入輸出電路11中之電壓，且獲取該測定所得之電壓作為第2電壓資訊。繼而，於步驟S35中，藉由ZQ校準執行電路21，而將記憶於電壓記憶電路25中之第1電壓資訊與利用電壓測定電路24所獲取之第2電壓資訊進行比較。更具體而言，判斷第1電壓資訊與第2電壓資訊之差是否為第1值以上。當於步驟S35中，第1電壓資訊與第2電壓資訊之差為第1值以上時，於步驟S36中，藉由ZQ校準執行電路21而對輸入輸出電路11執行校準。又，將利用電壓測定電路24獲取之第2電壓資訊記憶於電壓記憶電路25中。即，將電壓記憶電路25之電壓資訊自第1電壓資訊更新為第2電壓資訊。另一方面，當於步驟S35中，第1電壓資訊與第2電壓資訊之差小於第1值時，不進行校準及電壓資訊之更新。[第3實施形態之效果]根據上述第3實施形態，ZQ校準控制電路20於校準時獲取電壓資訊，且將獲取之電壓資訊與以前校準時之電壓資訊進行比較。繼而，ZQ校準控制電路20於電壓變化較小時(特性之變化較小時)不進行校準，僅於電壓變化較大時(特性之變化較大時)執行校準。藉此，可獲得與第1實施形態相同之效果。＜第4實施形態＞以下，使用圖21，對第4實施形態之半導體記憶裝置進行說明。第4實施形態係第2實施形態與第3實施形態之組合。即，於第4實施形態中，電壓測定電路24於即將校準之前之核心動作時獲取電壓資訊。以下，對第4實施形態進行詳細說明。再者，於第4實施形態中，主要對與上述第2實施形態及第3實施形態不同之處進行說明，而將相同之處省略。[第4實施形態之ZQ校準序列]圖21係表示第4實施形態之半導體記憶裝置400中之ZQ校準序列之流程圖。如圖21所示，首先，於步驟S41中，藉由輸入輸出電路11，而自外部之控制器300接收核心動作指令。繼而，於步驟S42中，對記憶胞陣列10執行核心動作。又，藉由電壓測定電路24，而測定施加至輸入輸出電路11之電壓，且獲取該測定所得之電壓作為第1電壓資訊。繼而，於步驟S43中，藉由輸入輸出電路11，而自外部之控制器300接收第1次(最初)之ZQ校準指令。繼而，於步驟S44中，藉由ZQ校準執行電路21，而對輸入輸出電路11執行校準。進而，將利用電壓測定電路24獲取之第1電壓資訊記憶於電壓記憶電路25中。此後，執行各動作。繼而，於步驟S45中，藉由輸入輸出電路11，而自外部之控制器300再次接收核心動作指令。繼而，於步驟S46中，對記憶胞陣列10執行核心動作。又，藉由電壓測定電路24，而測定輸入輸出電路11之電壓，且獲取該測定所得之電壓作為第2電壓資訊。繼而，於步驟S47中，藉由輸入輸出電路11，而自外部之控制器300接收第2次之ZQ校準指令。繼而，於步驟S48中，藉由ZQ校準執行電路21，而將記憶於電壓記憶電路25中之第1電壓資訊與利用電壓測定電路24獲取之第2電壓資訊進行比較。更具體而言，判斷第1電壓資訊與第2電壓資訊之差是否為第1值以上。當於步驟S48中，第1電壓資訊與第2電壓資訊之差為第1值以上時，於步驟S49中，藉由ZQ校準執行電路21而對輸入輸出電路11執行校準。又，將利用電壓測定電路24獲取之第2電壓資訊記憶於電壓記憶電路25中。即，將電壓記憶電路25之電壓資訊自第1電壓資訊更新為第2電壓資訊。另一方面，當於步驟S48中，第1電壓資訊與第2電壓資訊之差小於第1值時，不進行校準及電壓資訊之更新。[第4實施形態之效果]於上述第4實施形態中，ZQ校準控制電路20係於即將校準之前之核心動作時獲取電壓資訊，且將獲取之電壓資訊與以前即將校準之前之核心動作時之電壓資訊進行比較。因此，無需根據ZQ校準指令獲取電壓資訊，從而與第3實施形態相比，可減少根據ZQ校準指令之動作。其結果，可獲取與第2實施形態相同之效果。對本發明之若干個實施形態已進行了說明，但該等實施形態係作為示例提示者而並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內，可進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於權利要求之範圍中所記載之發明及其均等之範圍中。[相關申請案]本申請享有以日本專利申請2016-161061號(申請日：2016年8月19日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

10‧‧‧記憶胞陣列

11‧‧‧輸入輸出電路

12‧‧‧邏輯控制電路

13‧‧‧就緒/忙碌控制電路

14‧‧‧暫存器

15‧‧‧定序器

16‧‧‧電壓產生電路

17‧‧‧列解碼器

18‧‧‧感測放大器

20‧‧‧ZQ校準控制電路

21‧‧‧ZQ校準執行電路

21A、21B‧‧‧上拉電路

21C‧‧‧下拉電路

21D‧‧‧上拉/下拉控制電路

22‧‧‧溫度測定電路

23‧‧‧溫度記憶電路

24‧‧‧電壓測定電路

25‧‧‧電壓記憶電路

100‧‧‧記憶系統

200‧‧‧主機

300‧‧‧控制器

400‧‧‧NAND記憶體(半導體記憶裝置)

A‧‧‧節點

ALE‧‧‧位址鎖存啟動信號

BLK(BLK0、BLK1、BLK2、…)‧‧‧區塊

BL(BL0～BLm-1)‧‧‧位元線

/CE‧‧‧晶片啟動信號

CLE‧‧‧指令鎖存啟動信號

DQ(DQ0～DQ7)‧‧‧信號

DQS,/DQS‧‧‧資料選通信號

MC(MC0～MCn-1)‧‧‧記憶胞電晶體

N0-N4‧‧‧NMOS電晶體

NormalZQcalCMD‧‧‧第1指令

P0A-P4A、P0B-P4B‧‧‧PMOS電晶體

R‧‧‧外部電阻(終端電阻)

/RB‧‧‧信號

RE,/RE‧‧‧讀取啟動信號

S1、S2‧‧‧選擇電晶體

SGD‧‧‧選擇閘極線

SPZQcalCMD‧‧‧第2指令

SL‧‧‧源極線

ST‧‧‧NAND串

T1~T15‧‧‧時刻

VCCQ、Vref‧‧‧基準電壓

VPULLUP、VPULLDOWN、VZQN0-VZQN4、 VZQP0-VZQP4‧‧‧電壓

WL0～WLn-1‧‧‧字元線

/WE‧‧‧寫入啟動信號

/WP‧‧‧寫入保護信號

ZQP‧‧‧ZQ焊墊

圖1係表示第1實施形態之記憶系統及主機之圖。圖2係表示第1實施形態之半導體記憶裝置之圖。圖3係表示第1實施形態之半導體記憶裝置中之記憶胞陣列之圖。圖4係表示第1實施形態之半導體記憶裝置中之ZQ校準執行電路之一例之圖。圖5係表示第1實施形態之半導體記憶裝置中之上拉電路21A之圖。圖6係表示第1實施形態之半導體記憶裝置中之上拉電路21B之圖。圖7係表示第1實施形態之半導體記憶裝置中之下拉電路21C之圖。圖8係表示第1實施形態之半導體記憶裝置中之ZQ校準時之各種信號之時序圖之一例之圖。圖9係表示第1實施形態之半導體記憶裝置中之ZQ校準序列之流程圖。圖10係表示圖9之流程圖中之各種信號之具體例之時序圖。圖11係表示第1實施形態之半導體記憶裝置中之指令序列之第1例之圖。圖12係表示第1實施形態之半導體記憶裝置中之指令序列之第1例之圖。圖13係表示第1實施形態之半導體記憶裝置中之指令序列之第2例之圖。圖14係表示第1實施形態之半導體記憶裝置中之指令序列之第2例之圖。圖15係表示第1實施形態之半導體記憶裝置中之指令序列之第2例之圖。圖16係表示第2實施形態之半導體記憶裝置中之ZQ校準序列之流程圖。圖17係表示圖16之流程圖中之各種信號之具體例之時序圖。圖18係表示圖17之變化例之時序圖。圖19係表示第3實施形態之半導體記憶裝置之圖。圖20係表示第3實施形態之半導體記憶裝置中之ZQ校準序列之流程圖。圖21係表示第4實施形態之半導體記憶裝置中之ZQ校準序列之流程圖。

Claims

一種半導體記憶裝置，其特徵在於具備：第1電路，其係構成為處理：自外部之控制器接收及傳送至外部之控制器的資料；第2電路，其係構成為對上述第1電路執行校準；及控制電路，其係構成為：回應於自上述外部之控制器接收到之校準指令，而控制上述第2電路為執行對上述第1電路之上述校準；其中回應於第1校準指令，上述控制電路控制上述第2電路為執行對上述第1電路之上述校準，且回應於在上述第1校準指令之後接收到的第2校準指令，上述控制電路控制上述第2電路為：若滿足第1條件，執行對上述第1電路之上述校準；若未滿足上述第1條件，不執行對上述第1電路之上述校準。
如請求項1之半導體記憶裝置，其中上述第1電路之溫度上之變化大於閾值(threshold)時，滿足上述第1條件。
如請求項2之半導體記憶裝置，其中上述第2電路包含：溫度測定電路，其測定於上述第1校準指令之時刻(time)的上述第1電路之第1溫度、及於上述第2校準指令之時刻的上述第1電路之第2溫度，且上述變化相等於上述測定之第1與第2溫度之差。
如請求項2之半導體記憶裝置，其中上述第2電路包含：溫度測定電路，其測定於上述第1校準指令之前之第1核心動作期間的上述第1電路之第1溫度、及於上述第1校準指令之後且於上述第2校準指令之前之第2核心動作期間的上述第1電路之第2溫度，且上述變化相等於上述測定之第1與第2溫度之差。
如請求項1之半導體記憶裝置，其中施加至上述第1電路之電壓之變化大於閾值時，滿足上述第1條件。
如請求項5之半導體記憶裝置，其中上述第2電路包含：電壓測定電路，其測定於上述第1校準指令之時刻施加至上述第1電路之第1電壓、及於上述第2校準指令之時刻施加至上述第1電路之第2電壓，且上述變化相等於上述測定之第1與第2電壓之差。
如請求項5之半導體記憶裝置，其中上述第2電路包含：電壓測定電路，其測定於上述第1校準指令之前之第1核心動作期間的施加至上述第1電路之第1電壓、及於上述第1校準指令之後且於上述第2校準指令之前之第2核心動作期間的施加至上述第1電路之第2電壓，且上述變化相等於上述測定之第1與第2電壓之差。
如請求項1之半導體記憶裝置，其中上述第2電路係構成為校準上述第1電路之阻抗。
如請求項1之半導體記憶裝置，其中針對自上述控制器接收之上述第1校準指令的指令序列與針對自上述控制器接收之上述第2校準指令的指令序列不同。
如請求項1之半導體記憶裝置，其中針對自上述控制器接收之上述第1校準指令的指令序列與針對自上述控制器接收之上述第2校準指令的指令序列相同。
一種半導體記憶裝置，其特徵在於具備：記憶胞陣列；第1電路，其係將記憶於上述記憶胞陣列之資料輸出至外部之控制器；及第2電路，其係對上述第1電路執行校準；上述第2電路係獲取上述第1電路之第1資訊，並且對上述第1電路執行校準，獲取上述第1電路之第2資訊，並且將上述第1資訊與上述第2資訊進行比較，當其差為第1值以上時，對上述第1電路執行校準。
如請求項11之半導體記憶裝置，其中上述第1值係根據電源接通時所接收之第1指令而設定。
如請求項11之半導體記憶裝置，其中上述第1資訊及上述第2資訊係上述第1電路之溫度資訊。
如請求項11之半導體記憶裝置，其中上述第1資訊及上述第2資訊係施加至上述第1電路之電壓資訊。
一種半導體記憶裝置，其特徵在於具備：記憶胞陣列；第1電路，其係將記憶於上述記憶胞陣列之資料輸出至外部之控制器；及第2電路，其係對上述第1電路執行校準；上述第2電路係獲取上述第1電路之第1資訊，並且對上述記憶胞陣列執行第1動作，對上述第1電路執行校準，獲取上述第1電路之第2資訊，並且對上述記憶胞陣列執行第2動作，將上述第1資訊與上述第2資訊進行比較，當其差為第1值以上時，對上述第1電路執行校準。
如請求項15之半導體記憶裝置，其中上述第1動作及上述第2動作係讀出。
如請求項15之半導體記憶裝置，其中上述第1值係根據電源接通時所接收之第1指令而設定。
如請求項15之半導體記憶裝置，其中上述第1資訊及上述第2資訊係上述第1電路之溫度資訊。
如請求項15之半導體記憶裝置，其中上述第1資訊及上述第2資訊係施加至上述第1電路之電壓資訊。