KR20140107890A - 메모리, 이를 포함하는 메모리 시스템 및 메모리 콘트롤러의 동작 방법 - Google Patents

메모리, 이를 포함하는 메모리 시스템 및 메모리 콘트롤러의 동작 방법 Download PDF

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KR20140107890A
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Abstract

메모리 시스템은, 메모리 컨디션을 감지하는 컨디션 감지회로와, 상기 컨디션 감지회로에서 감지된 메모리 컨디션을 출력하는 컨디션 출력회로를 포함하는 메모리; 및 상기 메모리 컨디션에 응답해 상기 메모리의 동작 성능을 조절하는 메모리 콘트롤러를 포함한다.

Description

메모리, 이를 포함하는 메모리 시스템 및 메모리 콘트롤러의 동작 방법{MEMORY, MEMORY SYSTEM INCLUDING THE SAME, AND OPERATION METHOD OF MEMORY CONTROLLER}
본 발명은 메모리, 메모리 콘트롤러 및 이들을 포함하는 메모리 시스템에 관한 것이다.
DRAM(Dynamic Random Access Memory)과 같은 메모리(memory)는 메모리 콘트롤러(memory controller)의 제어를 받아 동작한다. 메모리 콘트롤러는 PC 기판상의 칩셋(chipset)에 존재할 수도 있으며, CPU(Central Processing Unit) 상에 존재할 수도 있으며, GPU(Graphic Processing Unit) 내에 존재할 수도 있다. 하나의 메모리 콘트롤러는 다수개의 메모리를 제어하는데, 다수개의 메모리는 서로 다른 웨이퍼(wafer)에서 제조되므로 공정(Process) 조건이 서로 다를 수 있으며, 동작 상황에 따라 전압(Voltage) 및 온도(Temperature) 조건이 서로 다를 수 있다. 이러한 PVT 조건은 메모리의 성능에 매우 중요한 요소이므로, 메모리 시스템 내부의 메모리들 성능은 모두 다를 수 있는데, 이 경우 정상적인 동작을 위해서는 메모리 시스템 내부의 메모리들 중 가장 나쁜(worst) 조건의 메모리에 맞추어 동작하는 수밖에 없다.
본 발명의 실시예들은 메모리의 성능과 관련된 컨디션 정보를 이용해 메모리의 동작 성능을 제공하는 기술을 제공한다.
본 발명의 일실시예에 따른 메모리 시스템은, 메모리 컨디션을 감지하는 컨디션 감지회로와, 상기 컨디션 감지회로에서 감지된 메모리 컨디션을 출력하는 컨디션 출력회로를 포함하는 메모리; 및 상기 메모리 컨디션에 응답해 상기 메모리의 동작 성능을 조절하는 메모리 콘트롤러를 포함할 수 있다.
여기서, 메모리 컨디션은, 온도 정보, 프로세스 정보 및 전압 정보 중 적어도 하나 이상을 포함할 수 있다. 또한, 메모리 콘트롤러는 메모리 컨디션에 응답해, 메모리의 클럭 주파수, 메모리의 레이턴시 및 메모리로 인가되는 커맨드 패턴 중 적어도 하나 이상을 조절해 메모리의 동작 성능을 조절할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리는, 상기 메모리의 온도를 감지하는 온도 감지부; 상기 메모리의 프로세스를 감지하는 프로세스 감지부; 상기 메모리의 전원전압을 감지하는 전압 감지부; 및 상기 온도 감지부의 감지결과, 상기 프로세스 감지부의 감지결과 및 상기 전압 감지부의 감지결과를 포함하는 메모리 컨디션을 출력하기 위한 컨디션 출력회로를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 콘트롤러의 동작 방법은, 메모리로부터 메모리 컨디션을 전달받는 단계; 상기 메모리 컨디션이 기설정 값 이하로 나쁜지를 판단하는 단계; 및 상기 판단하는 단계에서 상기 메모리 컨디션이 나쁘다고 판단되면, 상기 메모리의 동작 성능을 조절하는 단계를 포함할 수 있다.
본 기술에 따르면, 메모리로부터 전달받은 메모리 컨디션에 따라 메모리의 동작 성능이 조절되므로, 가능한 최적의 성능으로 메모리를 동작시킬 수 있다.
또한, 메모리 시스템 내부에 다수개의 메모리가 존재하는 경우에, 각 메모리 별로 가능한 최적의 성능을 끌어낼 수 있다는 장점이 있다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템의 구성도.
도 2는 도 1의 메모리(110)의 일실시예 구성도.
도 3은 도 2의 컨디션 감지회로(255)의 일실시예 구성도.
도 4는 도 3의 프로세스 감지부(320)의 일실시예 구성도.
도 5는 도 3의 전압 감지부(330)의 일실시예 구성도.
도 6A와 도 6B는 메모리(110)로부터 메모리 콘트롤러(120)로 메모리 컨디션(CONDITION)이 전달되는 것을 도시한 도면.
도 7은 메모리(110)로부터 전달받은 메모리 컨디션(CONDITION)에 응답해 메모리 콘트롤러(120)가 메모리(110)의 동작 성능을 조절하는 실시예를 도시한 도면.
도 8은 메모리 콘트롤러(120)에 의해 메모리(110)로 인가되는 클럭(CLK)의 주파수가 조절되는 것을 도시한 도면.
도 9는 메모리 콘트롤러(120)에 의해 메모리(110)의 라이트 레이턴시(WL)가 조절되는 것을 도시한 도면.
도 10은 메모리 콘트롤러(120)에 의해 메모리(110)로 인가되는 커맨드(CMD) 패턴이 조절되는 것을 도시한 도면.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 1을 참조하면, 메모리 시스템은, 메모리(110) 및 메모리 콘트롤러(120)를 포함한다.
메모리(110)는 메모리 콘트롤러(120)의 제어를 받아 동작한다. 메모리 콘트롤러(120)로부터 메모리(110)로 인가되는 커맨드(CMD)는 액티브(active), 리드(read), 라이트(write), 프리차지(precharge), 리프레쉬(refresh), MRS(Mode Register Setting) 등 메모리(120)가 수행해야 할 동작을 지정한다. 어드레스(ADD)는 메모리(110) 내부의 셀어레이에서 억세스 되어야 할 메모리 셀을 지정한다. 데이터(DATA)는 메모리 콘트롤러(120)로부터 메모리(110)로 전달되는 라이트 데이터와, 메모리(110)로부터 메모리 콘트롤러(120)로 전달되는 리드 데이터를 나타낸다. 메모리(110)는 메모리 콘트롤러(120)로부터 인가되는 클럭(CLK)에 동기해 동작한다. 메모리(110)로부터 메모리 콘트롤러(120)로 전달되는 메모리 컨디션(CONDITION)은 메모리(110)의 컨디션을 나타낸다. 메모리 컨디션(CONDITION)에는 메모리(110)의 온도 정보, 프로세스 정보 및 전압 정보 중 적어도 하나 이상의 정보가 포함된다.
메모리 콘트롤러(120)는 메모리(110)로 커맨드(CMD), 어드레스(ADD), 클럭(CLK)을 인가하고, 메모리(110)와 데이터(DATA)를 주고 받는다. 한편, 메모리 콘트롤러(120)는 메모리(110)로부터 메모리 컨디션(CONDITION)을 전달받는데, 메모리 콘트롤러(120)는 이 정보(CONDITION)를 이용해 현재 메모리(110)의 컨디션이 좋은 상태인지 나쁜 상태인지를 알 수 있으므로, 이 정보(CONDITION)를 이용해 메모리(110)의 동작 성능을 조절할 수 있다. 메모리 콘트롤러(120)가 조절하는 메모리(110)의 동작 성능에는 클럭(CLK) 주파수 조절, 레이턴시(latency) 조절 및 커맨드 패턴(command pattern or sequence)의 조절 중 적어도 하나 이상이 있을 수 있다. 메모리(110)의 컨디션이 좋은 상태라면 메모리(110)의 성능(performance)을 높여 최대한의 메모리(110)의 성능을 최대한으로 사용할 수 있으며, 컨디션이 나쁜 상태라면 메모리(110)의 성능을 낮추어 메모리(100)의 동작이 안정적으로 이루어지도록 할 수 있다.
도 2는 도 1의 메모리(110)의 일실시예 구성도이다.
도 2를 참조하면, 메모리(110)는 커맨드 입력부(210), 어드레스 입력부(215), 클럭 입력부(220), 데이터 입/출력부(225), 로우 회로(230), 컬럼 회로(235), 셀어레이(240), 커맨드 디코더(245), 설정 회로(250), 컨디션 감지회로(255) 및 컨디션 출력회로(260)를 포함한다.
커맨드 입력부(210)는 메모리 콘트롤러(120)로부터 메모리(110)로 전송되는 커맨드(CMD)를 입력받는다. 도면에서는 커맨드(CMD)가 하나의 라인으로 입력되는 것을 도시하였지만, 커맨드(CMD)는 멀티 비트의 신호들로 구성되므로, 다수개의 라인을 통해 입력된다. 커맨드 입력부(210)를 통해 입력된 커맨드(CMD)는 커맨드 디코더(245)로 전달된다.
어드레스 입력부(215)는 메모리 콘트롤러(120)로부터 메모리(110)로 전송되는 어드레스(ADD)를 입력받는다. 도면에서는 어드레스(ADD)가 하나의 라인으로 입력되는 것을 도시하였지만, 어드레스(ADD)는 멀티 비트의 신호들로 구성되므로, 다수개의 라인을 통해 입력된다. 어드레스 입력부(215)를 통해 입력된 어드레스(ADD)는 로우 회로(230), 컬럼 회로(235) 및 설정 회로(250)로 전달된다.
클럭 입력부(220)는 메모리 콘트롤러(120)로부터 메모리(110)로 전송되는 클럭(CLK)을 입력받는다. 메모리(110) 내부의 구성들은 클럭 입력부(220)를 통해 입력된 클럭(CLK)에 동기해 동작한다. 클럭 입력부(220)에는 메모리(110) 외부에서 입력된 클럭(CLK)을 이용해 메모리 내부에서 이용할 클럭을 생성하는 회로, 예를 들면 지연 고정 루프(DLL: Delay Locked Loop) 또는 위상 고정 루프(PLL: Phase Locked Loop),가 포함될 수 있다.
커맨드 디코더(245)는 커맨드 입력부(210)를 통해 입력된 커맨드(CMD)를 디코딩해 메모리(110)가 수행해야할 동작을 알아내며, 디코딩된 동작에 맞게 메모리(110) 내부의 구성들을 제어한다. 메모리(110)가 수행해야할 동작에는 액티브(active), 프리차지(prechrage), 리드(read), 라이트(write), 리프레쉬(refresh), MRS(Mode Register Set, 각종 설정 동작이 수행됨) 등의 동작이 있을 수 있다. 도면에 도시된 CONTROL은 CONTROL로 연결된 구성들이 커맨드 디코더(245)의 제어를 받는다는 것을 나타낸다.
설정 회로(250)는 커맨드 디코더(245)에 의해 설정 동작(MRS 동작)이 지시되는 경우에, 어드레스 입력부(215)를 통해 입력된 어드레스(ADD)를 디코딩해 설정 동작을 수행한다. 설정 회로(250)가 수행하는 설정에는 메모리(110)에서 사용되는 각종 내부 전압 레벨의 설정, 라이트 레이턴시(WL: Write Latency)와 카스 레이턴시(CAS Latency) 등 각종 레이턴시의 설정 및 테스트 모드 및 동작 모드 등의 설정이 있을 수 있다. 설정 회로(250)의 설정 결과는 설정을 필요로 하는 메모리(110) 내부의 구성들에 반영된다. 설정 회로(250)의 설정 결과는 커맨드 디코더(245)가 메모리(110) 내부 구성들을 제어하는 것과 마찬가지로 필요로 하는 내부 구성에 전달되어 반영될 수 있다.
로우 회로(230)는 커맨드 디코더(245)의 제어를 받아 액티브, 프리차지, 리프레쉬 동작을 수행한다. 액티브 동작시에는 셀어레이(240)의 워드라인들 중 어드레스 입력부(215)로부터 전달된 어드레스(ADD)에 의해 선택된 워드라인을 활성화하고, 프리차지 동작시에는 활성화된 워드라인을 비활성화한다. 그리고, 리프레쉬 동작시에는 워드라인들을 순차적으로 활성화한다.
컬럼 회로(235)는 커맨드 디코더(245)의 제어를 받아 리드 및 라이트 동작을 수행한다. 리드 동작시에는 셀어레이(240)에서 선택된 컬럼으로부터 데이터를 리드해 출력 데이터 입/출력부(225)로 전달하며, 라이트 동작시에는 데이터 입/출력부(225)로부터 전달된 데이터를 셀어레이(240)에서 선택된 컬럼에 라이트한다. 셀어레이(240) 내부의 수많은 컬럼들 중 선택된 컬럼은 어드레스 입력부(215)를 통해 입력된 어드레스(ADD)에 의해 결정된다.
데이터 입/출력부(225)는 리드 동작시에는 컬럼 회로(235)로부터 전달된 리드 데이터를 메모리 콘트롤러(120)로 출력하고, 라이트 동작시에는 메모리 콘트롤러(120)로부터 전달된 라이트 데이터를 수신해 컬럼 회로(235)로 전달한다. 도면에서는 데이터 입/출력부(225)가 하나의 라인(DATA)을 통해 메모리 콘트롤러(120)와 데이터를 주고 받는 것으로 도시하였지만, 메모리(110)와 메모리 콘트롤러(120) 간에는 멀티 비트(예, 8비트, 16비트, 32비트)의 데이터 채널이 형성된다.
컨디션 감지회로(255)는 메모리(110)의 컨디션(condition)을 감지한다. 여기서 메모리(110)의 컨디션이란 메모리(110)의 성능에 영향을 줄 수 있는 메모리(110)의 상태를 의미하는데, 메모리(110) 컨디션에는 온도(temperature), 전압(voltage) 및 공정(process) 변수 등이 있을 수 있다. 컨디션 감지회로(255)는 온도, 전압 및 공정 변수 중 적어도 하나 이상의 정보를 감지할 수 있도록 구성된다.
컨디션 출력회로(260)는 컨디션 감지회로(255)에서 감지된 메모리 컨디션(CONDITION)을 메모리 콘트롤러(120)로 출력한다. 컨디션 출력회로(260)는 메모리 콘트롤러(120)로부터의 컨디션 정보 요청 커맨드가 인가될 때마다 메모리 컨디션(CONDITION)을 출력할 수도 있으며, 컨디션 정보 요청 커맨드와 상관없이 일정 시간마다 메모리 컨디션(CONDITION)을 메모리 콘트롤러(120)로 출력할 수도 있다. 또한, 컨디션 출력회로(260)가 실시간으로 메모리 콘트롤러(120)로 메모리 컨디션(CONDITION)을 출력할 수도 있다. 도면에서는 별도의 채널(CONDITION으로 표시된)을 통해 메모리(110)로부터 메모리 콘트롤러(120)로 메모리 컨디션(CONDITION)이 전송되는 것을 예시하였지만, 메모리 컨디션(CONDITION)이 데이터 채널, 커맨드 채널, 또는 어드레스 채널을 통해 전달될 수도 있다.
도 3은 도 2의 컨디션 감지회로(255)의 일실시예 구성도이다.
도 3을 참조하면, 컨디션 감지회로(255)는 온도 감지부(310), 프로세스 감지부(320) 및 전압 감지부(330)를 포함한다. 도 3에서는 컨디션 감지회로(255)가 온도 감지부(310), 프로세스 감지부(320) 및 전압 감지부(330)를 모두 포함하는 것을 예시하였지만, 컨디션 감지회로(255)는 이들(310, 320, 330) 중 일부만을 포함할 수도 있다.
온도 감지부(310)는 메모리(110)의 온도를 감지해 온도정보(TEMP<0:3>)를 출력한다. 온도 감지부(310)는 온 다이 온도센서(ODTS: On Die Thermal Sensor)라고 널리 알려진 회로를 이용하여 구성될 수 있다. 일반적으로, 메모리의 온도가 낮을 수록 좋은 조건에 해당한다.
프로세스 감지부(320)는 메모리(110)의 프로세스를 감지해 프로세스 정보(PROCESS<0:3>)를 출력한다. 프로세스 정보란 메모리(110)의 공정 변수에 의해 메모리(110) 내부의 소자들이 빠르게 동작하는 상태인지 아니면, 느리게 동작하는 상태인지를 나타내는 정보를 의미한다. 일반적으로, 메모리(110) 내부의 소자들이 빠르게 동작할수록 좋은 조건에 해당한다.
전압 감지부(330)는 메모리(110)로 인가되는 전원전압(VDD)의 변화를 감지해, 전원전압(VDD)의 레벨이 안정적인 상태인지 불안정한 상태인지를 나타내는 전압정보(VOL<0:3>)를 출력한다.
표 1은 프로세스정보(PROCESS<0:3>), 전압정보(VOL<0:3>), 온도정보(TEMP<0:3>) 의 형태를 나타낸다. 이들 정보는 모두 4비트의 신호로 구성되는데, 큰 자리수의 2비트(<2:3>)는 정보의 종류를 나타내고, 작은 자리수의 2비트(<0:1>)는 컨디션이 얼마나 좋은지 또는 얼마나 나쁜지를 나타낸다.
<0:3> 컨디션
PROCESS 0000 GOOD
PROCESS 0001 NOT GOOD
PROCESS 0010 BAD
PROCESS 0011 DANGER
VOL 0100 GOOD
VOL 0101 NOT GOOD
VOL 0110 BAD
VOL 0111 DANGER
TEMP 1000 GOOD
TEMP 1001 NOT GOOD
TEMP 1010 BAD
TEMP 1011 DANGER
도 4는 도 3의 프로세스 감지부(320)의 일실시예 구성도이다.
도 4를 참조하면, 프로세스 감지부(320)는 링 오실레이터(410)와, 주기 감지부(420)를 포함한다.
링 오실레이터(410)는 주기파(OSC)를 생성한다. 링 오실레이터(410)는 링 형태로 연결된 인버터들로 구성되는데, 인버터들이 빠르게 동작할수록 주기파(OSC)의 주파수는 높아지고, 인버터들이 느리게 동작할수록 주기파(OSC)의 주기가 낮아진다. 즉, 주기파(OSC)의 주파수는 메모리 내부의 소자(인버터)의 동작 속도에 따라 변동된다.
주기 감지부(420)는 주기파(OSC)의 주기를 감지해 프로세스 정보(PROCESS<0:3>)를 생성한다. 주기 감지부(420)가 감지한 주기파(OSC)의 주기가 짧을수록 프로세스 정보(PROCESS<0:3>)의 값은 작아지고, 주기 감지부(420)가 감지한 주기파(OSC)의 주기가 길수록 프로세스 정보(PROCESS<0:3>)의 값은 커진다.
도 5는 도 3의 전압 감지부(330)의 일실시예 구성도이다.
도 5를 참조하면, 전압 감지부(330)는 전압 분배부(510), 비교기들(520, 530)과 코드 발생부(540)를 포함한다.
전압 분배부(510)는 전원전압(VDD)을 전압 분배해 분배전압(VDIV)을 생성한다. 전원전압(VDD)을 직접 기준전압들(VREF1, VREF2)과 비교하는 것은 어렵기 때문에, 전원전압(VDD)보다 낮은 레벨을 갖는 분배전압(VDIV)을 생성하는 것이다. 전압 분배부(510)의 분배 비율은 분배전압(VDIV)과 기준전압들(VREF1, VREF2)과의 적절한 비교가 가능하도록 설정된다. 예를 들어, 분배전압(VDIV)은 전원전압(VDIV) * 1/2의 레벨을 가질 수 있다. 이하에서는 분배전압(VDIV)이 전원전압(VDD) *1/2의 레벨을 갖는다고 가정하기로 한다.
비교기(520)는 분배전압(VDIV)과 기준전압(VREF1)을 비교한다. 분배전압(VDIV)이 기준전압(VREF1)보다 더 높은 레벨이면 검출신호(DET1)를 '0'으로 출력하고, 기준전압(VREF1)이 분배전압(VDIV)보다 더 높은 레벨이면 검출신호(DET1)를 '1'로 출력한다. 기준전압(VREF1)은 정상적인 전원전압(VDD)의 * 0.45의 레벨을 가진다. 따라서, 전원전압(VDD)의 레벨이 정상 레벨보다 90% 아래로 내려가면 검출신호(DET1)가 '1'의 레벨을 가지며, 전원전압(VDD)의 레벨이 정상 레벨의 90% 이상이면 검출신호(VDD)가 '0'의 레벨을 가진다. 결국, 검출신호(DET1)는 전원전압(VDD)의 전압 하락이 10%이상 발생하는 경우에 '1'의 레벨을 갖는다.
비교기(530)는 분배전압(VDIV)과 기준전압(VREF2)을 비교한다. 분배전압(VDIV)이 기준전압(VREF2)보다 더 높은 레벨이면 검출신호(DET2)를 '0'으로 출력하고, 기준전압(VREF2)이 분배전압(VDIV)보다 더 높은 레벨이면 검출신호(DET2)를 '1'로 출력한다. 기준전압(VREF2)은 정상적인 전원전압(VDD)의 * 0.40의 레벨을 가진다. 따라서, 전원전압(VDD)의 레벨이 정상 레벨보다 80% 아래로 내려가면 검출신호(DET2)가 '1'의 레벨을 가지며, 전원전압(VDD)의 레벨이 정상 레벨의 80% 이상이면 검출신호(VDD)가 '0'의 레벨을 가진다. 결국, 검출신호(DET2)는 전원전압(VDD)의 전압 하락이 20%이상 발생하는 경우에 '1'의 레벨을 갖는다. 비교기들(520, 520)에서 사용되는 기준전압들(VREF1, VREF2)은 항상 일정한 레벨을 유지하는 것이 중요한데, 이러한 기준전압들(VREF1, VREF2)은 밴드갭(bandgap) 회로를 이용하여 만들어질 수 있다.
코드 발생부(540)는 검출신호들(DET1, DET2)을 이용해 전압정보(VOL<0:3>)를 생성한다. 코드 발생부(540)는 검출신호들(DET1, DET2)을 이용해 전원전압(VDD)이 불안정한 상황일수록 전압정보(VOL<0:3>)의 코드값을 늘린다. 코드 발생부(540)는 일정시간(예, 10000 클럭 싸이클 동안) 동안 검출신호들(DET1, DET2)이 '1'의 레벨을 가진 회수를 카운팅하는 방식으로 전압정보를 생성할 수 있다. 예를 들어, (1)일정시간 동안에 검출신호들(DET1, DET2)이 한번도 '1'의 레벨을 가지지 않은 경우에는 전압정보(VOL<0:3>)가 (0,1,0,0)이 되고, (2)일정시간 동안에 검출신호(DET1)가 한번 이상 '1'의 레벨을 가진 경우에는 전압정보(VOL<0:3>)가 (0,1,0,1)이 되고, (3)일정시간 동안에 검출신호(DET1)가 3회 이상 '1'의 레벨을 가진 경우에는 전압정보(VOL<0:3>)가 (0,1,1,0)이 되고, (4)일정시간 동안에 검출신호(DET1)가 5회 이상 '1'의 레벨을 가지거나, 검출신호(DET2)가 1회 이상 '1'의 레벨을 가지는 경우에는 전압정보(VOL<0:3>)가 (0,1,1,1)이 될 수 있다.
도 6A와 도 6B는 메모리(110)로부터 메모리 콘트롤러(120)로 메모리 컨디션(CONDITION)이 전달되는 것을 도시한 도면이다.
도 6A는 메모리 콘트롤러(120)의 요청에 의해 메모리(110)로부터 메모리 콘트롤러(120)로 메모리 컨디션(CONDITION)이 전달되는 것을 도시한다. 도 6A를 참조하면, 커맨드(CMD)를 통해 메모리 콘트롤러(120)가 메모리(110)에 메모리 컨디션을 요청(CON REQ)한다. 그러면, 이에 응답해 메모리(110)가 메모리 콘트롤러(120)로 메모리 컨디션을 전달한다. 도면을 참조하면, 프로세스는 GOOD 컨디션(0,0,0,0), 전압은 NOT GOOD 컨디션(0101), 온도는 BAD 컨디션(1010)이라는 정보를 나타내는 메모리 컨디션이 전달되는 것을 확인할 수 있다.
도 6B는 메모리 콘트롤러(120)의 요청 없이 일정 시간마다(예, 10^9 클럭 싸이클 마다), 메모리(110)로부터 메모리 콘트롤러(120)로 메모리 컨디션(CONDITION)이 전달되는 것을 도시한다. 도 6B를 참조하면, 프로세스(0,0,0,0), 전압(0,1,0,0) 및 온도(1,0,0,0)가 모두 GOOD 컨디션이라는 메모리 컨디션이 전달된다. 그리고, 일정 시간이 경과한 후에 다시 프로세스는 GOOD(0,0,0,0), 전압은 NOT GOOD(0,0,0,1), 온도는 DANGER(1,0,1,1)라는 메모리 컨디션이 전달되는 것을 확인할 수 있다.
메모리(110)로부터 메모리 콘트롤러(120)로의 메모리 컨디션의 전달은 도 6A에 예시된 바와 같이 메모리 콘트롤러(120)의 요청에 의해 이루어질 수도 있으며, 도 6B에 예시된 바와 같이 일정 시간마다 이루어질 수도 있다. 또한, 실시간으로 메모리(110)로부터 메모리 콘트롤러(120)로 메모리 컨디션이 전달될 수도 있다.
도 7은 메모리(110)로부터 전달받은 메모리 컨디션(CONDITION)에 응답해 메모리 콘트롤러(120)가 메모리(110)의 동작 성능을 조절하는 실시예를 도시한 도면이다.
도 7을 참조하면, 먼저 메모리 콘트롤러(120)가 메모리(110)로부터 전달된 메모리 컨디션을 수신한다(S710). 그리고 수신된 메모리 컨디션이 프로세스 정보, 전압 정보, 온도 정보로 분류된다(S720). 수신된 메모리 컨디션이 (0,0,X,X)인 경우에는 프로세스 정보로 분류되어 단계(S731)로 전달되고, 수신된 메모리 컨디션이 (0,1,X,X)이면 전압 정보로 분류되어 단계(S741)로 전달되고, 수신된 메모리 컨디션이 (1,0,X,X)이면 온도 정보로 분류되어 단계(S751)로 전달된다.
단계(S731)에서는 프로세스가 GOOD 컨디션인지 아닌지가 판별된다. GOOD 컨디션인 경우에는 클럭(CLK)의 주파수에 대한 아무런 조절이 이루어지지 않는다. 그러나, 프로세스가 GOOD 컨디션이 아닌 경우에는, 단계(S732)에서 메모리 콘트롤러(120)가 메모리(110)로 인가하는 클럭(CLK)의 주파수 조절이 이루어진다. 클럭(CLK)의 주파수 조절은 컨디션이 얼마나 좋지 않은지에 따라 결정되며, 컨디션이 좋지 않을수록 클럭(CLK)의 주파수를 더 낮추게 된다. 예를 들어, 기본적인(즉, GOOD 컨디션에서의) 클럭(CLK)의 주파수가 500Mhz인 경우라면, 프로세스가 NOT GOOD인 경우에는 클럭(CLK)의 주파수가 475Mhz로 조절될 수 있다. 또한, 프로세스가 BAD인 경우에는 클럭(CLK)의 주파수가 450Mhz로 조절될 수 있으며, 프로세스가 DANGER인 경우에는 클럭(CLK)의 주파수가 400Mhz로 조절될 수 있다. 메모리로 공급되는 클럭(CLK)의 주파수 조절은 메모리 콘트롤러(120) 내부의 클럭 발생기(미도시)를 제어하는 것에 의해 이루어질 수 있다.
단계(S741)에서는 전압이 GOOD 컨디션인지 아닌지가 판별된다. GOOD 컨디션인 경우에는 레이턴시에 대한 아무런 조절이 이루어지지 않는다. 그러나, 전압이 GOOD 컨디션이 아닌 경우에는, 단계(S742)에서 레이턴시(latency)에 대한 조절이 이루어진다. 레이턴시의 조절은 컨디션이 얼마나 좋지 않은지에 따라 결정되며, 컨디션이 좋지 않을수록 레이턴시를 더 늘리게 된다. 예를 들어, 기본적인(즉, GOOD 컨디션에서의) 레이턴시가 N인 경우에, 전압이 NOT GOOD인 경우에는 레이턴시가 N+1로 조절될 수 있다. 또한, 전압이 BAD인 경우에는 레이턴시가 N+2로 조절될 수 있으며, 전압이 DANGER인 경우에는 레이턴시가 N+3으로 조절될 수 있다. 여기서 조절되는 레이턴시는 카스 레이턴시(CL: CAS Latency) 또는 라이트 레이턴시(WL: Write Latency)일 수 있으며, 2가지의 레이턴시(CL, WL)가 모두 조절될 수도 있다. 또는, 다른 종류의 레이턴시가 조절될 수도 있다. 레이턴시의 조절은 메모리 콘트롤러가 메모리로 MRS 커맨드(CMD)를 인가하고, 레이턴시의 변경과 관련된 어드레스(ADD)를 인가하는 것에 의해 이루어질 수 있다.
단계(S751)에서는 온도가 GOOD 컨디션인지 아닌지가 판별된다. GOOD 컨디션인 경우에는 커맨드 시퀀스에 대한 아무런 조절이 이루어지지 않는다. 그러나, 온도가 GOOD 컨디션이 아닌 경우에는, 단계(S752)에서 커맨드 패턴(시퀀스)에 대한 조절이 이루어진다. 커맨드의 조절은 컨디션이 얼마나 좋지 않은지에 따라 결정되며, 컨디션이 좋지 않을수록 유효한 커맨드 사이에 더 많은 NOP(Non Operation) 커맨드를 삽입하게 된다. 예를 들어, 온도가 NOT GOOD인 경우에는 3개의 유효한 커맨드마다 하나의 NOP 커맨드를 삽입하도록 커맨드 패턴이 조절될 수 있다. 또한, 온도가 BAD인 경우에는 2개의 유효한 커맨드마다 하나의 NOP 커맨드를 삽입하도록 커맨드 패턴이 조절될 수 있으며, 온도가 DANGER인 경우에는 1개의 유효한 커맨드마다 하나의 NOP 커맨드를 삽입하도록 커맨드 패턴이 조절될 수 있다.
도 7의 실시예에서는, 프로세스 정보에 따라 클럭 주파수가 조절되고, 전압 정보에 따라 레이턴시가 조절되고, 온도 정보에 따라 커맨드 패턴이 조절되는 것을 예시했다. 그러나 이러한 대응관계는 얼마든지 변경될 수 있다. 예를 들어, 프로세스 정보에 따라 레이턴시가 조절되고, 전압 정보에 따라 커맨드 패턴이 조절되고, 온도 정보에 따라 클럭 주파수가 조절될 수 있다. 또한, 프로세스, 전압 및 온도 중 한가지 종류의 정보에 응답해 클럭 주파수, 레이턴시 및 커맨드 패턴이 모두 변경될 수도 있다. 또한, 일대일의 대응관계 없이 프로세스, 전압 및 온도 정보가 조합되어, 메모리의 동작 성능(예, 클럭 주파수, 레이턴시, 커맨드 패턴)이 조절될 수도 있다.
도 8은 메모리 콘트롤러(120)에 의해 메모리(110)로 인가되는 클럭(CLK)의 주파수가 조절되는 것을 도시한 도면이다.
도 8의 (a)는 프로세스가 GOOD 컨디션일 때 메모리(110)로 인가되는 클럭(CLK)을 도시하며 주파수는 500Mhz이다. (b)는 프로세스가 DANGER 컨디션일 때 메모리로 인가되는 클럭(CLK)을 도시하는데 주파수는 400Mhz이다. 프로세스가 좋은 컨디션인 경우에는 클럭(CLK)이 500Mhz로 인가되므로, 메모리(110)가 500Mhz 클럭(CLK)에 동기되어 빠르게 동작한다. 반면에 프로세스가 위험한 컨디션인 경우에는 클럭(CLK)이 400Mhz로 인가되므로, 메모리(110)가 400Mhz 클럭(CLK)에 동기되어 느리게 동작하며, 동작의 안정성을 확보하게 된다.
도 9는 메모리 콘트롤러(120)에 의해 메모리(110)의 라이트 레이턴시(WL)가 조절되는 것을 도시한 도면이다.
도 9의 (a)는 전압이 GOOD 컨디션일 때의 라이트 레이턴시(WL)를 나타낸다. 도면을 참조하면, 라이트 명령(WT)의 인가 시점으로부터 4클럭 이후에 4개의 데이터(D0~D3)가 입력되는 것을, 즉 라이트 레이턴시가 4인 것을, 확인할 수 있다.
도 9의 (b)는 전압이 NOT GOOD 컨디션이어서 라이트 레이턴시(WL)가 5로 조절된 것을 나타낸다. 도면을 참조하면, 라이트 명령(WT)의 인가 시점으로부터 5클럭 이후에 4개의 데이터(D0~D3)가 입력되는 것을, 즉 라이트 레이턴시가 5인 것을, 확인할 수 있다.
도 10은 메모리 콘트롤러(120)에 의해 메모리(110)로 인가되는 커맨드(CMD) 패턴이 조절되는 것을 도시한 도면이다.
도 10의 (a)는 온도가 GOOD 컨디션일 때 메모리 콘트롤러(120)가 메모리(110)로 인가하는 커맨드(CMD)의 패턴을 나타낸다. 도면을 참조하면, 커맨드 사이에 NOP(Non Operation) 커맨드 없이 라이트(WT)-라이트(WT)-리드(RD)-라이트(WT) 명령이 인가되는 것을 확인할 수 있다.
도 10의 (b)는 온도가 BAD 컨디션일 때 메모리 콘트롤러(120)가 메모리(110)로 인가하는 커맨드(CMD)의 패턴을 나타낸다. 메모리 콘트롤러(120)가 인가하고자 하는 커맨드(CMD)는 (a)의 경우와 동일하다고 가정한다. 도면을 참조하면, 커맨드(CMD)가 라이트(WT)-라이트(WT)-NOP-리드(RD)-라이트(WT)-NOP의 순서대로 인가된다. 즉, 2개의 연속적인 커맨드 이후에는 NOP 커맨드가 인가되는 것을 확인할 수 있다. 이와 같이, 커맨드 사이에 NOP 커맨드가 의도적으로 삽입되면 메모리(110)의 동작에 보다 여유를 줄 수 있으며, 그 결과 메모리(110)의 온도를 낮추는 것이 가능하다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도이다.
도 11을 참조하면, 메모리 시스템은 다수개의 메모리(110_0~110_3)와 메모리 콘트롤러(120)를 포함한다. 메모리 콘트롤러(120)는 다수개의 메모리(110_0~110_3)를 별도의 채널(CH0~CH3)을 통해 제어한다. 도면에 도시된 채널들(CH0~CH3) 각각은 도 1에 도시된 (CMD, ADD, DATA, CONDITION)을 포함한다.
메모리 콘트롤러(120)는 메모리들(110_0~110_3) 각각으로부터 메모리 컨디션을 전달받으며, 메모리들(110_0~110_3)로부터 전달받은 메모리 컨디션에 따라 메모리들(110_0~110_3)의 성능을 조절한다. 예를 들어, 메모리들(110_0, 110_2, 110_3)의 컨디션은 좋고, 메모리(110_1)의 컨디션은 좋지 않은 경우에, 메모리들(110_0, 110_2, 110_3)은 고성능으로 동작하도록 제어하고, 메모리(110_1)는 성능을 낮추어 동작하도록 제어한다. 즉, 메모리 시스템 내부에 다수개의 메모리(110_0~110_3)가 있는 경우, 메모리 컨트롤러(120)가 메모리들(110_0~110_3)의 컨디션에 따라 메모리들(110_0~110_3)의 성능을 서로 다르게 제어할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상술한 실시예들에서는 메모리 중 디램을 예시하여 설명하였으나, 디램 뿐만이 아니라, 플래쉬 메모리, STT-MRAM, PC-RAM 등 모든 종류의 메모리에서, 메모리의 컨디션에 따라 메모리의 성능을 제어하기 위해 본 발명이 이용될 수 있음은 당연하다.
110: 메모리 120: 메모리 콘트롤러
210: 커맨드 입력부 215: 어드레스 입력부
220: 클럭 입력부 225: 데이터 입/출력부
230: 로우 회로 235: 컬럼 회로
240: 셀어레이 245: 커맨드 디코더
250: 설정 회로 255: 컨디션 감지회로
260: 컨디션 출력회로

Claims (20)

  1. 메모리 컨디션을 감지하는 컨디션 감지회로와, 상기 컨디션 감지회로에서 감지된 메모리 컨디션을 출력하는 컨디션 출력회로를 포함하는 메모리; 및
    상기 메모리 컨디션에 응답해 상기 메모리의 동작 성능을 조절하는 메모리 콘트롤러
    를 포함하는 메모리 시스템.
  2. 제 1항에 있어서,
    상기 컨디션 감지회로는 상기 메모리의 온도를 감지하는 온도 감지부를 포함하고,
    상기 메모리 컨디션은 온도 정보를 포함하는
    메모리 시스템.
  3. 제 1항에 있어서,
    상기 컨디션 감지회로는 상기 메모리의 프로세스를 감지하는 프로세스 감지부를 포함하고,
    상기 메모리 컨디션은 프로세스 정보를 포함하는
    메모리 시스템.
  4. 제 1항에 있어서,
    상기 컨디션 감지회로는 상기 메모리의 전원전압을 감지하는 전압 감지부를 포함하고,
    상기 메모리 컨디션은 전압 정보를 포함하는
    메모리 시스템.
  5. 제 1항에 있어서,
    상기 컨디션 감지회로는 상기 메모리의 온도를 감지하는 온도 감지부; 상기 메모리의 프로세스를 감지하는 프로세스 감지부; 및 상기 메모리의 전원전압을 감지하는 전압 감지부를 포함하고,
    상기 메모리 컨디션은 온도 정보, 프로세스 정보 및 전압 정보를 포함하는
    메모리 시스템.
  6. 제 1항에 있어서,
    상기 메모리 콘트롤러는 상기 메모리 컨디션에 응답해 상기 메모리의 클럭 주파수를 조절하는
    메모리 시스템.
  7. 제 1항에 있어서,
    상기 메모리 콘트롤러는 상기 메모리 컨디션에 응답해 상기 메모리의 레이턴시를 조절하는
    메모리 시스템.
  8. 제 7항에 있어서,
    상기 메모리의 레이턴시는 카스 레이턴시와 라이트 레이턴시 중 적어도 하나를 포함하는
    메모리 시스템.
  9. 제 1항에 있어서,
    상기 메모리 콘트롤러는 상기 메모리 컨디션에 응답해 상기 메모리로 인가하는 커맨드의 패턴을 조절하는
    메모리 시스템.
  10. 제 1항에 있어서,
    상기 메모리 콘트롤러는 상기 메모리 컨디션에 응답해 상기 메모리의 클럭 주파수, 상기 메모리의 레이턴시 및 상기 메모리로 인가하는 커맨드의 패턴을 조절하는
    메모리 시스템.
  11. 제 3항에 있어서,
    상기 프로세스 감지부는
    주기파를 발생하는 링오실레이터; 및
    상기 주기파의 주기를 측정해 상기 프로세스 정보를 생성하는 주기 판별부를 포함하는
    메모리 시스템.
  12. 제 4항에 있어서,
    상기 전압 감지부는
    전원전압을 전압 분배해 분배전압을 생성하는 전압 분배부;
    상기 분배전압과 하나 이상의 기준전압을 비교하는 전압 비교부; 및
    상기 전압 비교부의 비교결과를 이용해 상기 전압 정보를 생성하는 전압 판별부를 포함하는
    메모리 시스템.
  13. 제 1항에 있어서,
    상기 메모리로부터 상기 메모리 콘트롤러로의 상기 메모리 컨디션의 전송은 주기적으로 이루어지는
    메모리 시스템.
  14. 제 1항에 있어서,
    상기 메모리 콘트롤러는 상기 메모리에게 메모리 컨디션을 전송하라는 명령을 인가하고,
    상기 메모리는 상기 명령에 응답해 상기 메모리 컨디션을 상기 메모리 콘트롤러로 전송하는
    메모리 시스템.
  15. 제 1항에 있어서,
    상기 메모리 시스템은 상기 메모리를 다수개 포함하고,
    상기 메모리 콘트롤러는 다수개의 메모리 각각으로부터 전달받은 메모리 컨디션에 응답해 다수개 메모리의 동작 성능을 독립적으로 조절하는
    메모리 시스템.
  16. 메모리에 있어서,
    상기 메모리의 온도를 감지하는 온도 감지부;
    상기 메모리의 프로세스를 감지하는 프로세스 감지부;
    상기 메모리의 전원전압을 감지하는 전압 감지부; 및
    상기 온도 감지부의 감지결과, 상기 프로세스 감지부의 감지결과 및 상기 전압 감지부의 감지결과를 포함하는 메모리 컨디션을 출력하기 위한 컨디션 출력회로
    를 포함하는 메모리.
  17. 제 16항에 있어서,
    상기 컨디션 출력회로는 주기적으로 상기 메모리 컨디션을 출력하는
    메모리.
  18. 제 16항에 있어서,
    상기 컨디션 출력회로는 메모리 콘트롤러로부터 전달된 명령에 응답해 상기 메모리 컨디션을 출력하는
    메모리.
  19. 메모리로부터 메모리 컨디션을 전달받는 단계;
    상기 메모리 컨디션이 기설정 값 이하로 나쁜지를 판단하는 단계; 및
    상기 판단하는 단계에서 상기 메모리 컨디션이 나쁘다고 판단되면, 상기 메모리의 동작 성능을 조절하는 단계
    를 포함하는 메모리 콘트롤러의 동작 방법.
  20. 제 19항에 있어서,
    상기 메모리 컨디션은 상기 메모리의 온도 정보, 프로세스 정보 및 전압 정보 중 적어도 하나 이상을 포함하고,
    상기 조절하는 단계에서는 상기 메모리의 클럭 주파수, 상기 메모리의 레이턴시 및 상기 메모리로 인가되는 커맨드의 패턴 중 적어도 하나 이상이 조절되는
    메모리 콘트롤러의 동작 방법.
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KR20160122483A (ko) * 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102349422B1 (ko) 2015-01-28 2022-01-10 삼성전자 주식회사 메모리 컨트롤러의 동작 방법 및 메모리 컨트롤러를 포함하는 반도체 저장장치
US10025685B2 (en) * 2015-03-27 2018-07-17 Intel Corporation Impedance compensation based on detecting sensor data
KR102427894B1 (ko) * 2016-03-17 2022-08-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN106168928B (zh) * 2016-07-06 2020-01-07 上海新储集成电路有限公司 一种解决混合内存读延迟不确定性的方法
JP6640677B2 (ja) * 2016-08-19 2020-02-05 キオクシア株式会社 半導体記憶装置
KR102462385B1 (ko) * 2017-07-17 2022-11-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
TWI684773B (zh) 2018-12-28 2020-02-11 瑞昱半導體股份有限公司 電路運作速度偵測電路
CN111398775B (zh) * 2019-01-03 2024-02-06 瑞昱半导体股份有限公司 电路运行速度检测电路
US11366505B2 (en) * 2019-03-29 2022-06-21 Micron Technology, Inc. Predictive power management
KR20210042192A (ko) * 2019-10-08 2021-04-19 삼성전자주식회사 반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법
CN110995217A (zh) * 2019-12-03 2020-04-10 芯创智（北京）微电子有限公司 一种占空比调整电路
CN111651118B (zh) * 2020-04-27 2023-11-21 中国科学院微电子研究所 存储器系统、控制方法和控制装置
TWI722948B (zh) 2020-07-28 2021-03-21 瑞昱半導體股份有限公司 偵測電路運作速度之餘量的裝置
US20220147131A1 (en) * 2020-11-10 2022-05-12 Micron Technology, Inc. Power management for a memory device
US11775199B2 (en) * 2021-01-20 2023-10-03 Micron Technology, Inc. Voltage resonance mitigation of memory dies

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6167330A (en) * 1998-05-08 2000-12-26 The United States Of America As Represented By The Secretary Of The Air Force Dynamic power management of systems
US6566900B2 (en) * 2001-09-27 2003-05-20 Sun Microsystems, Inc. Integrated on-chip process, temperature, and voltage sensor module
US6774734B2 (en) * 2002-11-27 2004-08-10 International Business Machines Corporation Ring oscillator circuit for EDRAM/DRAM performance monitoring
KR100605572B1 (ko) * 2005-06-30 2006-07-31 주식회사 하이닉스반도체 반도체메모리소자
US7272063B1 (en) * 2006-03-21 2007-09-18 Infineon Technologies Ag Memory with a temperature sensor, dynamic memory and memory with a clock unit and method of sensing a temperature of a memory
US8024499B1 (en) * 2008-01-17 2011-09-20 Juniper Networks, Inc. Systems and methods for automated sensor polling
TW201015282A (en) * 2008-10-09 2010-04-16 Realtek Semiconductor Corp Circuit and method of adjusting system clock in low voltage detection, and low voltage reset circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160122483A (ko) * 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법

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CN104021813A (zh) 2014-09-03
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