TW201434050A - 記憶體，包括其之記憶體系統及記憶體控制器之操作方法 - Google Patents

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TW201434050A TW102126351A TW102126351A TW201434050A TW 201434050 A TW201434050 A TW 201434050A TW 102126351 A TW102126351 A TW 102126351A TW 102126351 A TW102126351 A TW 102126351A TW 201434050 A TW201434050 A TW 201434050A
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Abstract

一種記憶體系統包括一記憶體，該記憶體包括經組態以偵測一記憶體條件之一條件偵測電路，以及經組態以輸出由該條件偵測電路偵測出之記憶體條件之一條件輸出電路。一記憶體控制器經組態以回應於該記憶體條件來調整記憶體之操作效能。

Description

記憶體，包括其之記憶體系統及記憶體控制器之操作方法 對相關申請案之交叉參考
本申請案主張2013年2月28日申請之韓國專利申請案第10-2013-0022061號之優先權，該申請案全文以引用之方式併入本文中。
本發明之例示性實施例係關於一種記憶體、一種記憶體控制器，以及一種包括其之記憶體系統。
通常，記憶體控制器控制記憶體，諸如動態隨機存取記憶體(DRAM)。記憶體控制器可以在PC板上、中央處理單元(CPU)中或圖形處理單元(GPU)中之晶片組之形式存在。
由不同晶圓製成之複數個記憶體可能會展示出效能變化，此可能是由記憶體製造程序中之製程參數之變化導致。複數個記憶體之效能變化亦可能取決於在操作過程期間記憶體之電壓及溫度條件之變化。
為了避免包括複數個記憶體之記憶體系統發生故障，記憶體系統需要考慮到效能最差之記憶體。因此，記憶體系統需要以比對應於其它具有較好效能之記憶體之速度大幅度降低之速度操作。
本發明之一項實施例係關於一種使用與記憶體效能有關之條件 資訊來調整記憶體之操作效能之系統及方法。
根據一實施例，記憶體系統包括：一記憶體，該記憶體包括經組態以偵測記憶體條件之一條件偵測電路及經組態以輸出由條件偵測電路偵測出之記憶體條件之一條件輸出電路；以及一記憶體控制器，其經組態以回應於記憶體條件來調整記憶體之操作效能。
記憶體條件可包括溫度資訊、製程資訊以及電壓資訊中之一或多者。此外，記憶體控制器可藉由回應於記憶體條件而調整記憶體之時脈頻率、記憶體之延時，及施加至記憶體之命令之型樣中之一或多者來調整記憶體之操作效能。
根據另一實施例，記憶體包括：經組態以偵測記憶體溫度之一溫度偵測單元；經組態以偵測記憶體之製程變化之一製程偵測單元；經組態以偵測記憶體之電力供應電壓之一電壓偵測單元；以及經組態以輸出記憶體條件之一條件輸出電路，該記憶體條件包括由溫度偵測單元、製程偵測單元及電壓偵測單元獲得之偵測結果。
根據另一實施例，記憶體控制器之操作方法包括：接收來自一記憶體之一記憶體條件；判定記憶體條件是否係處於不良條件；以及當判定記憶體條件係處於不良條件時，調整記憶體之效能。
根據本發明，根據從記憶體接收之記憶體條件來調整記憶體之操作效能，以便有可能使記憶體之操作效能最佳化。
此外，當在記憶體系統中設有複數個記憶體時，有可能獨立地最佳化每一記憶體之最佳效能。
110、110_0、110_1、110_2、110_3‧‧‧記憶體
120‧‧‧記憶體控制器
210‧‧‧命令輸入單元
215‧‧‧位址輸入單元
220‧‧‧時脈輸入單元
225‧‧‧資料輸入/輸出單元
230‧‧‧列電路
235‧‧‧行電路
240‧‧‧記憶體胞陣列
245‧‧‧命令解碼器
250‧‧‧設定電路
255‧‧‧條件偵測電路
260‧‧‧輸出電路
310‧‧‧溫度偵測單元
320‧‧‧製程偵測單元
330‧‧‧電壓偵測單元
410‧‧‧環形振盪器
420‧‧‧週期偵測區段
510‧‧‧分壓區段
520、530‧‧‧比較器
540‧‧‧碼產生區段
ADD‧‧‧位址
CH0至CH3‧‧‧通道
CLK‧‧‧時脈
CMD‧‧‧命令
CONDITION‧‧‧條件
D0、D1、D2、D3‧‧‧資料
DATA‧‧‧資料
DET1、DET2‧‧‧偵測信號
NOP‧‧‧非操作命令
OSC‧‧‧週期波
PROCESS<0：3>‧‧‧製程資訊
RD‧‧‧讀取命令
S710、S720、S731、S732、
S741、S742、S751、S752‧‧‧步驟
TEMP<0：3>‧‧‧溫度資訊
VDD‧‧‧電力供應電壓
VDIV‧‧‧已分電壓
VOL<0：3>‧‧‧電壓資訊
VREF1、VREF2‧‧‧參考電壓
WL‧‧‧寫入延時
WT‧‧‧寫入命令
圖1係根據一實施例之記憶體系統之方塊圖。
圖2係根據一實施例之記憶體之方塊圖。
圖3係根據一實施例之條件偵測電路之方塊圖。
圖4係根據一實施例之製程偵測單元之方塊圖。
圖5係根據一實施例之電壓偵測單元之方塊圖。
圖6A及圖6B係說明將記憶體條件CONDITION從記憶體傳輸至記憶體控制器之圖。
圖7係說明一實施例之流程圖，在該實施例中，記憶體控制器回應於從記憶體接收之記憶體條件來調整記憶體之操作效能。
圖8係說明施加至記憶體之時脈CLK之頻率由記憶體控制器調整之圖。
圖9係說明記憶體之寫入延時WL由記憶體控制器調整之圖。
圖10係說明施加至記憶體之命令型樣由記憶體控制器調整之圖。
圖11係根據另一實施例之記憶體系統之方塊圖。
下文將參考附圖更加詳細地描述實施例。然而，本發明可包括不同形式之實施例，且不應被解釋為限於本文中所陳述之實施例。實情為，提供該等實施例以使本揭示內容更加透徹且完整，且可將本發明之範疇完整地傳達給熟習此項技術者。遍及本發明，在本發明之各種圖及實施例中同樣之參考數字指代同樣之部件。
圖1係根據一實施例之記憶體系統之方塊圖。
參考圖1，記憶體系統包括記憶體110及記憶體控制器120。
記憶體110經組態以在記憶體控制器120之控制下操作。記憶體110回應於來自記憶體控制器120的施加至記憶體110之命令CMD而執行一操作(例如，作用中、讀取、寫入、預充電、再新，或模式暫存器設定(MRS)操作)。記憶體110使用位址ADD來存取記憶體110之記憶體胞陣列中的對應於位址ADD之記憶體胞。資料DATA指示從記憶體控制器120傳輸至記憶體110之寫入資料及從記憶體110傳輸至記憶體控制器120之讀取資料。記憶體110與從記憶體控制器120施加之時脈 CLK同步地操作。從記憶體110傳輸至記憶體控制器120之記憶體條件CONDITION指示記憶體110之條件。例如，記憶體條件CONDITION包括記憶體110之溫度資訊、製程資訊，以及電壓資訊中之一或多者。
記憶體控制器120經組態以將命令CMD、位址ADD，及時脈CLK施加至記憶體110，以及與記憶體110交換資料DATA。同時，記憶體控制器120接收來自記憶體110之記憶體條件CONDITION。記憶體控制器120使用資訊CONDITION來判定記憶體110之當前條件係處於良好條件抑或不良條件。基於該決策，記憶體控制器120可調整記憶體110之操作效能。在一實施例中，記憶體控制器120對記憶體110之操作效能之調整可包括調整時脈CLK之頻率、延時，以及命令型樣或序列。當判定記憶體110之條件為良好時，可能進一步增加記憶體110之效能以使之更快地操作。當判定記憶體110之條件為不良時，可能減少記憶體110之效能以使之穩定地操作。
圖2係根據一實施例之圖1之記憶體110之方塊圖。
參考圖2，記憶體110包括命令輸入單元210、位址輸入單元215、時脈輸入單元220、資料輸入/輸出單元225、列電路230、行電路235、記憶體胞陣列240、命令解碼器245、設定電路250、條件偵測電路255，以及條件輸出電路260。
命令輸入單元210經組態以接收從記憶體控制器120傳輸至記憶體110之命令CMD。圖2說明經由一條傳輸線輸入命令CMD。然而，當命令CMD包括多位元信號時，可經由複數條傳輸線輸入命令CMD。如圖2中所示，命令CMD行進通過命令輸入單元210，且接著被傳輸至命令解碼器245。
位址輸入單元215經組態以接收從記憶體控制器120傳輸至記憶體110之位址ADD。圖2說明經由一條傳輸線輸入位址ADD。然而， 當位址ADD包括多位元信號時，可經由複數條傳輸線輸入位址ADD。在位址ADD行進通過位址輸入單元215之後，位址ADD被傳輸至列電路230、行電路235，以及設定電路250。
時脈輸入單元220經組態以接收從記憶體控制器120傳輸至記憶體110之時脈CLK。記憶體110之內部元件與經由時脈輸入單元220輸入之時脈CLK同步地操作。在一實施例中，時脈輸入單元220可包括一產生待用於記憶體110內之時脈信號之電路。時脈輸入單元220可包括使用由時脈產生系統在外部產生之時脈CLK來產生內部使用之時脈信號之延遲鎖定迴路(DLL)或鎖相迴路(PLL)。
命令解碼器245經組態以解碼經由命令輸入單元210輸入之命令CMD，以辨識記憶體110將執行之操作，且根據已辨識之操作控制記憶體110之其它元件。記憶體110將執行之操作之實例可包括作用中、預充電、讀取、寫入，再新操作，以及諸如模式暫存器設定(MRS)的設定操作。圖2所說明之經由控制路徑CONTROL連接到命令解碼器245之元件由命令解碼器245控制。
當設定操作被命令解碼器245控制時，設定電路250經組態以藉由解碼經由位址輸入單元215輸入之位址ADD來執行設定操作(例如，MRS操作)。設定電路250所執行之設定操作可包括設定記憶體110中內部使用之各種電壓位準、各種類型之延時諸如寫入延時(WL)或行位址選通(CAS)延時，測試模式以及操作模式，及其類似者。設定電路250所執行之此等設定操作之結果用於設定記憶體110之內部元件。來自設定電路250之設定結果可被傳輸至且用於記憶體110之內部元件。
列電路230經組態以在命令解碼器245之控制下執行作用中、預充電，以及再新操作。在作用中操作中，列電路230啟動記憶體胞陣列240之字線中之一條字線，其中該字線對應於從位址輸入單元215傳 輸之位址ADD。在預充電操作中，列電路230去啟動已啟動之字線。在再新操作中，列電路230循序啟動字線。
行電路235經組態以在命令解碼器245之控制下執行讀取及寫入操作。在記憶體胞陣列240中之複數個行中選出一行，該行對應於經由位址輸入單元215輸入之位址ADD。在讀取操作中，行電路235從記憶體胞陣列240中之已選行中讀取資料，並將已讀資料傳輸至資料輸入/輸出單元225。在寫入操作中，行電路235將從資料輸入/輸出單元225傳輸之資料寫入記憶體胞陣列240中之已選行。
資料輸入/輸出單元225經組態以輸出已讀資料，其中該已讀資料在讀取操作中從行電路235傳輸至記憶體控制器120。在寫入操作中，資料輸入/輸出單元225經組態以接收已寫資料，其中該已寫資料係從記憶體控制器120傳輸至記憶體110中之行電路235。在圖2中，資料輸入/輸出單元225經由一條傳輸線DATA而與記憶體控制器120交換資料。然而，可在記憶體110與記憶體控制器120之間形成用以傳輸多位元資料(例如，8位元、16位元，或32位元資料)之複數條傳輸線來傳輸多位元資料。
條件偵測電路255經組態以偵測記憶體110之條件CONDITION。記憶體條件CONDITION指示記憶體110之變數的條件，該等條件可影響記憶體110之效能。此等條件可包括記憶體110中之溫度、電壓，以及製程變化。例如，條件偵測電路255經組態以能夠偵測溫度、電壓，以及製程變數中之一或多個條件。
條件輸出電路260經組態以將由條件偵測電路255偵測出之記憶體條件CONDITION輸出至記憶體控制器120。在一實施例中，條件輸出電路260可回應於從記憶體控制器120接收之條件資訊請求命令而輸出記憶體條件CONDITION。或者，條件輸出電路260可按預定時間間隔將記憶體條件CONDITION輸出至記憶體控制器120。在另一實施例 中，條件輸出電路260可即時將記憶體條件CONDITION輸出至記憶體控制器120。圖1及2說明經由與藉以傳輸命令CMD、位址ADD，以及資料DATA之通道分開之通道將記憶體條件CONDITION從記憶體110傳輸至記憶體控制器120。然而，可經由亦藉以傳輸命令CMD、位址ADD，或資料DATA之通道傳輸記憶體條件CONDITION。
圖3係根據一實施例之圖2之條件偵測電路255之方塊圖。
參考圖3，條件偵測電路255包括溫度偵測單元310、製程偵測單元320，以及電壓偵測單元330。圖3說明條件偵測電路255包括溫度偵測單元310、製程偵測單元320，以及電壓偵測單元330全部。然而，在另一實施例中，條件偵測電路255可包括此等元件310、320，以及330中的一或兩者。
溫度偵測單元310經組態以偵測記憶體110之溫度以及輸出溫度資訊TEMP<0：3>。在一實施例中，溫度偵測單元310可經組態以使用一電路，例如晶粒上熱感測器(ODTS)。一般而言，當記憶體之溫度較低時，記憶體處於良好條件。
製程偵測單元320經組態以偵測記憶體110之製程變化以及輸出製程資訊PROCESS<0：3>。製程資訊PROCESS<0：3>指示記憶體110之內部元件係以高速操作抑或以低速操作。內部元件之此不同操作速度係由在記憶體110之製造過程期間發生之製程變化導致的。一般而言，當記憶體110之內部元件以高速操作時，內部元件處於良好條件。
電壓偵測單元330經組態以偵測施加至記憶體110之電力供應電壓VDD之變化，並輸出指示電力供應電壓VDD是否被穩定提供之電壓資訊VOL<0：3>。
下文之表1展示製程資訊PROCESS<0：3>、電壓資訊VOL<0：3>，以及溫度資訊TEMP<0：3>之實例。此等類型之資訊包括4位元信號，其中該4位元信號之較高兩位元<2：3>指示一類型資訊，而該4位元信 號之較低兩位元<0：1>指示對應於該類型資訊之條件之狀態。
圖4係根據一實施例之圖3之製程偵測單元320之方塊圖。
參考圖4，製程偵測單元320包括環形振盪器410及週期偵測區段420。
環形振盪器410經組態以產生週期波OSC。環形振盪器410包括彼此串聯成一條鏈之反相器。當反相器以高速操作時，週期波OSC之頻率增加；而當反相器以低速操作時，週期波OSC之頻率減少。亦即，週期波OSC之頻率根據記憶體110之內部元件(例如，反相器)之操作速度而變化。
週期偵測區段420經組態以偵測週期波之週期以及產生製程資訊PROCESS<0：3>。當週期偵測區段420偵測到之週期波OSC之週期較短時，製程資訊PROCESS<0：3>之值較小，而當週期偵測區段420偵測到之週期波OSC之週期較長時，製程資訊PROCESS<0：3>之值較大。
圖5係根據一實施例之圖3之電壓偵測單元330之方塊圖。
參考圖5，電壓偵測單元330包括分壓區段510、比較器520及530，以及碼產生區段540。
分壓區段510經組態以藉由劃分電力供應電壓VDD來產生已分電 壓VDIV。已分電壓VDIV具有一藉由按預定分壓比劃分電力供應電壓VDD而獲得之電壓位準，以便比較該已分電壓VDIV適當地與參考電壓VREF1及VREF2。例如，已分電壓VDIV可具有對應於電力供應電壓VDD之位準之一半之一位準。儘管下文之描述將基於假設已分電壓VDIV具有對應於電力供應電壓VDD之位準之一半之一位準，但本發明之實施例不限於此。
比較器520經組態以比較已分電壓VDIV與參考電壓VREF1。當已分電壓VDIV具有比參考電壓VREF1之位準更高之一位準時，比較器520輸出值為「0」之偵測信號DET1。當已分電壓VDIV具有比參考電壓VREF1之位準更低之一位準時，比較器520輸出值為「1」之偵測信號DET1。在此實施例中，參考電壓VREF1具有對應於電力供應電壓VDD之正常位準之45%之一位準。因此，當電力供應電壓VDD之位準等於或大於正常位準之90%時，偵測信號DET1之值為「0」。當電力供應電壓VDD之位準低於正常位準之90%時，偵測信號DET1之值為「1」。換言之，當在記憶體110操作期間電力供應電壓VDD發生10%或更多之電壓降時，偵測信號DET1之值為「1」。
比較器530經組態以比較已分電壓VDIV與參考電壓VREF2。當已分電壓VDIV具有比參考電壓VREF2之位準更高之一位準時，比較器530輸出值為「0」之偵測信號DET2。當已分電壓VDIV具有比參考電壓VREF2之位準更低之一位準時，比較器530輸出值為「1」之偵測信號DET2。在此實施例中，參考電壓VREF2具有對應於正常電力供應電壓VDD之40%之一位準。因此，當電力供應電壓VDD之位準等於或大於正常位準之80%時，偵測信號DET2之值為「0」。當電力供應電壓VDD之位準低於正常位準之80%時，偵測信號DET2之值為「1」。因而，當在記憶體110操作期間電力供應電壓VDD發生20%或更多之電壓降時，偵測信號DET2之值為「1」。將用在比較器520及530中之 參考電壓VREF1及VREF2分別維持在實質上恆定之位準係重要的。例如，可使用帶隙電路產生參考電壓VREF1及VREF2。
碼產生區段540經組態以使用偵測信號DET1及DET2來產生電壓資訊VOL<0：3>。當電力供應電壓VDD變得不穩定時，碼產生區段540使用偵測信號DET1及DET2來增加電壓資訊VOL<0：3>之碼值。在一實施例中，碼產生區段540可藉由計數偵測信號DET1及DET2在預定時間(例如，1000個時脈循環)中值為「1」之次數來產生電壓資訊VOL<0：3>。例如，(1)當在預定時間中偵測信號DET1及DET2沒有一次值為「1」時，電壓資訊VOL<0：3>可為(0,1,0,0)，(2)當在預定時間中偵測信號DET1有一次或兩次值為「1」且偵測信號DET2沒有一次值為「1」時，電壓資訊VOL<0：3>可為(0,1,0,1)，(3)當在預定時間中偵測信號DET1有三次或四次值為「1」且偵測信號DET2沒有一次值為「1」時，電壓資訊VOL<0：3>可為(0,1,1,0)，以及(4)當在預定時間中偵測信號DET1有五次或五次以上位準為「1」或偵測信號DET2有一次或多次位準為「1」時，電壓資訊VOL<0：3>可為(0,1,1,1)。
圖6A及圖6B係說明將記憶體條件CONDITION從記憶體110傳輸至記憶體控制器120之圖。
圖6A說明回應於來自記憶體控制器120之請求，將記憶體條件CONDITION從記憶體110傳輸至記憶體控制器120。參考圖6A，透過使用命令CMD(亦即，COM REQ)，記憶體控制器120請求記憶體110傳輸記憶體條件CONDITION。回應於該請求，記憶體110將記憶體條件CONDITION傳輸至記憶體控制器120。例如，如圖6A中所展示，傳輸記憶體條件CONDITION，其包括具有GOOD條件(0,0,0,0)之製程資訊、具有NOT GOOD條件(0,1,0,1)之電壓資訊，以及具有BAD條件(1,0,1,0)之溫度資訊。
圖6B說明將記憶體條件CONDITION按預定時間間隔(例如，109 個時脈循環)從記憶體110傳輸至記憶體控制器120。參考圖6B，傳輸記憶體條件CONDITION，其包括具有GOOD條件(0,0,0,0)之製程資訊、具有GOOD條件(0,1,0,0)之電壓資訊，以及具有GOOD條件(1,0,0,0)之溫度資訊。在預定時間過去之後，傳輸記憶體條件CONDITION，其指示具有GOOD條件(0,0,0,0)之製程資訊、具有NOT GOOD條件(0,1,0,1)之電壓資訊，以及具有DANGER(1,0,1,1)之溫度資訊。
可以如圖6A所說明回應於記憶體控制器120之請求，執行記憶體條件CONDITION從記憶體110至記憶體控制器120之傳輸，或者可如圖6B所說明按預定時間間隔執行該傳輸。在另一實施例中，可即時將記憶體條件CONDITION從記憶體110傳輸至記憶體控制器120。
圖7係說明一實施例之流程圖，其中在該實施例中，記憶體控制器120回應於從記憶體110接收之記憶體條件CONDITION來調整記憶體110之操作效能。
參考圖7，在S710處，記憶體控制器120接收自記憶體110傳輸之記憶體條件。在S720處，將已接收的記憶體條件分類成製程資訊、電壓資訊，或溫度資訊。當已接收記憶體條件係(0,0,X,X)，將記憶體條件分類入製程資訊且隨後執行S731。當已接收記憶體條件係(0,1,X,X)時，將記憶體條件分類入電壓資訊且隨後執行S741。當已接收記憶體條件係(1,0,X,X)時，將記憶體條件分類入溫度資訊且隨後執行S751。
在S731處，判定製程資訊是否具有GOOD條件。當製程資訊具有GOOD條件時，不調整時脈CLK之頻率。然而，當製程資訊不具有GOOD條件時，在S732處記憶體控制器120調整施加至記憶體110之時脈CLK之頻率。可基於記憶體110之操作效能已被製程參數之變化不利地影響之程度來判定對時脈CLK之頻率之調整程度，該不利影響由製程資訊中包括之條件來指示。特定而言，隨著條件變差，時脈CLK 之頻率被減小。例如，當時脈CLK之正常頻率(例如，GOOD條件下之頻率)係500MHz時，若條件係NOT GOOD，則時脈CLK之頻率可被調整至475MHz。若條件係BAD及DANGER，則時脈CLK之頻率可分別被調整至450MHz及400MHz。在一實施例中，可藉由控制記憶體控制器120中的時脈產生器(未圖示)來調整供應至記憶體110之時脈CLK之頻率。
在S741處，判定電壓資訊是否具有GOOD條件。當電壓資訊具有GOOD條件時，不調整延時。然而，當電壓資訊不具有GOOD條件時，在步驟S742處執行對延時之調整。基於電力供應電壓VDD之位準偏離正常電壓位準之程度來判定對延時之調整程度，該偏離程度由電壓資訊中所包括之條件來指示。特定而言，隨著條件變差，延時增加。例如，當正常延時(例如，在GOOD條件下之延時)係N時，若條件係NOT GOOD，則可將延時調整至N+1。若條件係BAD及DANGER，則可將延時分別調整至N+2及N+3。已調整之延時可包括CAS延時(CL)或寫入延時(WL)。在另一實施例中，可調整此兩種類型之延時或其它類型之延時。可藉由將MRS命令及位址ADD從記憶體控制器120傳輸至記憶體110來執行延時調整。
在S751處，判定溫度資訊是否具有GOOD條件。當溫度資訊具有GOOD條件時，不調整命令型樣。然而，當溫度資訊不具有GOOD條件時，在S752處執行對命令型樣(例如，命令序列)之調整。可基於記憶體110之溫度偏離所要操作溫度之程度來判定對命令型樣之調整，該偏離程度由溫度資訊中所包括之條件來指示。特定而言，隨著條件變差，更多非操作(NOP)命令被插入到有效命令之間。例如，當條件係NOT GOOD時，可調整命令型樣以使得在每隔三條有效命令之間插入一條NOP命令。當條件係BAD及DANGER時，可調整命令型樣以使得分別在每隔兩條有效命令及每隔一條有效命令之間插入一條NOP命 令。
在圖7之一實施例中，根據製程資訊來調整時脈頻率，根據電壓資訊來調整延時，且根據溫度資訊來調整命令型樣。然而，另一實施例可能具有與上述實施例不同之一對一對應關係。例如，可根據製程資訊調整延時，可根據電壓資訊調整命令型樣，以及可根據溫度資訊調整時脈頻率。其它實施例可能並不具有一對一對應關係。例如，可回應於製程資訊、電壓資訊，或溫度資訊中之一種類型之資訊而改變所有的時脈頻率、延時及命令型樣。此外，亦可根據製程資訊、電壓資訊，以及溫度資訊中之兩者或兩者以上之組合來調整記憶體之操作效能(例如，時脈頻率、延時，以及命令型樣)。
圖8係說明記憶體控制器120調整施加至記憶體110之時脈CLK之頻率的方式之波形圖。
在圖8中，(a)說明當製程資訊具有GOOD條件時施加至記憶體110之時脈CLK。在此種情況下，時脈CLK具有500MHz之頻率。在圖8中，(b)說明當製程資訊具有DANGER條件時施加至記憶體110之時脈CLK。在此種情況下，時脈CLK具有400MHz之頻率。當製程資訊具有GOOD條件時，記憶體110以高速與500MHz時脈同步地操作。同時，當製程資訊具有DANGER條件時，此意味著由於發生在記憶體110之製造過程期間之製程參數之變化，記憶體110可能具有相對不良之效能。由於記憶體110以此類高速(例如，與500MHz時脈同步)操作時可能會發生故障，故記憶體110以較低速度與400MHz時脈同步地操作以確保記憶體110之操作穩定性。
圖9係說明記憶體控制器120調整記憶體110之寫入延時WL的方式之圖。
在圖9中，(a)說明當電壓資訊具有GOOD條件時，寫入延時WL未被記憶體控制器120調整。如圖9(a)中所展示，在從已施加寫入命令 WT時起的四個時脈循環之後輸入四種類型之資料D0至D3。在此種情況下，寫入延時WL係4。
在圖9中，(b)說明當電壓資訊具有NOT GOOD條件時，將寫入延時WL調整至5。如圖9之(b)中所展示，在從已施加寫入命令WT時起之五個時脈循環之後輸入四種類型之資料D0至D3。在此情況下，寫入延時係5。
圖10係說明記憶體控制器120調整施加至記憶體110之命令之型樣CMD的方式之圖。
在圖10中，(a)說明當溫度資訊具有GOOD條件時從記憶體控制器120施加到記憶體110之命令型樣CMD。如圖10之(a)中所展示，命令型樣CMD(亦即，寫入WT、寫入WT、讀取RD，以及寫入WT命令)係在兩個命令之間沒有NOP(非操作)命令之情況下被施加的。
在圖10中，(b)說明當溫度資訊具有BAD條件時從記憶體控制器120施加到記憶體110之命令型樣CMD。假設記憶體控制器120所施加之命令型樣CMD與圖10之(a)中之命令型樣相同。如圖10之(b)中所展示，命令型樣CMD包括一系列六個命令(即，寫入WT、寫入WT、NOP、讀取RD、寫入WT，以及NOP)。亦即，將NOP命令插入在兩個連續命令之後。此旨在獲得記憶體110之操作的裕量，從而使得記憶體110之溫度降低。
圖11係根據另一實施例之記憶體系統之方塊圖。
參考圖11，記憶體系統包括複數個記憶體110_0至110_3以及一記憶體控制器120。記憶體控制器120經由分開之通道CH0至CH3來控制複數個記憶體110_0至110_3。圖11中所說明之通道CH0至CH3中之每一通道可包括複數個子通道，如圖1中所說明經由該等子通道傳輸CMD、ADD、DATA，以及CONDITION。
記憶體控制器120從記憶體110_0至110_3中之每一記憶體接收記 憶體條件CONDITION。透過使用從記憶體110_0至110_3中之每一記憶體接收之記憶體條件CONDITION，記憶體控制器120分別調整記憶體110_0至110_3中之每一記憶體之效能。例如，當記憶體110_0、110_2，及110_3之記憶體條件包括GOOD條件且記憶體110_1之記憶體條件包括BAD條件時，記憶體控制器120控制記憶體110_0、110_2，及110_3以使之以高效能操作，並控制記憶體110_1以使之以低效能操作。亦即，當在記憶體系統中設有複數個記憶體110_0至110_3時，記憶體控制器120能夠根據記憶體110_0至110_3之記憶體條件來控制記憶體110_0至110_3之效能。
儘管已關於具體實施例描述本發明，但對於熟習此項技術者顯而易見，在不脫離如下列申請專利範圍所界定之本發明之實施例之精神及範疇之情況下，可進行各種改變及修改。
特定言之，上述實施例已將記憶體之DRAM描述作為一實例。然而，可使用本發明以便根據各種類型之記憶體(諸如快閃記憶體、STT-MRAM，或者PC-RAM，以及DRAM)中的記憶體之條件控制記憶體之效能。
110‧‧‧記憶體
120‧‧‧記憶體控制器

Claims (20)

  1. 一種記憶體系統，其包含：一記憶體，該記憶體包括經組態以偵測一記憶體條件之一條件偵測電路及經組態以輸出由該條件偵測電路偵測出之該記憶體條件之一條件輸出電路；以及一記憶體控制器，其經組態以回應於該記憶體條件來調整該記憶體之操作效能。
  2. 如請求項1之記憶體系統，其中該條件偵測電路包含：經組態以偵測該記憶體之一溫度之一溫度偵測單元，其中該記憶體條件包括溫度資訊。
  3. 如請求項1之記憶體系統，其中該條件偵測電路包含：經組態以偵測該記憶體之一製程變化之一製程偵測單元，其中該記憶體條件包括製程資訊。
  4. 如請求項3之記憶體系統，其中該製程偵測單元包含：經組態以產生一週期波之一環形振盪器；以及經組態以偵測該週期波之一週期並產生該製程資訊之一週期偵測區段。
  5. 如請求項1之記憶體系統，其中該條件偵測電路包含：經組態以偵測該記憶體之一電力供應電壓之一電壓偵測單元，其中該記憶體條件包括電壓資訊。
  6. 如請求項5之記憶體系統，其中該電壓偵測單元包含：經組態以劃分一電力供應電壓且產生一已分電壓之一分壓區段；經組態以比較該已分電壓與一或多個參考電壓之一電壓比較 器；以及經組態以使用該電壓比較器之該比較的一結果來產生該電壓資訊之一碼產生區段。
  7. 如請求項1之記憶體系統，其中該條件偵測電路包含：經組態以偵測該記憶體之一溫度之一溫度偵測單元；經組態以偵測該記憶體之一製程變化之一製程偵測單元；以及經組態以偵測該記憶體之一電力供應電壓之一電壓偵測單元，其中該記憶體條件包括溫度資訊、製程資訊，以及電壓資訊。
  8. 如請求項1之記憶體系統，其中該記憶體控制器經組態以回應於該記憶體條件來調整該記憶體之一時脈頻率。
  9. 如請求項1之記憶體系統，其中該記憶體控制器經組態以回應於該記憶體條件來調整該記憶體之一延時。
  10. 如請求項9之記憶體系統，其中該記憶體之該延時包括一行位址選通(CAS)延時及一寫入延時中之一或多者。
  11. 如請求項1之記憶體系統，其中該記憶體控制器經組態以回應於該記憶體條件來調整施加至該記憶體之一命令之一型樣。
  12. 如請求項1之記憶體系統，其中該記憶體控制器經組態以回應於該記憶體條件來調整該記憶體之一時脈頻率、該記憶體之一延時以及一命令之一型樣，該命令正被施加至該記憶體。
  13. 如請求項1之記憶體系統，其中該記憶體條件係週期性地從該記憶體傳輸至該記憶體控制器。
  14. 如請求項1之記憶體系統，其中該記憶體控制器經組態以將一傳輸該記憶體條件之請求命令施加至該記憶體，且該記憶體經組 態以回應於該請求命令來將該記憶體條件傳輸至該記憶體控制器。
  15. 如請求項1之記憶體系統，其中在該記憶體系統中設有複數個記憶體，且該記憶體控制器經組態以回應於從該複數個記憶體中之每一者接收之一記憶體條件而獨立地調整該複數個記憶體中之每一者之操作效能。
  16. 一種記憶體，其包含：經組態以偵測該記憶體之一溫度之一溫度偵測單元；經組態以偵測該記憶體之一製程變化之一製程偵測單元；經組態以偵測該記憶體之一電力供應電壓之一電壓偵測單元；以及經組態以輸出一記憶體條件之一條件輸出電路，其中該記憶體條件包括該溫度偵測單元進行之該偵測的一結果、該製程偵測單元進行之該偵測的一結果，以及該電壓偵測單元進行之該偵測的一結果。
  17. 如請求項16之記憶體，其中該條件輸出電路經組態以週期性地輸出該記憶體條件。
  18. 如請求項16之記憶體，其中該條件輸出電路經組態以回應於從一記憶體控制器接收之一請求命令而輸出該記憶體條件。
  19. 一種用於一記憶體控制器之操作方法，其包含：接收來自一記憶體之一記憶體條件；判定該記憶體條件是否處於一不良條件；以及當判定該記憶體條件係該不良條件時，調整該記憶體之效能。
  20. 如請求項19之操作方法，其中該記憶體條件包括該記憶體之溫度資訊、製程資訊，以及電壓資訊中之一或多者，且 調整該效能包含調整該記憶體之一時脈頻率、該記憶體之一延時以及施加至該記憶體之一命令之一型樣中之一或多者。
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