TWI492240B - 包含模組控制電路之半導體模組及其控制方法 - Google Patents

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TWI492240B
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses

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Description

包含模組控制電路之半導體模組及其控制方法 [相關申請案之對照參考資料]
本申請案主張2010年3月30日在韓國智慧財產局所提出之韓國專利申請案第10-2010-0028717號之優先權。在此以提及方式併入其所陳述之整個內容。
本發明係關於包含模組控制電路的半導體模組及用於其控制方法。
通常，模組係具有個別已知特性之機器或電子裝置的構成單元且是作為可裝上/可拆卸功能單元之部分群組。特別地，模組在硬體方面構成裝置、設備或器械之一部份且是一總成(assembly)，其中使裝置、設備或器械中之組件互相耦接在一起。模組可以被另一備用零件取代及可以測試功能。
一半導體記憶裝置可以包括複數個用以執行各種操作(例如，讀取操作、寫入操作及更新操作)之半導體模組。為了高整合性及高操作速度，以一包括複數個動態隨機存取記憶體(DRAMs)之結構製造一目前所使用之半導體模組。
第1圖描述一傳統半導體模組之配置。
如第1圖所述，該傳統半導體模組包括複數個DRAMs；一指令接腳CMD_PIN，經由該指令接腳CMD_PIN可輸入一指令信號CMD；複數個資料輸入/輸出接腳DQ_PIN，經由該複數個資料輸入/輸出接腳DQ_PIN可輸入/輸出資料；以及一指令解碼器，其配置成用以解碼該指令信號CMD及產生一輸入指令CMD_IN。在該半導體模組中所包括之所有DRAMs從該指令解碼器所產生之輸入指令CMD_IN同時執行相同功能。
在該傳統模組中，甚至當不需要在該半導體模組中所包括之所有DRAMs時，還是要依據該輸入指令CMD_IN一起操作在該半導體模組中所包括之所有DRAMs，以及結果，該傳統模組之使用造成不必要的電流耗損。
本發明之一實施例係有關於一種模組控制電路，其能藉由個別或以群組為基礎控制在一半導體模組中所包含之複數個DRAMs減少不必要的電流耗損。
在一實施例中，一種模組控制電路包括：一輸入單元，其配置成用以從複數個資料輸入/輸出接腳接收複數個資料信號以及輸出一識別信號及一內部指令信號；一鎖存單元，其配置成以同步於一第一致能信號方式鎖存該識別信號，以輸出一第一群組識別信號，以及以同步於一第二致能信號方式鎖存該識別信號及該內部指令信號，以輸出一第二群組識別信號及一群組指令信號；一比較器，其配置成用以比較該第一組識別信號與該第二組識別信號及產生一選擇信號；以及一多工器，其配置成用以選擇該組指令信號及一模組指令信號中之一者作為一輸入指令，以響應該選擇信號。
在一實施例中，一種半導體模組包括：一模組控制電路，其配置成以同步於一致能信號方式鎖存係透過複數資料輸入/輸出差腳而輸入的一識別信號及一內部指令信號，以產生第一及第二群組識別信號及一群組指令信號，以及依據是否該第一及第二群組識別信號係彼此相同，輸出該群組指令信號及該模組指令信號中之一者作為一輸入指令，其中該識別信號及該內部指令信號係經由複數個資料輸入/輸出接腳所輸入；以及一第一DRAM，其配置成用以接收該輸入指令及執行該輸入指令之操作。
在一實施例中，一種用以控制一半導體模組之方法包括：在一第一致能信號之一致能時間鎖存一從一第一資料輸入/輸出接腳所輸入之第一資料信號及輸出該鎖存第一資料信號作為一第一群組識別信號；在一第二致能信號之一致能時間鎖存一從一第一資料輸入/輸出接腳所輸入之第一資料信號及輸出該鎖存第一資料信號作為一第二群組識別信號，以及鎖存一從一第二資料輸入/輸出接腳所輸入之第二資料信號及輸出該鎖存第二資料信號作為一群組指令信號；比較該第一群組識別信號與該第二組識別信號，以及產生一選擇信號；以及選擇該群組指令信號及該模組指令信號中之一者，以響應該選擇信號，以及輸出該被選擇的信號作為一輸入指令。
在一實施例中，一種用以控制一半導體模組之方法包括：從一記憶體控制單元轉移一用以產生第一及第二致能信號及一模組指令信號之指令信號至一半導體模組；在該第一致能信號之一致能時間從該記憶體控制單元轉移一第一資料信號至該半導體模組；以及在該第二致能信號之一致能時間從該記憶體控制單元轉移一第二資料信號至該半導體模組。
從下面結合所附圖式之詳細敘述，將更清楚了解上述及其它態樣、特徵及其它優點。
以下，將參考所附圖式來描述本發明之實施例。然而，該等實施例只是描述用及沒有意欲限制本發明之範圍。
第2圖顯示依據本發明之一實施例的一半導體模組之配置。
如第2圖所示，依據本發明之實施例的半導體模組包括第一至第八DRAM 11至18、一第一模組控制電路2、一第二模組控制電路3、一第三模組控制電路4及一第四模組控制電路5。該第一模組控制電路2係配置成用以從第一至第五指令接腳CMD1_PIN至CMD5_PIN接收第一至第五指令信號CMD<1：5>、從第一至第八資料輸入/輸出接腳DQ1_PIN至DQ8_PIN接收第一至第八資料信號DQ1至DQ8，以及產生一用以操作該第一及第二DRAM 11及12之第一輸入指令CMD_IN1。該第二模組控制電路3係配置成用以從第一至第五指令接腳CMD1_PIN至CMD5_PIN接收第一至第五指令信號CMD<1：5>、從第九至第十六資料輸入/輸出接腳DQ9_PIN至DQ16_PIN接收第九至第十六資料信號DQ9至DQ16，以及產生一用以操作該第三及第四DRAM 13及14之第二輸入指令CMD_IN2。該第三模組控制電路4係配置成用以從第一至第五指令接腳CMD1_PIN至CMD5_PIN接收第一至第五指令信號CMD<1：5>、從第十七至第二十四資料輸入/輸出接腳DQ17_PIN至DQ24_PIN接收第十七至第二十四資料信號DQ17至DQ24，以及產生一用以操作該第五及第六DRAM 15及16之第三輸入指令CMD_IN3。該第四模組控制電路5係配置成用以從第一至第五指令接腳CMD1_PIN至CMD5_PIN接收第一至第五指令信號CMD<1：5>、從第二十五至第三十二資料輸入/輸出接腳DQ25_PIN至DQ32_PIN接收第二十五至第三十二資料信號DQ25至DQ32，以及產生一用以操作該第七及第八DRAM 17及18之第四輸入指令CMD_IN4。雖然未詳細顯示，亦可以經由該第一至第五指令接腳CMD1_PIN至CMD5_PIN輸入位址信號。例如，在較低功率DDR2(LPDDR2)之情況中，經由相同接腳輸入一指令信號及一位址信號。
將參考第3圖更詳細描述該第一模組控制電路2之配置。
如第3圖所示，該第一模組控制電路2包括一輸入單元20、一致能信號產生單元21、一鎖存單元22、一比較器23、一指令解碼器24及一多工器25。
該輸入單元20包括一第一輸入區段200及一第二輸入區段201。特別地，該第一輸入區段200係配置成用以從該第一至第四資料輸入/輸出接腳DQ1_PIN至DQ4_PIN接收該第一至第四資料信號DQ1至DQ4，以及輸出第一至第四識別信號ID<1：4>。該第二輸入區段201係配置成用以從該第五至第八資料輸入/輸出接腳DQ5_PIN至DQ8_PIN接收該第五至第八資料信號DQ5至DQ8，以及輸出第一至第四內部指令信號ICMD<1：4>。可以一典型資料輸入緩衝器來實施該第一輸入區段200及該第二輸入區段201。
該致能信號產生單元21係配置成用以從該第一及第二指令接腳CMD1_PIN及CMD2_PIN接收該第一及第二指令信號CMD<1：2>，以及產生一第一致能信號EN1及一第二致能信號EN2，其中依據該接收的第一及第二指令信號CMD<1：2>選擇性地使該第一致能信號EN1及該第二致能信號EN2致能。可以以一典型指令解碼器實施該致能信號產生單元21。可以依據實施例以各種方式設定該第一及第二指令信號CMD<1：2>之組合，其中該第一及第二指令信號CMD<1：2>使該第一致能信號EN1及該第二致能信號EN2致能。依據一實施例，可以在一比該第一致能信號EN1晚之時間使該第二致能信號EN2致能至一邏輯高位準。
該鎖存單元22包括一第一鎖存區段220、一第二鎖存區段221及一第三鎖存區段222。該第一鎖存區段220係配置成當該第一致能信號EN1被致能至一邏輯高位準時，用以轉移該第一至第四識別信號ID<1：4>作為一第一群組識別信號GID1。該第二鎖存區段221係配置成當該第二致能信號EN2被致能至一邏輯高位準時，用以轉移該第一至第四識別信號ID<1：4>作為一第二群組識別信號GID2。該第三鎖存區段222係配置成當該第二致能信號EN2被致能至一邏輯高位準時，用以轉移該第一至第四內部指令信號ICMD<1：4>作為一群組指令信號GCMD。可以具有各種位元數之信號實施該第一群組識別信號GID1、該第二群組識別信號GID2及該群組指令信號GCMD。例如，依據一實施例，以4-位元信號實施該第一群組識別信號GID1、該第二群組識別信號GID2及該群組指令信號GCMD。因此，因為該第一鎖存區段220、該第二鎖存區段221及該第三鎖存區段222接收4-位元信號及輸出4-位元信號，所以可以4個D正反器電路實施該第一鎖存區段220、該第二鎖存區段221及該第三鎖存區段222。該群組指令信號GCMD係一只允許在該半導體模組中所包含之第一至第八DRAM 11至18中的第一及第二DRAM 11及12同樣地操作之信號。
該比較器23係配置成用以比較該第一群組識別信號GID1與該第二群組識別信號GID2、在該第一群組識別信號GID1與該第二群組識別信號GID2係相同信號時，產生一邏輯高位準之選擇信號SEL以及在該第一群組識別信號GID1與該第二群組識別信號GID2係不同信號時，產生一邏輯低位準之選擇信號SEL。可以一能依一個位元接一個位元原則確定是否該第一群組識別信號GID1與該第二組識別信號GID2之位準係彼此相等之典型比較器來輕易實施該比較器23。
該指令解碼器24係配置成用以從該第三至第五指令接腳CMD3_PIN至CMD5_PIN接收該第三至第五指令信號CMD<3：5>、解碼該接收第三至第五指令信號CMD<3：5>，以及產生一模組指令信號MCMD。可以使用一典型指令解碼器來實施該指令解碼器24。該模組指令信號MCMD係一允許該半導體模組中所包含之第一至第八DRAM 11至18相等地操作之信號。
該多工器25係配置成當該選擇信號SEL係處於一邏輯高位準時，用以輸出該群組指令信號GCMD作為該第一輸入指令CMD_IN1，以及當該選擇信號SEL係處於一邏輯低位準時，用以輸出該模組指令信號MCMD作為該第一輸入指令CMD_IN1。
下面將參考第4A及4B圖來描述如上所配置之第一模組控制電路2的操作。
首先，將描述如第4A圖所示輸入該第一至第八資料信號DQ1至DQ8之情況。
如第4A圖所示，如果在「L、L、L、L」之位準輸入該第一至第四資料信號DQ1至DQ4，則當該第一致能信號EN1被致能至一邏輯高位準時，該第一鎖存區段220鎖存及輸出具有「L、L、L、L」之位準的該第一群組識別信號GID1，「L」代表一邏輯低位準，「H」代表一邏輯高位準，以及「X」代表與邏輯位準無關。
接下來，如第4A圖所示，如果在「L、L、L、L」之位準輸入該第一至第四資料信號DQ1至DQ4，則當該第二致能信號EN2被致能至一邏輯高位準時，該第二鎖存區段221鎖存及輸出具有「L、L、L、L」之位準的該第二群組識別信號GID2。並且，如果在「L、L、L、L」之位準輸入該第五至第八資料信號DQ5至DQ8，則當該第二致能信號EN2被致能至一邏輯高位準時，該第三鎖存區段222鎖存及輸出具有「L、L、L、L」之位準的該群組指令信號GCMD。
因為該第一群組識別信號GID1與該第二群組識別信號GID2具有「L、L、L、L」之相同位準，亦即，它們彼此相等，所以該比較器23產生具有一邏輯高位準之該選擇信號SEL。
該多工器25接收該邏輯高位準之選擇信號SEL及輸出具有「L、L、L、L」之位準的該群組指令信號GCMD作為該第一輸入指令CMD_IN1。因此，控制接收該第一輸入指令CMD_IN1之該第一及第二DRAMs 11及12的操作。例如，在接收具有「L、L、L、L」之位準的該第一輸入指令CMD_IN1之該第一及第二DRAMs 11及12中執行主動操作(active operation)。在一實施例中，當該第一輸入指令CMD_IN1具有「L、L、L、H」之位準時，設定該第一及第二DRAMs 11及12執行一自我更新操作(self refresh operation)。當該第一輸入指令CMD_IN1具有「L、L、H、L」之位準時，設定該第一及第二DRAMs 11及12執行一預充電電源關閉操作(precharge powerdown operation)。該等DRAMs 11及12係設定用以執行一主動電源操作(active power operation)。當該第一輸入指令CMD_IN1具有「L、L、H、H」之位準時。依據實施例可以各式各樣地修改及調整這樣的設定。
以下，將描述如第4B圖所示輸入該第一至第八資料信號DQ1至DQ8之情況。
如第4B圖所示，如果在「L、L、L、L」之位準輸入該第一至第四資料信號DQ1至DQ4，則當該第一致能信號EN1被致能至一邏輯高位準時，該第一鎖存區段220鎖存及輸出具有「L、L、L、L」之位準的該第一群組識別信號GID1。
接下來，如第4B圖所述，如果在「L、L、H、L」之位準輸入該第一至第四資料信號DQ1至DQ4，則當該第二致能信號EN2被致能至一邏輯高位準時，該第二鎖存區段221鎖存及輸出具有「L、L、H、L」之位準的該第二群組識別信號GID2。並且，如果在「L、L、H、H」之位準輸入該第五至第八資料信號DQ5至DQ8，則當該第二致能信號EN2被致能至一邏輯高位準時，該第三鎖存區段222鎖存及輸出具有「L、L、H、H」之位準的該群組指令信號GCMD。
因為具有「L、L、L、L」之位準的該第一群組識別信號GID1與具有「L、L、H、L」之位準的該第二群組識別信號GID2係彼此不相等的，所以該比較器23產生一邏輯低位準之該選擇信號SEL。
該多工器25接收該邏輯低位準之選擇信號SEL及輸出從該指令解碼器24所產生之該模組指令信號MCMD作為該第一輸入指令CMD_IN1。因此，藉由用以同樣地操作該半導體模組中所包含之該第一至第八DRAMs 11至18所產生之該模組指令信號MCMD，來操作接收該第一輸入指令CMD_IN1之該第一及第二DRAMs 11及12，而無關於該群組指令信號GCMD。
因為除了特定輸入/輸出信號之外，該第二模組控制電路3、該第三模組控制電路4及該第四模組控制電路5具有大致相同於該第一模組控制電路2之配置，所以它們的操作亦大致相同的及因而將省略其詳細敘述。
第5圖係一包括第2圖之半導體模組的積體電路之配置圖。
第5圖所示之積體電路包括一用以控制該半導體模組之記憶體控制單元。為了第3圖所示之第一模組控制電路2的操作，該記憶體控制單元係配置成用以控制該半導體模組而轉移第一至第五指令信號CMD<1：5>，及轉移該第一至第四資料信號DQ1至DQ4及該第五至第八資料信號DQ5至DQ8。
更特別地，該半導體模組藉由解碼從該記憶體控制單元所轉移之第一至第五指令信號CMD<1：5>中的第一及第二指令信號CMD<1：2>，使該第一致能信號EN1及該第二致能信號EN2相繼地致能，以及藉由解碼該第一至第五指令信號CMD<1：5>中的第三至第五指令信號CMD<3：5>，產生該模組指令信號MCMD。
隨後，當該第一致能信號EN1被致能至一邏輯高位準時，該半導體模組從該記憶體控制單元接收該第一至第四資料信號DQ1至DQ4作為該第一至第四識別信號ID<1：4>，以及產生該第一群組識別信號GID1。
接著，當該第二致能信號EN2被致能至一邏輯高位準時，該半導體模組從該記憶體控制單元接收該第一至第四資料信號DQ1至DQ4作為該第一至第四識別信號ID<1：4>，以及產生該第二群組識別信號GID2。並且，該半導體模組接收該第五至第八資料信號DQ5至DQ8作為該第一至第四內部指令信號ICMD<1：4>及產生該群組指令信號GCMD。
隨後，比較該第一群組識別信號GID1與該第二群組識別信號GID2，以及當該第一群組識別信號GID1與該第二群組識別信號GID2係彼此相等時，該半導體模組輸出該群組指令信號GCMD作為該第一輸入指令CMD_IN1，以及當該第一群組識別信號GID1與該第二群組識別信號GID2係彼此不相等時，該半導體模組輸出該模組指令信號MCMD作為該第一輸入指令CMD_IN1。
如以上所述，依據本發明之一實施例的半導體模組可以藉由使用該等資料輸入/輸出接腳將該半導體模組中所包含之複數個DRAMs中的數個DRAMs歸類成群組，及設定該等分組DRAMs以組為基礎執行相同操作。因此，不操作在該半導體模組中所包含之該等DRAMs中不需執行操作之DRAMs，藉此以去除不必要電流耗損來減少電流耗損。
在依據本發明之一實施例的半導體模組中，將兩個DRAMs歸類成群組及提供用以控制兩個DRAMs之操作的模組控制電路。然而，依據實施例可以各式各種地改變該等模組控制電路之數目。亦即，像依據本發明之實施例的第6圖之半導體模組的配置，該半導體模組可以包括用以控制8個DRAMs之操作的8個模組控制電路。
為了說明，上面已描述本發明之實施例。熟習該項技藝者將察覺到，在不脫離所附申請專利範圍所揭露之本發明的範圍及精神內可實施各種修改、附加及取代。
2．．．第一模組控制電
3．．．第二模組控制電路
4．．．第三模組控制電路
5．．．第四模組控制電路
11．．．第一DRAM
12．．．第二DRAM
13．．．第三DRAM
14．．．第四DRAM
15．．．第五DRAM
16．．．第六DRAM
17．．．第七DRAM
18．．．第八DRAM
20．．．輸入單元
21．．．致能信號產生單元
22．．．鎖存單元
23．．．比較器
24．．．指令解碼器
25．．．多工器
200．．．第一輸入區段
201．．．第二輸入區段
220．．．第一鎖存區段
221．．．第二鎖存區段
222．．．第三鎖存區段
CMD．．．指令信號
CMD1．．．第一指令信號
CMD2．．．第二指令信號
CMD3．．．第三指令信號
CMD4．．．第四指令信號
CMD5．．．第五指令信號
CMD_IN．．．輸入指令
CMD_IN1．．．第一輸入指令
CMD_IN2．．．第二輸入指令
CMD_IN3．．．第三輸入指令
CMD_IN4．．．第四輸入指令
CMD_PIN．．．指令接腳
CMD1_PIN．．．第一指令接腳
CMD2_PIN．．．第二指令接腳
CMD3_PIN．．．第三指令接腳
CMD4_PIN．．．第四指令接腳
CMD5_PIN．．．第五指令接腳
DQ1．．．第一資料信號
DQ2．．．第二資料信號
DQ3．．．第三資料信號
DQ4．．．第四資料信號
DQ5．．．第五資料信號
DQ6．．．第六資料信號
DQ7．．．第七資料信號
DQ8．．．第八資料信號
DQ9．．．第九資料信號
DQ10．．．第十資料信號
DQ11．．．第十一資料信號
DQ12．．．第十二資料信號
DQ13．．．第十三資料信號
DQ14．．．第十四資料信號
DQ15．．．第十五資料信號
DQ16．．．第十六資料信號
DQ17．．．第十七資料信號
DQ18．．．第十八資料信號
DQ19．．．第十九資料信號
DQ20．．．第二十資料信號
DQ21．．．第二十一資料信號
DQ22．．．第二十二資料信號
DQ23．．．第二十三資料信號
DQ24．．．第二十四資料信號
DQ25．．．第二十五資料信號
DQ26．．．第二十六資料信號
DQ27．．．第二十七資料信號
DQ28．．．第二十八資料信號
DQ29．．．第二十九資料信號
DQ30．．．第三十資料信號
DQ31．．．第三十一資料信號
DQ32．．．第三十二資料信號
DQ_PIN．．．資料輸入/輸出接腳
DQ1_PIN．．．第一資料輸入/輸出接腳
DQ2_PIN．．．第二資料輸入/輸出接腳
DQ3_PIN．．．第三資料輸入/輸出接腳
DQ4_PIN．．．第四資料輸入/輸出接腳
DQ5_PIN．．．第五資料輸入/輸出接腳
DQ6_PIN．．．第六資料輸入/輸出接腳
DQ7_PIN．．．第七資料輸入/輸出接腳
DQ8_PIN．．．第八資料輸入/輸出接腳
DQ9_PIN．．．第九資料輸入/輸出接腳
DQ10_PIN．．．第十資料輸入/輸出接腳
DQ11_PIN．．．第十一資料輸入/輸出接腳
DQ12_PIN．．．第十二資料輸入/輸出接腳
DQ13_PIN．．．第十三資料輸入/輸出接腳
DQ14_PIN．．．第十四資料輸入/輸出接腳
DQ15_PIN．．．第十五資料輸入/輸出接腳
DQ16_PIN．．．第十六資料輸入/輸出接腳
DQ17_PIN．．．第十七資料輸入/輸出接腳
DQ18_PIN．．．第十八資料輸入/輸出接腳
DQ19_PIN．．．第十九資料輸入/輸出接腳
DQ20_PIN．．．第二十資料輸入/輸出接腳
DQ21_PIN．．．第二十一資料輸入/輸出接腳
DQ22_PIN．．．第二十二資料輸入/輸出接腳
DQ23_PIN．．．第二十三資料輸入/輸出接腳
DQ24_PIN．．．第二十四資料輸入/輸出接腳
DQ25_PIN．．．第二十五資料輸入/輸出接腳
DQ26_PIN．．．第二十六資料輸入/輸出接腳
DQ27_PIN．．．第二十七資料輸入/輸出接腳
DQ28_PIN．．．第二十八資料輸入/輸出接腳
DQ29_PIN．．．第二十九資料輸入/輸出接腳
DQ30_PIN．．．第三十資料輸入/輸出接腳
DQ31_PIN．．．第三十一資料輸入/輸出接腳
DQ32_PIN．．．第三十二資料輸入/輸出接腳
EN1．．．第一致能信號
EN2．．．第二致能信號
GID1．．．第一組識別信號
GID2．．．第二組識別信號
GCMD．．．組指令信號
ICMD1．．．第一內部指令信號
ICMD2．．．第二內部指令信號
ICMD3．．．第三內部指令信號
ICMD4．．．第四內部指令信號
ID1．．．第一識別信號
ID2．．．第二識別信號
ID3．．．第三識別信號
ID4．．．第二識別信號
MCMD．．．模組指令信號
SEL．．．選擇信號
第1圖顯示一傳統半導體模組之配置；
第2圖顯示依據本發明之一實施例的一半導體模組之配置；
第3圖顯示在第2圖之半導體模組中所包含之一第一模組控制電路的配置；
第4A及4B圖係顯示用以描述第3圖之第一模組控制電路的操作之表；
第5圖描述一用以控制第2圖之半導體模組的方法；以及
第6圖顯示依據本發明之一實施例的一半導體模組之配置。
2．．．第一模組控制電路
3．．．第二模組控制電路
4．．．第三模組控制電路
5．．．第四模組控制電路
11．．．第一DRAM
12．．．第二DRAM
13．．．第三DRAM
14．．．第四DRAM
15．．．第五DRAM
16．．．第六DRAM
17．．．第七DRAM
18．．．第八DRAM
CMD．．．指令信號
CMD1．．．第一指令信號
CMD2．．．第二指令信號
CMD3．．．第三指令信號
CMD4．．．第四指令信號
CMD5．．．第五指令信號
CMD_IN1．．．第一輸入指令
CMD_IN2．．．第二輸入指令
CMD_IN3．．．第三輸入指令
CMD_IN4．．．第四輸入指令
CMD1_PIN．．．第一指令接腳
CMD2_PIN．．．第二指令接腳
CMD3_PIN．．．第三指令接腳
CMD4_PIN．．．第四指令接腳
CMD5_PIN．．．第五指令接腳
DQ1．．．第一資料信號
DQ2．．．第二資料信號
DQ3．．．第三資料信號
DQ4．．．第四資料信號
DQ5．．．第五資料信號
DQ6．．．第六資料信號
DQ7．．．第七資料信號
DQ8．．．第八資料信號
DQ9．．．第九資料信號
DQ10．．．第十資料信號
DQ11．．．第十一資料信號
DQ12．．．第十二資料信號
DQ13．．．第十三資料信號
DQ14．．．第十四資料信號
DQ15．．．第十五資料信號
DQ16．．．第十六資料信號
DQ17．．．第十七資料信號
DQ18．．．第十八資料信號
DQ19．．．第十九資料信號
DQ20．．．第二十資料信號
DQ21．．．第二十一資料信號
DQ22．．．第二十二資料信號
DQ23．．．第二十三資料信號
DQ24．．．第二十四資料信號
DQ25．．．第二十五資料信號
DQ26．．．第二十六資料信號
DQ27．．．第二十七資料信號
DQ28．．．第二十八資料信號
DQ29．．．第二十九資料信號
DQ30．．．第三十資料信號
DQ31．．．第三十一資料信號
DQ32．．．第三十二資料信號
DQ1_PIN．．．第一資料輸入/輸出接腳
DQ2_PIN．．．第二資料輸入/輸出接腳
DQ3_PIN．．．第三資料輸入/輸出接腳
DQ4_PIN．．．第四資料輸入/輸出接腳
DQ5_PIN．．．第五資料輸入/輸出接腳
DQ6_PIN．．．第六資料輸入/輸出接腳
DQ7_PIN．．．第七資料輸入/輸出接腳
DQ8_PIN．．．第八資料輸入/輸出接腳
DQ9_PIN．．．第九資料輸入/輸出接腳
DQ10_PIN．．．第十資料輸入/輸出接腳
DQ11_PIN．．．第十一資料輸入/輸出接腳
DQ12_PIN．．．第十二資料輸入/輸出接腳
DQ13_PIN．．．第十三資料輸入/輸出接腳
DQ14_PIN．．．第十四資料輸入/輸出接腳
DQ15_PIN．．．第十五資料輸入/輸出接腳
DQ16_PIN．．．第十六資料輸入/輸出接腳
DQ17_PIN．．．第十七資料輸入/輸出接腳
DQ18_PIN．．．第十八資料輸入/輸出接腳
DQ19_PIN．．．第十九資料輸入/輸出接腳
DQ20_PIN．．．第二十資料輸入/輸出接腳
DQ21_PIN．．．第二十一資料輸入/輸出接腳
DQ22_PIN．．．第二十二資料輸入/輸出接腳
DQ23_PIN．．．第二十三資料輸入/輸出接腳
DQ24_PIN．．．第二十四資料輸入/輸出接腳
DQ25_PIN．．．第二十五資料輸入/輸出接腳
DQ26_PIN．．．第二十六資料輸入/輸出接腳
DQ27_PIN．．．第二十七資料輸入/輸出接腳
DQ28_PIN．．．第二十八資料輸入/輸出接腳
DQ29_PIN．．．第二十九資料輸入/輸出接腳
DQ30_PIN．．．第三十資料輸入/輸出接腳
DQ31_PIN．．．第三十一資料輸入/輸出接腳
DQ32_PIN．．．第三十二資料輸入/輸出接腳

Claims (25)

  1. 一種模組控制電路，其包括：一輸入單元，其配置成用以從複數個資料輸入/輸出接腳接收複數個資料信號，以輸出一識別信號及一內部指令信號；一鎖存單元，其配置成用以依據一第一致能信號鎖存該識別信號，以輸出一第一群組識別信號，以及依據一第二致能信號鎖存該識別信號，以輸出一第二群組識別信號，以及依據該第二致能信號鎖存該內部指令信號，以輸出一群組指令信號；一比較器，其配置成用以比較該第一群組識別信號與該第二群組識別信號及產生一選擇信號；以及一多工器，其配置成用以選擇該群組指令信號及一模組指令信號中之一者作為一輸入指令，以響應該選擇信號。
  2. 如申請專利範圍第1項之模組控制電路，其中該輸入單元包括：一第一輸入區段，其配置成用以從一第一資料輸入/輸出接腳接收一第一資料信號，以及輸出該第一資料信號作為該識別信號；以及一第二輸入區段，其配置成用以從一第二資料輸入/輸出接腳接收一第二資料信號，以及輸出該第二資料信號作為該內部指令信號。
  3. 如申請專利範圍第1項之模組控制電路，其中該鎖存單元包括： 一第一鎖存區段，其配置成用以在一對應於該第一致能信號之致能的時間點鎖存該識別信號且配置成用以輸出該第一群組識別信號；一第二鎖存區段，其配置成用以在一對應於該第二致能信號之致能的時間點鎖存該識別信號且配置成用以輸出該第二群組識別信號；以及一第三鎖存區段，其配置成用以在對應於該第二致能信號之致能的該時間點鎖存該內部指令信號且配置成用以輸出該群組指令信號。
  4. 如申請專利範圍第1項之模組控制電路，其中當該第一及第二組識別信號係彼此相等時，該選擇信號具有一第一位準，以及當該第一及第二組識別信號係彼此不相等時，該選擇信號具有一不同於該第一位準之第二位準。
  5. 如申請專利範圍第4項之模組控制電路，其中當該選擇信號具有該第一位準時，該多工器選擇及輸出該群組指令信號作為該輸入指令，以及當該選擇信號具有該第二位準時，該多工器選擇及輸出該模組指令信號作為該輸入指令。
  6. 如申請專利範圍第1項之模組控制電路，進一步包括：一致能信號產生單元，其配置成用以藉由解碼一從一指令接腳所輸入之指令信號來產生該第一致能信號及該第二致能信號。
  7. 如申請專利範圍第6項之模組控制電路，其中對應於該第二致能信號之致能的時間點係在對應於該第一致能信號之致能的時間點之後。
  8. 如申請專利範圍第1項之模組控制電路，進一步包括：一指令解碼器，其配置成用以藉由解碼一從一指令接腳所輸入之指令信號來產生該模組指令信號。
  9. 一種半導體模組，其包括：一模組控制電路，其配置成用以依據一致能信號鎖存一識別信號及一內部指令信號，以產生一第一群組識別信號、一第二群組識別信號及一群組指令信號，以及依據該等第一及第二群組識別信號之比較，選擇性地輸出該群組指令信號及一模組指令信號中之一者作為一輸入指令信號；以及一第一記憶體，其配置成用以接收該輸入指令及執行對應於該輸入指令之操作。
  10. 如申請專利範圍第9項之半導體模組，其中該模組控制電路包括：一輸入單元，其配置成用以從複數個資料輸入/輸出接腳接收複數個資料信號，以輸出該識別信號及該內部指令信號；一鎖存單元，其配置成用以依據一第一致能信號鎖存該識別信號，以輸出該第一群組識別信號，以及依據一第二致能信號鎖存該識別信號，以輸出該第二群組識別信號，以及依據該第二致能信號鎖存該內部指令信號，以輸出該群組指令信號；一比較器，其配置成用以比較該第一群組識別信號與該第二群組識別信號及產生一選擇信號；以及一多工器，其配置成用以選擇該組指令信號及該模 組指令信號中之一者作為該輸入指令，以響應該選擇信號。
  11. 如申請專利範圍第10項之半導體模組，其中該輸入單元包括：一第一輸入區段，其配置成用以從一第一資料輸入/輸出接腳接收一第一資料信號，以及輸出該第一資料信號作為該識別信號；以及一第二輸入區段，其配置成用以從一第二資料輸入/輸出接腳接收一第二資料信號，以及輸出該第二資料信號作為該內部指令信號。
  12. 如申請專利範圍第10項之半導體模組，其中該鎖存單元包括：一第一鎖存區段，其配置成用以在一對應於該第一致能信號之致能的時間點鎖存該識別信號且配置成用以輸出該第一群組識別信號；一第二鎖存區段，其配置成用以在一對應於該第二致能信號之致能的時間點鎖存該識別信號且配置成用以輸出該第二群組識別信號；以及一第三鎖存區段，其配置成用以在對應以該第二致能信號之致能的該時間點鎖存該內部指令信號且配置成用以輸出該群組指令信號。
  13. 如申請專利範圍第10項之半導體模組，其中當該第一及第二群組識別信號係彼此相等時，該選擇信號具有一第一位準，以及當該第一及第二群組識別信號係彼此不相等時，該選擇信號具有一不同於該第一位準之第二位 準。
  14. 如申請專利範圍第13項之半導體模組，其中當該選擇信號具有該第一位準時，該多工器選擇及輸出該組指令信號作為該輸入指令，以及當該選擇信號具有該第二位準時，該多工器選擇及輸出該模組指令信號作為該輸入指令。
  15. 如申請專利範圍第10項之半導體模組，進一步包括：一致能信號產生單元，其配置成用以藉由解碼一從一指令接腳所輸入之指令信號來產生該第一致能信號及該第二致能信號。
  16. 如申請專利範圍第15項之半導體模組，其中對應於該第二致能信號之致能的時間點係在對應於該第一致能信號之致能的時間點之後。
  17. 如申請專利範圍第10項之半導體模組，進一步包括：一指令解碼器，其配置成用以藉由解碼一從一指令接腳所輸入之指令信號來產生該模組指令信號。
  18. 如申請專利範圍第9項之半導體模組，進一步包括一第二記憶體，其配置成用以接收該輸入指令及執行對應於該輸入指令之操作。
  19. 一種用以控制一半導體模組之方法，其包括：在一對應於一第一致能信號之致能的時間點鎖存一從一第一資料輸入/輸出接腳所輸入之第一資料信號及輸出一第一群組識別信號；在一對應於一第二致能信號之致能的時間點鎖存一從一第一資料輸入/輸出接腳所輸入之第一資料信號及輸 出一第二群組識別信號，以及鎖存一從一第二資料輸入/輸出接腳所輸入之第二資料信號及輸出一群組指令信號；比較該第一群組識別信號與該第二群組識別信號，以及產生一選擇信號；以及選擇該組指令信號及一模組指令信號中之一者，以響應該選擇信號，以及輸出該被選擇的信號作為一輸入指令。
  20. 如申請專利範圍第19項之方法，其中對應於該第二致能信號之致能的時間點係在對應於該第一致能信號之致能的時間點之後。
  21. 如申請專利範圍第19項之方法，其中藉由解碼一從一指令接腳所輸入之指令信號來產生該模組指令信號。
  22. 一種用以控制一半導體模組之方法，其包括：從一記憶體控制單元轉移一用以產生一第一致能信號、一第二致能信號及一模組指令信號之指令信號至一半導體模組；在一對應於該第一致能信號之致能的時間點從該記憶體控制單元轉移一第一資料信號至該半導體模組；以及在一對應於該第二致能信號之致能的時間點從該記憶體控制單元轉移一第二資料信號至該半導體模組。
  23. 如申請專利範圍第22項之方法，其中對應於該第二致能信號之致能的時間點係在對應於該第一致能信號之致能的時間點之後。
  24. 如申請專利範圍第22項之方法，其中在該第一資料信號之轉移中，接收該第一資料信號之該半導體模組，接收該第一資料信號作為一識別信號及產生一第一群組識別信號。
  25. 如申請專利範圍第24項之方法，其中在該第二資料信號之轉移中，接收該第二資料信號之該半導體模組，接收該第一資料信號作為一識別信號及產生一第二群組識別信號，以及接收該第二資料信號作為一內部指令信號及產生一群組指令信號，以及比較該第一群組識別信號與該第二群組識別信號，及依據該第一群組識別信號與該第二群組識別信號之比較選擇及輸出該模組指令信號與該組指令信號中之一者作為一輸入指令。
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