TWI719551B - 量化電路運作速度變化之測量電路 - Google Patents

Abstract

本發明揭露一種量化電路運作速度變化之測量電路，用來量化一目標電路的運作速度在不同運作條件下的變化，該測量電路包含一訊號產生電路、一可調延遲電路、一訊號偵測器、以及一校正電路。該訊號產生電路用來產生一預定訊號。該可調延遲電路用來於一第一與第二運作條件下依據該預定訊號分別產生一第一與第二延遲訊號。該訊號偵測器用來分別偵測該第一與第二延遲訊號，以分別產生一第一與第二偵測結果。該校正電路用來依據該第一與第二偵測結果分別致能該可調延遲電路之一第一與第二數量的延遲單元，使得該第一與第二數量之延遲單元的延遲量均不大於一延遲量門檻，其中該第一與第二數量分別關聯該第一與第二運作條件下該目標電路的運作速度。

Description

量化電路運作速度變化之測量電路

本發明是關於測量電路，尤其是關於能夠量化電路運作速度變化之測量電路。

一積體電路的運作速度決定於該積體電路中一關鍵路徑(critical path)的長度，或說決定於該關鍵路徑所造成的訊號傳輸延遲的程度。該關鍵路徑受到製程、電壓、溫度、老化程度等因素的影響，其中製程在該積體電路被製造時決定，電壓會被環境(例如：外部電源不穩定)與該積體電路的應用(例如：該積體電路或包含該積體電路的裝置所執行的應用程式；或電壓衰退(IR drop))影響而隨著時間變化，溫度會被環境(例如：天氣)與該積體電路的應用(例如：該積體電路或包含該積體電路的裝置所執行的應用程式；或積體電路電源(IC wower))影響而隨著時間變化，老化程度決定於該積體電路的剩餘壽命(remaining life)。

承上所述，在製程、電壓、溫度與老化程度(process,voltage,temperature,aging,PVTA)的交互影響下，該積體電路的運作速度隨著時間而變化，掌握該積體電路之運作速度的變化才能發揮該積體電路的最佳效能，由於 該積體電路的運作速度關係到能夠使該積體電路正常運作之工作時脈的頻率上限，一般而言，該運作速度愈高，該頻率上限愈高。

目前有下列幾種技術來量測積體電路的運作速度：

(1)環式振盪器(ring oscillator)。此技術是藉由觀察環式振盪器的運作速度來推測積體電路的運作速度，缺點是：反應時間慢；以及短時間內的電壓變化無法被測量。

(2)電壓計/溫度計(voltage meter/temperature meter)。此技術直接測量積體電路內的電壓/溫度，缺點是：通常需由類比設計來實現；電路面積大；測量結果需要被轉換以得知積體電路的運作速度；以及反應時間慢。

(3)關鍵路徑監控(critical path monitoring)。此技術量測積體電路中的關鍵路徑所造成的訊號延遲，缺點是：設計流程複雜(因關鍵路徑在設計晚期才會顯露)；不同環境下有不同的關鍵路徑；以及關鍵路徑有許多而無法被全部觀察。

(4)預錯誤偵測(pre-error detecting)。此技術將積體電路中的關鍵路徑連接至一額外的延遲電路並偵測該延遲電路的輸出，當該延遲電路的輸出顯示訊號延遲變長，該跡象也指出了積體電路的運作速度下降且即將無法依據目前的工作時脈正常運作，此技術的缺點是：耗用電路面積；以及關鍵路徑的延遲會受影響而變長。

除了量測電路的運作速度外，本領域也需要一種能夠將電路的運作速度加以量化以供利用的技術。

本發明之一目的在於提供一種量化電路運作速度變化之測量電路，以量化一目標電路的運作速度在不同運作條件下的變化。

本發明之測量電路的一實施例包含一訊號產生電路、一可調延遲電路、一訊號偵測器、以及一校正電路。該訊號產生電路用來產生一預定訊號。該可調延遲電路用來於一第一運作條件與一第二運作條件下依據該預定訊號分別產生一第一延遲訊號與一第二延遲訊號。該訊號偵測器用來分別偵測該第一延遲訊號與該第二延遲訊號，以分別產生一第一偵測結果與一第二偵測結果。該校正電路用來依據該第一偵測結果與該第二偵測結果分別致能該可調延遲電路之一第一數量的延遲單元與一第二數量的延遲單元，使得該第一數量之延遲單元的延遲量與該第二數量之延遲單元的延遲量均不大於一延遲量門檻，其中該第一數量與該第二數量分別關聯該第一運作條件與該第二運作條件下該目標電路的運作速度。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

100:電路運作速度偵測電路

110:訊號產生電路

120:可調延遲電路

130:訊號偵測器

w₁:預定訊號

w₂:延遲訊號

210:延遲單元電路

D_CTRL1~D_CTRLN:N個控制訊號

300:延遲單元電路

310:輸入端

320:至少一延遲元件

330:多工器

w_IN:輸入訊號

w_OUT:輸出訊號

D_CTRLK:N個控制訊號的其中之一

410:1^st DFF(第一D型正反器)

420:2^nd DFF(第二D型正反器)

430:互斥或閘

CLK:時脈

S₁、S₂:取樣結果

510:多工器

D_{CTRL_MUX}:控制訊號

600:延遲單元電路

610:輸入端

620:至少一延遲元件

630:及閘

w_AND:邏輯與結果

700:量化電路運作速度變化之測量電路

710:校正電路

S_CAL:校正訊號

EN:致能訊號

S810:步驟

900:處理電路

〔圖1〕 顯示本發明之電路運作速度偵測電路的一實施例；〔圖2〕 顯示圖1之可調延遲電路的一實施例；〔圖3〕 顯示圖2之每一延遲單元電路的一實施例；〔圖4〕 顯示圖1之訊號偵測器的一實施例；〔圖5〕 顯示圖1之可調延遲電路的另一實施例； 〔圖6〕 顯示圖5之每一延遲單元電路的一實施例；〔圖7〕 顯示本發明之量化電路運作速度變化之測量電路的一實施例；〔圖8〕 顯示圖7之校正電路所執行的步驟；以及〔圖9〕 顯示圖7之測量電路輸出量化值至一處理電路以供利用。

本發明揭露一種量化電路運作速度變化之測量電路，能夠量化一目標電路的運作速度在不同運作條件下的變化。該測量電路包含一電路運作速度偵測電路與一校正電路，分述於後。

圖1顯示本發明之電路運作速度偵測電路的一實施例，能夠於一監控模式時偵測一目標電路的運作速度，其中該目標電路依據一參考時脈以運作，該電路運作速度偵測電路與該目標電路選擇性地包含於同一積體電路中。圖1之電路運作速度偵測電路100為一數位電路，但不以此為限。電路運作速度偵測電路100包含一訊號產生電路110、一可調延遲電路120、以及一訊號偵測器130，該些電路分述於後。

請參閱圖1。於該監控模式時，訊號產生電路110在一目前運作條件下產生一預定訊號w₁(例如：包含一上升緣的訊號或一脈衝訊號)，其中該目前運作條件包含下列因素的至少其中之一：該目標電路的製程；該目標電路的目前工作電壓；該目標電路的目前溫度；以及該目標電路的目前老化程度。

請參閱圖1。可調延遲電路120耦接於訊號產生電路110與訊號偵測器130之間。於該監控模式時，可調延遲電路120在該目前運作條件下依據該 預定訊號w₁產生一延遲訊號w₂，其中可調延遲電路120於一預設運作條件(例如：在該目標電路能夠正常運作的前提下，最糟的/較糟的工作條件(像是最低的/較低的工作電壓))下所貢獻的延遲量是預定的、使用者給定的、或是依據後述的校正模式而被設定，且可調延遲電路120的訊號延遲特性與該目標電路的訊號延遲特性均隨著該目前運作條件而變。依據可調延遲電路120的一實作範例，可調延遲電路120無需連接至該目標電路的任何關鍵路徑(critical path)；換言之，電路運作速度偵測電路100無需知道也無需連接該目標電路的任何關鍵路徑以進行偵測，因此電路運作速度偵測電路100的設計得以簡化，且便於應用。為了使該可調延遲電路120之訊號延遲特性的變化趨勢與該目標電路之訊號延遲特性的變化趨勢成正相關，可調延遲電路120的設計可選擇性地採用下列作法的至少其中之一：構成可調延遲電路120的至少一部分單位元件(例如：標準MOS電晶體)與該目標電路的至少一部分單位元件相同/相仿；可調延遲電路120的設計是基於該目標電路的一或多條關鍵路徑的訊號延遲特性的模擬結果；以及可調延遲電路120的設計是基於該目標電路之相同/相仿電路(例如：該目標電路的前一代電路)的已知訊號延遲特性(例如：關鍵路徑的訊號延遲特性)。

請參閱圖1。於該監控模式時，訊號偵測器130在該目前運作條件下偵測該延遲訊號w₂的延遲程度，以產生一偵測結果；更明確地說，訊號偵測器130在該延遲程度不大於一預設門檻時產生一第一結果，並在該延遲程度大於該預設門檻時產生一第二結果，其中該第一結果與該第二結果關聯該目標電路的運作速度。詳言之，該第一結果代表該目標電路可在該目前運作條件下正常運作，該第二結果代表該目標電路可能無法在該目前運作條件下正常運作，因此，該第一結果所關聯的該目標電路的最大可達運作速度高於該第二結果所關 聯的該目標電路的最大可達運作速度。該第一結果與該第二結果可用來調整該目標電路的運作；舉例而言，當該目標電路運作於該目前運作條件下時，該第一結果用來維持或調升該參考時脈之頻率，該第二結果用來調降該參考時脈之頻率。另外，該預設門檻可依前述參考時脈的週期來決定；舉例而言，該預設門檻等於該參考時脈之週期。值得注意的是，於一實施例中，訊號偵測器130接收該預定訊號w₁以偵測該延遲訊號w₂的延遲程度，如圖1之虛線箭頭符號、圖4及圖4之相關說明所示；於另一實施例中，訊號偵測器130未接收w₁即可偵測該延遲訊號w₂的延遲程度(例如：藉由已知的脈衝寬度量測技術(例如：計數器)來實現)，如底下第[0019]段所述。

圖2顯示圖1之可調延遲電路120的一實施例。如圖2所示，可調延遲電路120包含N個延遲單元電路210，N個延遲單元電路210以串聯方式連接。可調延遲電路120依據N個控制訊號(D_CTRL1~D_CTRLN)使用N個延遲單元電路210中的M個延遲單元電路210來延遲該預定訊號w₁以產生該延遲訊號w₂，其中該N為大於一的整數，該M為不大於該N的正整數；換言之，可調延遲電路120依據該N個控制訊號(D_CTRL~D_CTRLN)使用N個延遲單元電路210中部分或全部延遲單元電路210來產生該延遲訊號w₂。於N個延遲單元電路210的一實作範例中，N個延遲單元電路210包含一第一延遲單元電路與一第二延遲單元電路，在同一運作條件下，該第一延遲單元電路所引起的最大延遲量不同於該第二延遲單元所引起的最大延遲量；舉例而言，該第一延遲單元電路所包含的所有延遲元件的數目不同於該第二延遲單元電路所包含的所有延遲元件的數目，因此該二延遲單元電路所分別引起的最大延遲量不同。於N個延遲單元電路210的另一實作範例中，N個延遲單元電路210分為第一群延遲單元電路(包含X個延遲單元電路， 其中該X為正整數)與第二群延遲單元電路(包含Y個延遲單元電路，其中該Y為正整數)，該第一群延遲單元電路用來粗調該預定訊號w₁的延遲，以輸出一第一延遲訊號給該第二群延遲單元電路，該第二群延遲單元電路用來細調該第一延遲訊號的延遲，以輸出該延遲訊號w₂，該第一/第二群延遲單元電路中任二個延遲單元電路所分別引起的最大延遲量可相同或不同。於N個延遲單元電路210的又一實作範例中，前述第二群延遲單元電路是由複數組並聯的延遲電路組成，每組延遲電路可依設計實現一種訊號延遲特性，該複數組延遲電路的其中一組用於產生該延遲訊號w₂。

圖3顯示一延遲單元電路300，可作為圖2之N個延遲單元電路210的每一個。延遲單元電路300包含一輸入端310、至少一延遲元件320、以及一多工器330。輸入端310用來接收一輸入訊號w_IN，該輸入訊號w_IN是該預定訊號w₁或其延遲版本。至少一延遲元件320用來依據該輸入訊號w_IN產生一輸出訊號w_OUT；當至少一延遲元件320由複數個延遲元件(例如：已知或自行設計的延遲元件)構成時，該複數個延遲元件是以串聯方式連接。多工器330耦接輸入端310與至少一延遲元件320，用來依據該N個控制訊號的其中之一(D_CTRLK)輸出該輸入訊號w_IN與該輸出訊號w_OUT的其中之一。根據上述，該控制訊號D_CTRLK藉由控制多工器330，令部分延遲單元電路210貢獻延遲，並令其它延遲單元電路210不貢獻延遲，從而設定在前述預設運作條件下，該預定訊號w₁與該延遲訊號w₂之間的延遲。

圖4顯示圖1之訊號偵測器130的一實施例，適用於偵測由圖3之延遲單元電路300所構成的可調延遲電路120所產生的延遲訊號w₂。如圖4所示，訊號偵測器130包含一第一D型正反器(1^st DFF)410、一第二D型正反器(2^nd DFF) 420、以及一互斥或閘(Exclusive-OR gate,XOR gate)430。第一D型正反器410與第二D型正反器420用來於同一時間依據一時脈訊號CLK分別取樣該預定訊號w₁與該延遲訊號w₂，以輸出二取樣結果S₁、S₂。互斥或閘430依據該二取樣結果S₁、S₂之間的關係來判斷該延遲訊號w₂的延遲程度是否大於該預設門檻；更明確地說，當該二取樣結果S₁、S₂相同時，互斥或閘輸出一低準位以指出該延遲訊號w₂的延遲程度不大於該預設門檻，當該二取樣結果S₁、S₂相異時，互斥或閘輸出一高準位以指出該延遲訊號w₂的延遲程度大於該預設門檻。值得注意的是，第一D型正反器410與第二D型正反器420的每一個單獨而言為已知技藝，不屬本發明之範疇。

圖5顯示圖1之可調延遲電路120的另一實施例。圖5之實施例與圖2之實施例的主要差別在於圖5之實施例包含一多工器510，多工器510用來接收N個延遲單元電路210的每一個的輸出訊號，並用來依據一控制訊號D_{CTRL_MUX}輸出該N個輸出訊號的其中之一作為該延遲訊號w₂；在實施為可能的前提下，圖2之實施例的技術特徵可應用於圖5之實施例中。

圖6顯示一延遲單元電路600，可作為圖5之N個延遲單元電路210的每一個。延遲單元電路600包含一輸入端610、至少一延遲元件620、以及一及閘(AND gate)630。輸入端610用來接收一輸入訊號w_IN，該輸入訊號w_IN是該預定訊號w₁或其延遲版本，該延遲版本相較於該預定訊號w₁可能有失真(例如：該預定訊號w₁是一脈衝訊號，其脈衝寬度較該延遲版本的脈衝寬度來得寬)。至少一延遲元件620用來依據該輸入訊號w_IN產生一輸出訊號w_OUT；當至少一延遲元件620由複數個延遲元件構成時，該複數個延遲元件是以串聯方式連接。及閘630用來輸出該輸入訊號w_IN與該輸出訊號w_OUT的邏輯與結果w_AND；舉例而 言，當該輸入訊號w_IN是一脈衝訊號時，由於該輸出訊號w_OUT是該輸入訊號w_IN的延遲版本，因此依該二訊號之準位同為高準位的期間的長短，該邏輯與結果w_AND會是一寬度較窄的脈衝訊號或是一低準位訊號。根據上述，該控制訊號D_{CTRL_MUX}可藉由選擇該N個輸出訊號w_OUT的其中之一作為該延遲訊號w₂，以在前述預設運作條件下，設定該預定訊號w₁與該延遲訊號w₂之間的延遲。值得注意的是，當該預定訊號w₁為一脈衝訊號，若該延遲訊號w₂的脈衝寬度愈窄，其代表該延遲訊號w₂的延遲程度愈大，若該延遲訊號w₂的脈衝寬度為0，其代表該延遲訊號w₂的延遲程度達到或大於前述預設門檻。另值得注意的是，為量測多工器的輸出訊號的寬度，圖1之訊號偵測器130可藉由已知的脈衝寬度量測技術(例如：計數器)來實現。

圖7顯示本發明之量化電路運作速度變化之測量電路的一實施例。測量電路700包含前述電路運作速度偵測電路100與一校正電路710。測量電路700除能運作於前述監控模式，亦能於一校正模式時找出該目標電路之運作條件與可調延遲電路120之延遲量之間的關係，該關係可供使用者或電路運作速度偵測電路設定可調延遲電路120。校正電路710用來於一校正模式時執行至少圖8之步驟：步驟S810：於一第一運作條件(例如：在該目標電路能夠正常操作的前提下，該目標電路的一最低電壓條件(例如：NMOS電晶體與PMOS電晶體的切換速度均為典型(typical)、工作電壓為0.9V、溫度為25℃、老化程度未達一預設程度))下，輸出一校正訊號S_CAL至可調延遲電路120，使得可調延遲電路120的延遲貢獻在該校正訊號S_CAL之值為一第一值時等於一預設延遲(例如：前述參考時脈的週期的長度)，此時若可調延遲電路120由前述N 個延遲單元電路210構成，N個延遲單元電路210中有第一數量的延遲元件有效地對該預定訊號w₁造成延遲。值得注意的是，於該監控模式時，該目標電路的一警示運作條件為該第一運作條件，可調延遲電路120是依據該校正訊號S_CAL的第一值而被設定。另外，於該校正模式時，於一第二運作條件(例如：在該目標電路能夠正常操作的前提下，該目標電路的一正常電壓條件(例如：NMOS電晶體與PMOS電晶體的切換速度均為典型、工作電壓為1V、溫度為25℃、老化程度未達一預設程度))下，輸出該校正訊號S_CAL至可調延遲電路120，使得可調延遲電路120的延遲貢獻在該校正訊號S_CAL之值為一第二值時等於該預設延遲，此時若可調延遲電路120由前述N個延遲單元電路210構成，N個延遲單元電路210中有第二數量的延遲元件有效地對該預定訊號w₁造成延遲，該第二數量大於前述第一數量，其意味著每個延遲元件於該第二運作條件下所造成的延遲量小於每個延遲元件於該第一運作條件下所造成的延遲量。

據上所述，於該監控模式時，可調延遲電路120的延遲貢獻(依據該校正訊號的第一值而被設定)在該預設運作條件(亦即：該第二運作條件)下是不會達到該預設延遲的，當該目標電路的目前運作條件達到該第一運作條件時，可調延遲電路120的延遲貢獻才會達到該預設延遲(亦即：該延遲訊號w₂的延遲程度達到前述預設門檻)，若該目前運作條件進一步惡化(例如：前述工作電壓再降低)，該目標電路有可能無法正常運作，因此，當訊號偵測器130發現該延遲訊號w₂的延遲程度達到或超過該預設門檻，訊號偵測器130可依實施需求選擇性地發出一警示訊號，以供收到該警示訊號的電路或使用者調降前述參考時脈的頻率，確保該目標電路得以依據頻率較低的參考時脈正常運作。值 得注意的是，於該校正模式以及同一運作條件下，校正電路710可依據訊號偵測器130每一輪的偵測結果輸出該校正訊號S_CAL至可調延遲電路120，以逐步調整可調延遲電路120所貢獻的延遲量，直到該偵測結果由該第一結果變成該第二結果，從而得到該運作條件與該校正訊號S_CAL之值(其關聯可調延遲電路120的設定)之間的關係；在輸出該校正訊號S_CAL的同時，校正電路710也會藉由一致能訊號EN致能訊號產生電路110，以令訊號產生電路110輸出該預定訊號w₁用於下一輪偵測。

圖7之測量電路700也可用來量化該目標電路的運作速度在不同運作條件下的變化。請參閱圖7，於一實作範例中，訊號產生電路110用來產生一預定訊號(例如：前述預定訊號w₁)；可調延遲電路120用來於一第一運作條件下(例如：該目標電路之負載/使用率小於一門檻時的運作條件，或是該目標電路處於第一種參數設定像是第一種電壓及/或時脈頻率之設定下的運作條件)依據該預定訊號產生一第一延遲訊號(例如：該第一運作條件下的前述延遲訊號w₂)，以及用來於一第二運作條件下(例如：該目標電路之負載/使用率大於一門檻時的運作條件，或是該目標電路處於第二種參數設定像是第二種電壓及/或時脈頻率之設定下的運作條件)依據該預定訊號產生一第二延遲訊號(例如：該第二運作條件下的前述延遲訊號w₂)；訊號偵測器130用來於該第一運作條件下偵測該第一延遲訊號以產生一第一偵測結果，以及用來於該第二運作條件下偵測該第二延遲訊號以產生一第二偵測結果；此外，請參閱前段說明，校正電路710能於該第一運作條件下依據該第一偵測結果致能可調延遲電路120之一第一數量的延遲單元，使得該第一數量之延遲單元的延遲量剛好不大於一延遲量門檻(例如：前述預設門檻，或者前述預設門檻加上/減去可調延遲電路120之一 特定數量的延遲單元的延遲量)，換言之，該第一數量再加一個延遲單元的延遲量會大於該延遲量門檻；校正電路710亦能於該第二運作條件下依據該第二偵測結果致能可調延遲電路120之一第二數量的延遲單元，使得該第二數量之延遲單元的延遲量剛好不大於該延遲量門檻，換言之，該第二數量再加一個延遲單元的延遲量會大於該延遲量門檻。上述第一數量關聯該第一運作條件下該目標電路的運作速度；上述第二數量關聯該第二運作條件下該目標電路的運作速度。

於一實作範例中，若在該第一運作條件下，經過步驟S810後得到的校正訊號是十六，此時的校正訊號代表前述第一數量；若在該第二運作條件下，經過步驟S810得到的校正訊號是十四，此時的校正訊號代表前述第二數量；藉由上述方式，校正電路710可以得到該目標電路的運作速度在該第一與第二運作條件之間的變化趨勢，並可由該第一數量與該第二數量的差值來量化該目標電路的運作速度在該第一與第二運作條件下的變化。

承上所述，由於電路運作參數的變化可視為電路運作條件的變化，校正電路710也可量化該目標電路的運作速度在不同參數下的變化。舉例而言，一可控參數(例如：一參數關聯該目標電路的一運作電壓及/或該目標電路之一參考時脈的頻率)的P個參數值代表P個運作條件，校正電路710在該P個運作條件下分別得到P個校正訊號，該P個校正訊號分別代表可調延遲電路120的P種延遲量，或說可調延遲電路120之P種數量的延遲單元的延遲量。請參閱底下表一，於一實作範例中，該可控參數為電壓，該P個參數值為遞減的電壓值1、0.98、…、0.88、與0.86，該P個校正訊號為16、15、…、10、與9；因此，表1呈現了電壓與可調延遲電路120之延遲量之間的關係。於一實作範例中，該P個校正訊號包含前述第一數量(例如：十六)與第二數量(例如：十四)，從而 表1的電壓變化趨勢可用來對應該目標電路的運作速度在該第一與第二運作條件之間的變化趨勢。

承上所述，校正電路710可依據該P種數量(例如：表一之延遲單元的數量)輸出P個量化值(例如：該P種數量的二進位值)給其它電路以供利用。於一實作範例中，校正電路710依據該P種數量經由至少一輸出端(例如：輸入/輸出墊(I/O pad))輸出該P個量化值至一外部裝置(例如：一使用者介面)，使得該外部裝置獲得可調延遲電路120之延遲量與該P個參數值(例如：表一之電壓)之間的關係以做進一步的利用。於一實作範例中，如圖9所示，校正電路710依據該P種數量輸出該P個量化值至一處理電路900(例如：動態電壓頻率調整控制器(Dynamic Voltage Frequency Scaling Controller)、主機與軟體/韌體的結合、或泛用型/專用型電子裝置)，使得處理電路900得到可調延遲電路120之延遲量與該P個參數值之間的關係，其中測量電路700、該目標電路、以及處理電路900的至少其中之二可選擇性地包含於一積體電路中。於一實作範例中，處理電路900依據可調延遲電路120的延遲量與該P個運作條件之間的關係，調整前述可控參數(例如：電壓或頻率)或關聯該可控參數的一電路運作參數，以調整該目標電路的運作。於一實作範例中，該目標電路於一段時間內經歷至少一事件(例如：該目標電路或包含該目標電路的裝置於該段時間內執行一特定程 式像是影音播放程式)；測量電路700於該段時間內依序(例如：每隔1ms)產生Q個量化值如底下表二所示，該Q個量化值的每一個關聯可調延遲電路120之一數量的延遲單元，且該Q個量化值反映了該至少一事件與可調延遲電路120之延遲量之間的關係，該Q為大於一的整數；校正電路710輸出該Q個量化值給處理電路900；因此，處理電路900可依據該Q個量化值與前述P個量化值得到該至少一事件與該P個參數值之間的關係如底下表三所示，且處理電路900可進一步依據該至少一事件與該P個參數值之間的關係，調整該可控參數(例如：之後在該至少一事件發生時調整電壓)或關聯該可控參數的一電路運作參數，以調整該目標電路的運作或維持該目標電路之運作速度的穩定。

表三

請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。

綜上所述，本發明能夠量化一目標電路的運作速度在不同運作條件下的變化，並能提供量化結果以供利用。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

700:量化電路運作速度變化之測量電路

100:電路運作速度偵測電路

110:訊號產生電路

120:可調延遲電路

130:訊號偵測器

710:校正電路

w₁:預定訊號

w₂:延遲訊號

S_CAL:校正訊號

EN:致能訊號

Claims (10)

1. 一種量化電路運作速度變化之測量電路，用來量化一目標電路的運作速度在不同運作條件下的變化，該測量電路包含：一訊號產生電路，用來產生一預定訊號；一可調延遲電路，用來於一第一運作條件下依據該預定訊號產生一第一延遲訊號，以及用來於一第二運作條件下依據該預定訊號產生一第二延遲訊號；一訊號偵測器，用來偵測該第一延遲訊號以產生一第一偵測結果，以及用來偵測該第二延遲訊號以產生一第二偵測結果；以及一校正電路，用來依據該第一偵測結果在該第一運作條件下逐步調整該可調延遲電路所貢獻的延遲量，直到該第一偵測結果由一第一結果變成一第二結果，並據以致能該可調延遲電路之一第一數量的延遲單元，該校正電路另用來依據該第二偵測結果在該第二運作條件下逐步調整該可調延遲電路所貢獻的延遲量，直到該第二偵測結果由該第一結果變成該第二結果，並據以致能該可調延遲電路之一第二數量的延遲單元，其中該第一結果指出該可調延遲電路所貢獻的延遲量不大於一延遲量門檻，該第二結果指出該可調延遲電路所貢獻的延遲量大於該延遲量門檻，其中該第一數量關聯該第一運作條件下該目標電路的運作速度，該第二數量關聯該第二運作條件下該目標電路的運作速度，該第一數量與該第二數量的差值用來量化該目標電路的運作速度從該第一運作條件下至該第二運作條件下的變化。
2. 如申請專利範圍第1項所述之測量電路，其中該目標電路依據一參考時脈以運作，該延遲量門檻關聯該參考時脈的週期。
3. 如申請專利範圍第1項所述之測量電路，其中一可控參數的P個參數值代表P個運作條件，該可調延遲電路在該P個運作條件下依據該預定訊號分別產生P個延遲訊號、該訊號偵測器依據該P個延遲訊號分別產生P個偵測結果、以及該校正電路依據該P個偵測結果分別致能該可調延遲電路的P種數量之延遲單元，該P種數量分別關聯該P個參數值，該P為大於一的整數。
4. 如申請專利範圍第3項所述之測量電路，其中該P種數量包含該第一數量與該第二數量。
5. 如申請專利範圍第3項所述之測量電路，其中該校正電路依據該P種數量經由至少一輸出端輸出P個量化值至一外部裝置，使得該外部裝置獲得該可調延遲電路之延遲量與該P個參數值之間的關係。
6. 如申請專利範圍第3項所述之測量電路，其中該校正電路依據該P種數量輸出P個量化值至一處理電路，使得該處理電路得到該可調延遲電路之延遲量與該P個參數值之間的關係。
7. 如申請專利範圍第6項所述之測量電路，其中該處理電路依據該可調延遲電路之延遲量與該P個參數值之間的關係，調整該可控參數或關聯該可控參數的一電路運作參數，以調整該目標電路的運作。
8. 如申請專利範圍第6項所述之測量電路，其中該目標電路於一段時間內經歷至少一事件，該測量電路於該段時間內產生Q個量化值，該Q個量化值反映了該至少一事件與該可調延遲電路之延遲量之間的關係，該處理電路依據該Q個量化值與該P個量化值得到該至少一事件與該P個參數值之間的關係，該Q為大於一的整數。
9. 如申請專利範圍第8項所述之測量電路，其中該處理電路依據該至少一事件與該P個參數值之間的關係，調整該可控參數或關聯該可控參數的一電路運作參數，以調整該目標電路的運作。
10. 如申請專利範圍第3項所述之測量電路，其中該可控參數關聯該目標電路的一運作電壓及/或該目標電路之一參考時脈的頻率。

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