CN114062889A - 检测电路运行速度的余量的装置 - Google Patents
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- 238000012360 testing method Methods 0.000 claims abstract description 70
- 230000003111 delayed effect Effects 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 69
- 230000008569 process Effects 0.000 claims description 63
- 238000001514 detection method Methods 0.000 claims description 42
- 238000012937 correction Methods 0.000 claims description 15
- 238000012544 monitoring process Methods 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 description 5
- 230000032683 aging Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000035484 reaction time Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 101150072084 BCAM gene Proteins 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract
本发明公开一种检测电路运行速度的余量的装置，该装置包含：一信号产生电路，用来产生一输入信号，该输入信号包含预设数据；一第一可调延迟电路，用来延迟该输入信号达一第一设定延迟量，以产生一延迟输入信号；一待测电路，用来执行一预定操作，以依据该延迟输入信号产生一待测信号，其中该预定操作是基于一预定操作时序；一第二可调延迟电路，用来延迟该待测信号达一第二设定延迟量，以产生一延迟待测信号；一比较电路，用来依据该预定操作时序比较该延迟待测信号所包含的数据与该预设数据，以产生一比较结果；以及一校正电路，用来依据该比较结果判断该待测电路是否通过一速度测试。
Description
技术领域
本发明涉及速度检测装置，尤其涉及检测电路运行速度的余量的装置。
背景技术
一集成电路(IC)的运行速度受到工艺、电压、温度、老化程度等因素的影响，其中工艺在该IC被制造时决定，电压受到环境(例如：外部电源不稳定)与该IC的应用(例如：该IC或包含该IC的装置所执行的应用程序；或电压衰退(IR drop))的影响，温度受到环境(例如：天气)与该IC的应用(例如：该IC或包含该IC的装置所执行的应用程序；或IC电源(ICpower))的影响，老化程度决定于该IC的剩余寿命(remaining life)。
承上所述，在工艺、电压、温度与老化程度(process,voltage,temperature,aging,PVTA)的交互影响下，不同IC的运行速度或特性相异。目前的速度分级(speedbinning)技术依据ICs的运行速度将ICs分群，并为每群ICs订定规格与售价；目前的自适应电压调整(adaptive voltage scaling,AVS)技术根据每个IC的特性给予该IC适当的供应电压，以达到省电/延长寿命/高速的目的。该些技术通常都需知道IC运行速度，某些IC的运行速度主要取决于嵌入式宏电路(embedded macro)(例如：静态随机存取存储器(SRAM)/模拟区域)的速度。
目前有下列几种技术来测量IC的运行速度：
环式振荡器(ring oscillator)。此技术是通过观察环式振荡器的运行速度来推测集成电路的运行速度，缺点是：反应时间慢；以及短时间内的电压变化无法被测量。
电压计/温度计(voltage meter/temperature meter)。此技术直接测量集成电路内的电压/温度，缺点是：通常需由模拟设计来实现；电路面积大；测量结果需要被转换以得知集成电路的运行速度；以及反应时间慢。
关键路径监控(critical path monitoring)。此技术测量集成电路中的关键路径所造成的信号延迟，缺点是：设计流程复杂(因关键路径在设计晚期才会显露)；不同环境下有不同的关键路径；以及关键路径有许多而无法被全部观察。
发明内容
本公开的目的之一在于提供一种检测电路运行速度的余量的装置，能够避免现有技术的问题。
本公开的装置的一实施例包含一信号产生电路、一第一可调延迟电路、一待测电路、一第二可调延迟电路、一比较电路与一校正电路。该信号产生电路用来于一检测流程开始时产生一输入信号，该输入信号包含预设数据。该第一可调延迟电路耦接该信号产生电路，用来于该检测流程下延迟该输入信号达一第一设定延迟量，以产生一延迟输入信号。该待测电路耦接该第一可调延迟电路，用来于该检测流程开始后执行一预定操作，以依据该延迟输入信号产生一待测信号，其中该预定操作是基于一预定操作时序。该第二可调延迟电路耦接该待测电路，用来于该检测流程下延迟该待测信号达一第二设定延迟量，以产生一延迟待测信号。该比较电路耦接该第二可调延迟电路，用来于该检测流程下依据该预定操作时序比较该延迟待测信号所包含的数据与该预设数据，以产生一比较结果。该校正电路耦接该比较电路，用来于该检测流程下依据该比较结果判断该待测电路是否通过一速度测试。
本公开的装置的另一实施例包含一信号产生电路、一可调延迟电路、一待测电路、一比较电路与一校正电路。该信号产生电路用来于一检测流程开始时产生一输入信号，该输入信号包含预设数据。该可调延迟电路耦接该信号产生电路，用来于该检测流程下延迟该输入信号达一设定延迟量，以产生一延迟输入信号。该待测电路耦接该可调延迟电路，用来于该检测流程开始后执行一预定操作，以依据该延迟输入信号产生一待测信号，其中该预定操作是基于一预定操作时序。该比较电路耦接该待测电路，用来于该检测流程下依据该预定操作时序比较该待测信号所包含的数据与该预设数据，以产生一比较结果。该校正电路耦接该比较电路，用来于该检测流程下依据该比较结果判断该待测电路是否通过一速度测试。
本公开的装置的又一实施例包含一信号产生电路、一待测电路、一可调延迟电路、一比较电路与一校正电路。该信号产生电路用来于一检测流程开始时产生一输入信号，该输入信号包含预设数据。该待测电路耦接该信号产生电路，用来于该检测流程开始后执行一预定操作，以依据该输入信号产生一待测信号，其中该预定操作是基于一预定操作时序。该可调延迟电路耦接该待测电路，用来于该检测流程下延迟该待测信号达一设定延迟量，以产生一延迟待测信号。该比较电路耦接该可调延迟电路，用来于该检测流程下依据该预定操作时序比较该延迟待测信号所包含的数据与该预设数据，以产生一比较结果。该校正电路耦接该比较电路，用来于该检测流程下依据该比较结果判断该待测电路是否通过一速度测试。
有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
附图说明
图1显示本公开的检测电路运行速度的余量的装置的一实施例；
图2显示第一可调延迟电路的一实施例；
图3显示第一可调延迟电路的另一实施例；
图4显示待测电路的一实施例；
图5显示待测电路的另一实施例；以及
图6显示待测电路的又一实施例。
符号说明
100：检测电路运行速度的余量的装置
110：信号产生电路
120：第一可调延迟电路
130：待测电路
140：第二可调延迟电路
150：比较电路
160：校正电路
W1：输入信号
W1'：延迟输入信号
W2：待测信号
W2'：延迟待测信号
Pass/Fail：比较结果
SCAL：校正信号
Ctrl：控制信号
Fail_alarm：警示通知
210：延迟单元
212：延迟元件
214：多工器
310：延迟元件
320：多工器
510：输出垫
520：输入垫
530：外部电路
610：数字至模拟转换器(DAC)
620：模拟至数字转换器(ADC)
具体实施方式
本公开包含一种检测电路运行速度的余量的装置，能够于一校正流程下快速且有效地检测电路运行速度的余量，并能于一监控流程下监控一待测电路是否通过一速度测试。
图1显示本公开的检测电路运行速度的余量的装置的一实施例。图1的装置100包含一信号产生电路110、一第一可调延迟电路120、一待测电路130、一第二可调延迟电路140、一比较电路150与一校正电路160。视实施需求，第二可调延迟电路140或第一可调延迟电路120可被省略/禁能(亦即：不具作用中的延迟元件)；当第二可调延迟电路140被省略/禁能时，装置100是利用第一可调延迟电路120以检测待测电路130的输入速度的余量，或说检测待测电路130的信号接收的时间限制；当第一可调延迟电路120被省略/禁能时，装置100是利用第二可调延迟电路140以检测待测电路130的输出速度的余量，或说检测待测电路130的信号传送的时间限制。由于本领域技术人员可依本说明书及附图了解第一/第二可调延迟电路120/140被省略时的电路耦接关系与信号关系，重复及冗余的说明在此省略。
请参阅图1。信号产生电路110用来于一检测流程开始时产生一输入信号(W1)，该输入信号包含预设数据。举例而言，当待测电路130包含一存储电路(例如：一静态随机存取存储器(SRAM)；一内容可定址存储器(content addressable memory,相联存储器，CAM)像是双态CAM(BCAM)或是三态CAM(TCAM)；嵌入式快闪存储器(eFlash)；嵌入式动态随机存取存储器(eDRAM))时，该输入信号包含一写入信号，该写入信号包含该预设数据与一写入位址，该写入位址对应该存储电路的一特定位址；当待测电路130包含一传输接口时，该输入信号包含一传输信号，该传输信号包含该预设数据；当待测电路130包含一转换器(该转换器包括一模拟至数字转换器(ADC)与一数字至模拟转换器(DAC))时，该输入信号包含一模拟信号，该模拟信号包含该预设数据。该预设数据可以是表示一预设数值的信号，或是表示一预设式样(predetermined pattern)的信号，或是其它可用于比对的信号。
请参阅图1。第一可调延迟电路120耦接信号产生电路110，用来于该检测流程下延迟该输入信号达一第一设定延迟量，以产生一延迟输入信号(W1')。第一可调延迟电路120的一实施例如图2所示，包含多个串接的延迟单元210；每个延迟单元210包含一延迟元件212与一多工器214；多工器214依据校正电路160的控制输出经过延迟元件212的信号或未经过延迟元件212的信号，从而实现可调的延迟量。第一可调延迟电路120的另一实施例如图3所示，包含多个串接的延迟元件310与一多工器320；首个延迟元件310的输入端与其它延迟元件310的输出端耦接至多工器320，从而多工器320依据校正电路160的控制输出该些端其中之一的信号，从而实现可调的延迟量。更多可调延迟电路的实施例可从图2与图3的公开以及已知/自行开发的延迟电路而被推导出。
请参阅图1。待测电路130耦接第一可调延迟电路120，用来于该检测流程开始后执行一预定操作，以依据该延迟输入信号产生一待测信号(W2)，其中该预定操作是基于一预定操作时序。待测电路130视实施需求为一嵌入式电路或其它类型的电路。图4显示待测电路130的一实施例；本例中，待测电路130为一静态随机存取存储器(SRAM)，该输入信号包含一写入位址，该写入位址对应该SRAM的一特定位址，该预定操作为一已知的/自行开发的数据存取操作，该预定操作时序为一已知的/自行开发的SRAM数据存取操作时序。图5显示待测电路130的另一实施例；本例中，待测电路130为一传输接口，该传输接口包含一输出垫510与一输入垫520，输出垫510与输入垫520经由一外部电路530耦接在一起，输出垫510在该检测流程下接收该延迟输入信号，并输出该延迟输入信号至外部电路530，从而输入垫520依据外部电路530的输出以输出该待测信号，该预定操作为一已知的/自行开发的信号传输操作。图6显示待测电路130的又一实施例；本例中，待测电路130为一转换器，该转换器包含一数字至模拟转换器(DAC)610与一模拟至数字转换器(ADC)620，DAC 610将该延迟输入信号转换为一模拟信号，ADC 620将该模拟信号转换为一数字信号作为该待测信号，该预定操作为一已知的/自行开发的信号转换操作。
请参阅图1。第二可调延迟电路140耦接待测电路130，用来于该检测流程下延迟该待测信号达一第二设定延迟量，以产生一延迟待测信号(W2')。第二可调延迟电路140的实施例同于前述第一可调延迟电路120的实施例。
请参阅图1。比较电路150耦接第二可调延迟电路140，用来于该检测流程下依据该预定操作时序比较该延迟待测信号所包含的数据与该预设数据，以产生一比较结果(Pass/Fail)，其中该预设数据可存储于比较电路150中，或输入至比较电路150。举例而言，若该延迟待测信号所包含的数据同于该预设数据，该比较结果为一第一比较结果；若该延迟待测信号所包含的数据异于该预设数据，该比较结果为一第二比较结果。比较电路150是一已知的/自行开发的电路。
请参阅图1。校正电路160耦接比较电路150，用来于该检测流程下依据该比较结果判断待测电路130是否通过一速度测试。于一实作范例中，该检测流程是一输入速度/输出速度校正流程，该输入速度/输出速度校正流程的主要步骤以及各步骤的主要电路动作的范例如下表1/2所示。上述范例中，该第二/第一设定延迟量为一预定延迟量(例如：一定值，其中当该定值为零时，第二/第一可调延迟电路140/120相当于被禁能)；若校正电路160依据该比较结果判断该延迟待测信号所包含的数据同于该预设数据，校正电路160判断待测电路130通过该速度测试，并发送一校正信号(SCAL)以增加该第一/第二设定延迟量达一预定增量(例如：增加图2/图3的作用中的延迟元件212/310的数目)，以及令装置100重新执行该校正流程，其中该第一/第二设定延迟量的初始设定为零或其它预设量；若校正电路160依据该比较结果判断该延迟待测信号所包含的数据异于该预设数据，校正电路160判断待测电路130未通过该速度测试，并决定该第一/第二设定延迟量为待测电路130的第一/第二运行速度的余量，该第一/第二设定延迟量表示出待测电路130能够承受的最糟情形。于一实作范例中，待测电路130的第一/第二运行速度的余量关联一目标电路(未显示于图)的第一/第二运行速度的余量，待测电路130的工艺同于该目标电路的工艺，且此二电路的运行速度之间的关系是已知的/可估量的，因此，待测电路130的运行速度的余量可以反映该目标电路的运行速度的余量。于另一实作范例中，待测电路130本身即为该目标电路。
表1(输入速度校正流程)
表2(输出速度校正流程)
请参阅图1。于一实作范例中，该检测流程是一监控流程，该监控流程的主要步骤以及各步骤的主要电路动作的范例如下表3所示。上述范例中，若校正电路160依据该比较结果判断该延迟待测信号所包含的数据同于该预设数据，校正电路160判断待测电路130通过该速度测试，并令装置100重新执行该监控流程；若校正电路160依据该比较结果判断该延迟待测信号所包含的数据异于该预设数据，校正电路160判断待测电路130未通过该速度测试，并发送一警示通知(Fail_alarm)至一使用者接口(未显示于图)或一异常记录装置(未显示于图)。
表3(监控流程)
请参阅图1与图4。于一实作范例中，待测电路130包含一SRAM，该输入信号包含一写入位址，该写入位址对应该SRAM的一特定位址；该预定操作为一数据存取操作；校正电路160通过控制多个操作以令装置100重新执行该校正流程。该多个操作包含：
(1)令信号产生电路110产生该输入信号。
(2)令待测电路130被重置。本操作可由信号产生电路110基于校正电路160的控制来重置待测电路130，或是由校正电路160直接重置待测电路130。
(3)令比较电路150依据该预定操作时序进行比较。
值得注意的是，该输入信号的产生、该预定操作的执行以及该比较操作的执行都相关于该预定操作时序，从而第一/第二延迟电路120/140所造成的延迟会影响该比较结果，因此，校正电路160可发送一控制信号(Ctrl)以令该多个操作同步地被执行，从而使该多个操作都基于该预定操作时序；然而，在实施为可能的前提下，该多个操作也可非完全同步地被执行。
请注意，在实施为可能的前提下，本技术领域技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。
综上所述，本公开的装置能够于一校正流程下快速且有效地检测电路运行速度的余量，并能于一监控流程下监控一待测电路是否通过一速度测试。
虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。
Claims (10)
1.一种检测一电路运行速度的余量的装置，该装置包含：
一信号产生电路，用来于一检测流程开始时产生一输入信号，该输入信号包含预设数据；
一第一可调延迟电路，耦接该信号产生电路，用来于该检测流程下延迟该输入信号达一第一设定延迟量，以产生一延迟输入信号；
一待测电路，耦接该第一可调延迟电路，用来于该检测流程开始后执行一预定操作，以依据该延迟输入信号产生一待测信号，其中该预定操作是基于一预定操作时序；
一第二可调延迟电路，耦接该待测电路，用来于该检测流程下延迟该待测信号达一第二设定延迟量，以产生一延迟待测信号；
一比较电路，耦接该第二可调延迟电路，用来于该检测流程下依据该预定操作时序比较该延迟待测信号所包含的数据与该预设数据，以产生一比较结果；以及
一校正电路，耦接该比较电路，用来于该检测流程下依据该比较结果判断该待测电路是否通过一速度测试。
2.如权利要求1所述的装置，其中该检测流程是一校正流程；该第二设定延迟量为一预定延迟量；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据同于该预设数据，该校正电路判断该待测电路通过该速度测试，并增加该第一设定延迟量，以及令该装置重新执行该校正流程；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据异于该预设数据，该校正电路判断该待测电路未通过该速度测试，并决定该第一设定延迟量为该待测电路的一第一运行速度的余量。
3.如权利要求1所述的装置，其中该检测流程是一校正流程；该第一设定延迟量为一预定延迟量；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据同于该预设数据，该校正电路判断该待测电路通过该速度测试，并增加该第二设定延迟量，以及令该装置重新执行该校正流程；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据异于该预设数据，该校正电路判断该待测电路未通过该速度测试，并决定该第二设定延迟量为该待测电路的一第二运行速度的余量。
4.如权利要求1所述的装置，其中该检测流程是一监控流程；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据同于该预设数据，该校正电路判断该待测电路通过该速度测试，并令该装置重新执行该监控流程；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据异于该预设数据，该校正电路判断该待测电路未通过该速度测试，并发送一警示通知。
5.一种检测一电路运行速度的余量的装置，该装置包含：
一信号产生电路，用来于一检测流程开始时产生一输入信号，该输入信号包含预设数据；
一可调延迟电路，耦接该信号产生电路，用来于该检测流程下延迟该输入信号达一设定延迟量，以产生一延迟输入信号；
一待测电路，耦接该可调延迟电路，用来于该检测流程开始后执行一预定操作，以依据该延迟输入信号产生一待测信号，其中该预定操作是基于一预定操作时序；
一比较电路，耦接该待测电路，用来于该检测流程下依据该预定操作时序比较该待测信号所包含的数据与该预设数据，以产生一比较结果；以及
一校正电路，耦接该比较电路，用来于该检测流程下依据该比较结果判断该待测电路是否通过一速度测试。
6.如权利要求5所述的装置，其中该检测流程是一校正流程；若该校正电路依据该比较结果判断该待测信号所包含的数据同于该预设数据，该校正电路判断该待测电路通过该速度测试，并增加该设定延迟量，以及令该装置重新执行该校正流程；若该校正电路依据该比较结果判断该待测信号所包含的数据异于该预设数据，该校正电路判断该待测电路未通过该速度测试，并决定该设定延迟量为该待测电路的一运行速度的余量。
7.如权利要求5所述的装置，其中该检测流程是一监控流程；若该校正电路依据该比较结果判断该待测信号所包含的数据同于该预设数据，该校正电路判断该待测电路通过该速度测试，并令该装置重新执行该监控流程；若该校正电路依据该比较结果判断该待测信号所包含的数据异于该预设数据，该校正电路判断该待测电路未通过该速度测试，并发送一警示通知。
8.一种检测一电路运行速度的余量的装置，该装置包含：
一信号产生电路，用来于一检测流程开始时产生一输入信号，该输入信号包含预设数据；
一待测电路，耦接该信号产生电路，用来于该检测流程开始后执行一预定操作，以依据该输入信号产生一待测信号，其中该预定操作是基于一预定操作时序；
一可调延迟电路，耦接该待测电路，用来于该检测流程下延迟该待测信号达一设定延迟量，以产生一延迟待测信号；
一比较电路，耦接该可调延迟电路，用来于该检测流程下依据该预定操作时序比较该延迟待测信号所包含的数据与该预设数据，以产生一比较结果；以及
一校正电路，耦接该比较电路，用来于该检测流程下依据该比较结果判断该待测电路是否通过一速度测试。
9.如权利要求8所述的装置，其中该检测流程是一校正流程；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据同于该预设数据，该校正电路判断该待测电路通过该速度测试，并增加该设定延迟量，以及令该装置重新执行该校正流程；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据异于该预设数据，该校正电路判断该待测电路未通过该速度测试，并决定该设定延迟量为该待测电路的一运行速度的余量。
10.如权利要求8所述的装置，其中该检测流程是一监控流程；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据同于该预设数据，该校正电路判断该待测电路通过该速度测试，并令该装置重新执行该监控流程；若该校正电路依据该比较结果判断该延迟待测信号所包含的数据异于该预设数据，该校正电路判断该待测电路未通过该速度测试，并发送一警示通知。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010771105.2A CN114062889A (zh) | 2020-08-04 | 2020-08-04 | 检测电路运行速度的余量的装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202010771105.2A CN114062889A (zh) | 2020-08-04 | 2020-08-04 | 检测电路运行速度的余量的装置 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010771105.2A Pending CN114062889A (zh) | 2020-08-04 | 2020-08-04 | 检测电路运行速度的余量的装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114062889A (zh) |
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