KR102468870B1 - 리프레쉬 타임 검출회로 및 이를 포함하는 반도체 장치 - Google Patents

리프레쉬 타임 검출회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 발명은 리프레쉬 타임 검출회로 및 이를 포함하는 반도체 장치에 관한 것으로서, 스트레스 온도 조건에 대응하여 리프레쉬 특성을 테스트하기 위한 기술이다. 이러한 본 발명은 리프레쉬 타임을 검출하기 위한 코드신호를 생성하는 코드 생성부, 패일신호에 따라 코드신호를 래치하여 래치신호를 생성하고, 프리 인에이블신호와 포스트 인에이블신호에 대응하여 래치신호를 각각 래치하여 프리 코드신호와 포스트 코드신호를 생성하는 래치부, 프리 코드신호와 포스트 코드신호를 감산하여 리프레쉬 검출신호를 출력하는 감산기 및 포스트 인에이블신호의 활성화시 리프레쉬 검출신호를 오프셋신호와 비교하여 검출신호를 생성하는 비교기를 포함한다.

Description

리프레쉬 타임 검출회로 및 이를 포함하는 반도체 장치{Refresh time detecting circuit and semiconductor device including the same}
본 발명은 리프레쉬 타임 검출회로 및 이를 포함하는 반도체 장치에 관한 것으로서, 스트레스 온도 조건에 대응하여 리프레쉬 특성을 테스트하기 위한 기술이다.
일반적으로 테스트는 목적별로 제품 테스트와 증명(Prove) 테스트로 나눌 수 있다. 먼저, 제품 테스트는 웨이퍼 프로세스 공정, 어셈블리(Assembly) 공정 등의 제조 과정에서 발생 된 결함을 발견하여 불량품을 제거(Screening) 해서 양품만을 골라내는 과정이다. 또한, 증명 테스트는 디램의 기능이나 성능이 설계 특성(Specific)과 일치하는지 여부를 확인하는 과정이다.
따라서, 제품 테스트는 출하 공정에서 다량으로 실시하며 높은 생산성(Though-Put)이 요구된다. 그리고, 증명 테스트는 연구 개발시에 세심하게 실시하여 제품의 완성도를 높이고 개발기간은 단축시키고자 함이 그 목적이다.
이러한 테스트를 통해 제조상의 결함이나 설계와 기능의 불일치가 발견되면 그 정확한 원인을 조사하기 위한 것이 분석(Analysis) 또는 불량(Failure) 분석이며, 특히 디램 내부의 불량 발생 위치를 확실히 규명하는 것이 중요하다.
일반적으로 기능 테스트의 한 방법으로 반도체 칩을 패키지(Package)한 후 번인 테스트(Burn-In test)를 수행한다. 번인 테스트는 디램의 초기 결함을 조기에 발견하기 위해서 전체의 디램에 대해서 전압과 주위 온도를 실제 사용 조건보다도 더 높은 조건(Stress)으로 인가한다.
따라서, 상술된 테스트들을 통해서 불량으로 판정된 셀 들은 정상동작을 수행하기 위해 리던던시 셀(Redundancy cell)들로 대체(Repair)하게 된다. 또한, 상술된 테스트들을 통하여 사용 가능한(Pass) 셀 들을 대상으로 실험 데이터에 의해 임의로 설정된 동작 조건을 사용하여 디램을 동작시킨다.
본 발명은 스트레스 온도 조건에 따른 리프레쉬 타임의 변화를 검출함으로써 적절한 스트레스 온도 포인트를 검출할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 리프레쉬 타임 검출회로, 리프레쉬 타임을 검출하기 위한 코드신호를 생성하는 코드 생성부; 패일신호에 따라 코드신호를 래치하여 래치신호를 생성하고, 프리 인에이블신호와 포스트 인에이블신호에 대응하여 래치신호를 각각 래치하여 프리 코드신호와 포스트 코드신호를 생성하는 래치부; 프리 코드신호와 포스트 코드신호를 감산하여 리프레쉬 검출신호를 출력하는 감산기; 및 포스트 인에이블신호의 활성화시 리프레쉬 검출신호를 오프셋신호와 비교하여 검출신호를 생성하는 비교기를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 외부의 테스트 장비로부터 인가되는 명령신호를 버퍼링하는 제 1입력버퍼; 제 1입력버퍼의 출력에 대응하는 코드신호를 패일신호, 프리 인에이블신호 및 포스트 인에이블신호에 대응하여 래치하고 서로 다른 타이밍에서 활성화되는 프리 코드신호와 포스트 코드신호를 생성하며, 프리 코드신호와 포스트 코드신호를 감산한 리프레쉬 검출신호를 오프셋신호와 비교하여 검출신호를 출력하는 리프레쉬 타임 검출회로; 및 검출신호를 버퍼링하여 테스트 장비에 출력하는 출력버퍼를 포함하는 것을 특징으로 한다.
본 발명은 스트레스 온도 조건에 따른 리프레쉬 타임의 변화를 검출함으로써 리프레쉬 타임의 특성 변화를 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 리프레쉬 타임 검출회로를 포함하는 반도체 장치에 관한 구성도.
도 2 및 도 3은 본 발명의 실시예에 따른 리프레쉬 타임 검출회로의 동작을 설명하기 위한 타이밍도.
도 4는 도 1의 리프레쉬 타임 검출회로가 적용된 반도체 장치의 실시예.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 리프레쉬 타임 검출회로를 포함하는 반도체 장치에 관한 구성도이다.
본 발명의 실시예에 따른 반도체 장치(100)는 복수의 입력버퍼(110, 120), 출력버퍼(130) 및 리프레쉬 타임 검출회로(140)를 포함한다.
여기서, 입력버퍼(110)는 외부의 테스트 장비(1000)로부터 인가되는 명령신호 CA를 버퍼링하여 리프레쉬 타임 검출회로(140)에 출력한다. 즉, 외부의 테스트 장비(1000)에서는 테스트 모드시 온도 스트레스 조건을 변경해가며 반도체 장치(100)의 리프레쉬 타임(tREF)을 측정하게 된다. 명령신호 CA는 테스트 장비(1000)에서 측정되는 온도 스트레스 정보를 포함한다. 명령신호 CA는 반도체 장치(100)의 명령 핀(또는, 어드레스 핀)을 통해 인가될 수 있다.
그리고, 입력버퍼(120)는 외부의 테스트 장비(1000)로부터 인가되는 신호를 버퍼링하여 패일신호 F_SIG를 리프레쉬 타임 검출회로(140)에 출력한다. 또한, 출력버퍼(130)는 리프레쉬 타임 검출회로(140)로부터 출력되는 검출신호 DET를 버퍼링하여 외부의 테스트 장비(1000)에 출력한다. 여기서, 패일신호 F_SIG는 반도체 장치(100)의 데이터(DQ) 핀을 통해 인가될 수 있다.
패일신호 F_SIG는 테스트 장치(1000)에서 리프레쉬 타임(tREF)을 변경해가면서 리프레쉬 데이터가 유지되거나 소실되는 정보를 포함하는 신호이다. 예를 들어, 리프레쉬 데이터가 유지되는 경우 패일신호 F_SIG는 로직 로우 레벨로 래치(143)에 인가된다. 반면에, 리프레쉬 데이터가 소실되는 경우 패일신호 F_SIG는 로직 하이 레벨로 래치부(143)에 인가된다.
그리고, 리프레쉬 타임 검출회로(140)는 코드 생성부(141), 래치부(142), 감산기(146) 및 비교기(147)를 포함한다. 그리고, 래치부(142)는 복수의 래치(143~145)를 포함한다.
여기서, 코드 생성부(141)는 입력버퍼(110)로부터 인가되는 신호에 대응하여 코드신호 CODE<0:N>를 생성한다. 즉, 코드 생성부(141)는 입력버퍼(110)로부터 인가되는 신호를 코드신호 CODE<0:N>로 변환한다. 코드 생성부(141)는 입력버퍼(110)로부터 인가되는 신호에 대응하여 코드신호 CODE<0:N>를 순차적으로 증가시킨다.
그리고, 래치(143)는 패일신호 F_SIG에 대응하여 코드신호 CODE<0:N>를 래치하고 래치신호 CD_L<0:N>를 출력한다. 래치(143)는 패일신호 F_SIG가 활성화되는 타이밍에 인가되는 코드신호 CODE<0:N>를 리프레쉬 타임(tREF)으로 판단하여 이를 래치하고 래치신호 CD_L<0:N>로 출력한다.
래치(144)는 프리 인에이블신호 EN_PRE에 대응하여 래치신호 CD_L<0:N>를 래치하고 프리 코드신호 PRE_T<0:N>를 출력한다. 여기서, 프리 인에이블신호 EN_PRE는 패일신호 F_SIG의 활성화 이후에 일정시간 지연 후 활성화되는 신호이다.
그리고, 래치(145)는 포스트 인에이블신호 EN_POST에 대응하여 래치신호 CD_L<0:N>를 래치하고 포스트 코드신호 POST_T<0:N>를 출력한다. 여기서, 포스트 인에이블신호 EN_POST는 패일신호 F_SIG에 동기하여 활성화되는 신호이다.
그리고, 감산기(146)는 프리 코드신호 PRE_T<0:N>와 포스트 코드신호 POST_T<0:N>를 감산하여 리프레쉬 검출신호 REF_T<0:N-1>를 출력한다. 즉, 감산기(146)는 프리 코드신호 PRE_T<0:N> 값에서 포스트 코드신호 POST_T<0:N>의 값을 감산하여 리프레쉬 검출신호 REF_T<0:N-1>를 출력한다.
또한, 비교기(147)는 포스트 인에이블신호 EN_POST에 대응하여 리프레쉬 검출신호 REF_T<0:N-1>를 오프셋신호 OFFSET<0:1>와 비교하여 검출신호 DET를 출력한다. 여기서, 비교기(147)는 포스트 인에이블신호 EN_POST의 활성화 시점에 동기하여 리프레쉬 검출신호 REF_T<0:N-1>의 디지털 코드값과 오프셋신호 OFFSET<0:1>의 디지털 코드값을 비교하여 검출신호 DET를 출력한다.
도 2는 본 발명의 실시예에 따른 리프레쉬 타임 검출회로(140)의 테스트 타이밍을 설명하기 위한 타이밍도이다.
본 발명의 실시예는 도 2에 도시된 바와 같이 시간의 변화에 따라 높은 온도의 스트레스를 가하여 리프레쉬 타임(tREF; Refresh Time, Data Retention Time)을 측정한다. 즉, 정상 온도에서 리프레쉬 타임(tREF)을 2회 측정하고, 정상 온도보다 높은 온도로 스트레스를 주기적으로 인가한 후 리프레쉬 타임을 각각 2회, 3회, 4회 다시 측정한다. 이와 같이 고온의 스트레스를 일정 주기로 인가한 후 수차례 리프레쉬 타임(tREF)을 측정하게 된다.
반도체 장치(100)는 스트레스 온도 조건에 따라 셀 데이터의 유지 시간이 변화되는 특성이 있다. 고온의 스트레스 인가 이후에도 셀 데이터의 유지 시간이 포화(Saturation) 상태를 유지해야 반도체 장치(100)가 안정적으로 동작할 수 있다. 본 발명의 실시예는 고온의 스트레스가 인가되는 시간에 따라 리프레쉬 타임(tREF)을 측정하여 셀 데이터 유지 시간이 포화 특성을 갖는 스트레스 동작 조건을 검출할 수 있도록 한다.
도 3은 본 발명의 실시예에 따른 리프레쉬 타임 검출회로(140)의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에서는 코드신호 CODE<0:4>, 래치신호 CD_L<0:4>, 프리 코드신호 PRE_T<0:4> 및 포스트 코드신호 POST_T<0:4>가 5 비트의 코드값으로 이루어지는 것을 일 예로 설명하기로 한다. 그리고, 본 발명의 실시예에서는 리프레쉬 검출신호 REF_T<0:3>가 4 비트의 코드값으로, 오프셋신호 OFFSET<0:1>가 2 비트의 값으로 이루어지는 것을 일 예로 설명하기로 한다.
도 3에 도시된 바와 같이, 1회 측정 시점(A)에서 리프레쉬 타임(tREF)을 측정하고, 2회 측정 시점(B)에서 리프레쉬 타임(tREF)을 측정한다. 이후에, 3회 측정 시점(C)에서 리프레쉬 타임(tREF)을 측정하고, 4회 측정 시점(D)에서 리프레쉬 타임(tREF)을 측정한다.
도 3을 보면, (A) 측정 시점에서는 리프레쉬 타임(tREF)이 줄어들지 않았지만, 2회, 3회, 4회 측정 후 리프레쉬 타임(tREF)이 점점 줄어드는 것을 알 수 있다. 즉, 리프레쉬 타임(tREF)에 대한 오프셋 값을 Δt 라고 하면, (A) 측정 시점에서는 리프레쉬 타임(tREF)이 감소하지 않는다. 여기서, Δt는 도 1의 오프셋신호 OFFSET<0:1>의 값에 대응할 수 있다.
그리고, (B) 측정 시점에서는 리프레쉬 타임(tREF)이 Δt2 만큼 감소하고, (C) 측정 시점에서는 리프레쉬 타임(tREF)이 Δt3 만큼 감소한다. 또한, (D) 측정 시점에서는 리프레쉬 타임(tREF)이 Δt4 만큼 감소하여 그 값이 오프셋 값 Δt 보다 작아지게 된다.
즉, 반도체 장치의 패키지 제작 후 시스템 마운트 단계에서 고온 스트레스가 인가된다. 테스트 횟수가 거듭 될수록 셀 데이터의 유지 특성이 감소하다가 (D) 측정 시점에서는 포화 상태가 된다. 고온 스트레스의 인가 후에도 셀 데이터의 유지 특성이 포화 상태를 유지하는 것이 안정적인 동작 측면에서 중요하다. 이에 따라, 본 발명의 실시예는 스트레스의 인가에 따라 변화되는 리프레쉬 타임(tREF)을 측정하고, 리프레쉬 타임(tREF)이 포화되는 (D) 시점에서 검출신호 DET를 활성화시켜 테스트 장비(1000)에 출력한다. 테스트 장비(1000)는 이러한 검출신호 DET에 대응하여 스크린 방향을 결정하고 리프레쉬 주기를 설정하게 된다.
코드 생성부(141)는 명령신호 CA의 인가시 코드신호 CODE<0:N>를 생성한다. 그리고, 래치(143)는 패일신호 F_SIG의 활성화 시점에 동기하여 코드신호 CODE<0:N>를 래치하여 래치신호 CD_L<0:N>를 출력한다. 여기서, 패일신호 F_SIG는 외부의 테스트 장치(1000)에서 리프레쉬 타임(tREF)을 측정하는 시점 (A), (B), (C), (D) 마다 생성될 수 있다.
예를 들어, (A) 시점에서 패일신호 F_SIG가 활성화되면 래치(143)는 코드신호 CODE<0:N> "11100"를 래치하여 래치신호 CD_L<0:N>를 "11100" 값으로 출력한다. 그리고, (B) 시점에서 패일신호 F_SIG가 활성화되면 래치(143)는 코드신호 CODE<0:N> "10100"를 래치하여 래치신호 CD_L<0:N>를 "10100" 값으로 출력한다. 또한, (C) 시점에서 패일신호 F_SIG가 활성화되면 래치(143)는 코드신호 CODE<0:N> "01110"를 래치하여 래치신호 CD_L<0:N>를 "01110" 값으로 출력한다. 그리고, (D) 시점에서 패일신호 F_SIG가 활성화되면 래치(143)는 코드신호 CODE<0:N> "01100"를 래치하여 래치신호 CD_L<0:N>를 "01100" 값으로 출력한다.
이후에, 래치(144)는 프리 인에이블신호 EN_PRE가 활성화되면 래치신호 CD_L<0:N>를 래치하여 프리 코드신호 PRE_T<0:N>를 출력한다. 여기서, 프리 인에이블신호 EN_PRE의 활성화 구간은 도 2에서 고온의 스트레스가 인가되는 구간에 대응될 수 있다. 즉, 프리 인에이블신호 EN_PRE는 도 2에서 스트레스 온도가 가변되는 시점에 동기하여 하이 레벨로 천이하고, 스트레스 온도가 정상 측정 온도로 비활성화되는 시점에 동기하여 로우 레벨로 천이하는 신호이다.
그리고, 프리 인에이블신호 EN_PRE는 패일신호 F_SIG가 첫 번째로 활성화되는 시점에서 인에이블되며, 리프레쉬 타임(tREF)이 오프셋 값 Δt 보다 작아지게 되는 (D) 시점에서는 인에이블 되지 않는다.
예를 들어, (A) 시점 이후에 프리 인에이블신호 EN_PRE가 활성화되면 래치(144)는 래치신호 CD_L<0:N> "11100"를 래치하여 프리 코드신호 PRE_T<0:N>를 "11100" 값으로 출력한다. 그 다음 (B) 시점 이후에 프리 인에이블신호 EN_PRE가 활성화되면 래치(144)는 래치신호 CD_L<0:N> "10100"를 래치하여 프리 코드신호 PRE_T<0:N>를 "10100" 값으로 출력한다. 이어서, (C) 시점 이후에 프리 인에이블신호 EN_PRE가 활성화되면 래치(144)는 래치신호 CD_L<0:N> "01110"를 래치하여 프리 코드신호 PRE_T<0:N>를 "01110" 값으로 출력한다. 이때, (D) 시점에서는 리프레쉬 타임(tREF)이 Δt4가 되어 오프셋 값 Δt 보다 작아지게 되므로, 프리 인에이블신호 EN_PRE가 더 이상 활성화되지 않는다.
이후에, 래치(145)는 포스트 인에이블신호 EN_POST가 활성화되면 래치신호 CD_L<0:N>를 래치하여 포스트 코드신호 POST_T<0:N>를 출력한다. 여기서, 포스트 인에이블신호 EN_POST는 패일신호 F_SIG에 대응하여 생성되는 신호이다. 그리고, 패일신호 F_SIG가 첫 번째로 활성화되는 (A) 시점에서는 스트레스가 인가되지 않은 상태이므로 포스트 인에이블신호 EN_POST가 인에이블 되지 않는다. 즉, 포스트 인에이블신호 EN_POST는 패일신호 F_SIG가 두 번째로 활성화되는 (B) 시점에 동기하여 활성화된다.
예를 들어, (B) 시점에서 포스트 인에이블신호 EN_POST가 활성화되면 래치(145)는 래치신호 CD_L<0:N> "10100"를 래치하여 포스트 코드신호 POST_T<0:N>를 "10100" 값으로 출력한다. 그 다음 (C) 시점에서 포스트 인에이블신호 EN_POST가 활성화되면 래치(145)는 래치신호 CD_L<0:N> "01110"를 래치하여 포스트 코드신호 POST_T<0:N>를 "01110" 값으로 출력한다. 이어서, (D) 시점에서 포스트 인에이블신호 EN_POST가 활성화되면 래치(145)는 래치신호 CD_L<0:N> "01100"를 래치하여 포스트 코드신호 POST_T<0:N>를 "01100" 값으로 출력한다.
이후에, 감산기(146)는 프리 코드신호 PRE_T<0:N>와 포스트 코드신호 POST_T<0:N>를 감산하고 리프레쉬 검출신호 REF_T<0:N-1>를 출력한다.
예를 들어, 감산기(146)는 프리 코드신호 PRE_T<0:N> "11100"에서 포스트 코드신호 POST_T<0:N> "10100"를 감산하여 리프레쉬 검출신호 REF_T<0:N-1>를 "1000" 값으로 출력한다. 이후에, 감산기(146)는 프리 코드신호 PRE_T<0:N> "10100"에서 포스트 코드신호 POST_T<0:N> "01110"를 감산하여 리프레쉬 검출신호 REF_T<0:N-1>를 "0110" 값으로 출력한다. 이어서, 감산기(146)는 프리 코드신호 PRE_T<0:N> "01110"에서 포스트 코드신호 POST_T<0:N> "01100"를 감산하여 리프레쉬 검출신호 REF_T<0:N-1>를 "0010" 값으로 출력한다.
이후에, 비교기(147)는 포스트 인에이블신호 EN_POST에 동기하여 리프레쉬 검출신호 REF_T<0:N-1>와 오프셋신호 OFFSET<0:1>를 비교하여 검출신호 DET를 출력한다. 즉, 비교기(147)는 포스트 인에이블신호 EN_POST의 활성화시 리프레쉬 검출신호 REF_T<0:N-1>가 오프셋신호 OFFSET<0:1>의 값보다 큰 경우 검출신호 DET를 비활성화시킨다. 그리고, 비교기(147)는 포스트 인에이블신호 EN_POST의 활성화시 리프레쉬 검출신호 REF_T<0:N-1>가 오프셋신호 OFFSET<0:1>의 값보다 작은 경우 검출신호 DET를 활성화시킨다.
예를 들어, 오프셋신호 OFFSET<0:1>의 값이 "11"이라고 가정한다. 그러면, 비교기(147)는 리프레쉬 검출신호 REF_T<0:N-1>인 "1000", "0110"으로 인가되어 오프셋신호 OFFSET<0:1> "11" 보다 큰 경우 검출신호 DET를 로직 로우 레벨로 비활성화시킨다. 반면에, 비교기(147)는 리프레쉬 검출신호 REF_T<0:N-1>의 값이 "0010"으로 인가되어 오프셋신호 OFFSET<0:1> "11" 보다 작은 경우 검출신호 DET를 로직 하이 레벨로 활성화시킨다.
외부의 테스트 장비(100)는 검출신호 DET가 로직 하이 레벨로 인가되는 경우 온도 스트레스 시퀀스를 중지하고 테스트를 종료한다. 이에 따라, 외부의 테스트 장비(1000)는 리프레쉬 타임 검출회로(140)로부터 인가되는 검출신호 DET에 대응하여 리프레쉬 타임(tREF)이 최적이 되는 스트레스 온도 조건을 검출하여 반도체 장치(100)의 테스트 동작시 과도한 스트레스가 인가되어 제품의 신뢰성이 저하되는 것을 방지할 수 있도록 한다.
이러한 본 발명의 실시예는 제품의 출하 이후에는 시스템 마운트(Mount)시 온도 스트레스에 대해 데이터 유지 시간에 대한 특성이 변화되는 것을 최소화시킬 수 있고 데이터 유지 시간의 특성에 대한 내성을 강화시킬 수 있다.
도 4는 도 1의 리프레쉬 타임 검출회로(140)가 적용된 반도체 장치의 실시예이다.
반도체 장치(100)는 복수의 뱅크 BK0~BK3와, 리프레쉬 타임 검출회로(140)를 포함한다. 반도체 장치(100)는 테스트 모드시 테스트 장비(1000)에 따라 리프레쉬 타임(tREF)의 테스트가 수행된다.
리프레쉬 타임 검출회로(100)는 도 1 내지 도 3에 도시된 바와 같이 리프레쉬 타임을 검출하게 된다. 각각의 뱅크 BK0~BK3는 리프레쉬신호 REF에 따라 각 뱅크 별로 리프레쉬 동작이 제어될 수 있다.
디램(DRAM; Dynamic Random Access Memory) 등의 반도체 메모리 소자는 각각의 셀(cell) 내부의 커패시터에 축적된 전하에 따라 데이터를 기록하는 방식을 취하고 있다. 셀 내부의 커패시터의 전하는 시간이 지남에 따라 누설 전류(leakage current)의 형태로 셀 외부로 소실된다. 누설 전류로 인한 데이터의 손실을 막기 위해, 셀에 저장된 데이터가 완전히 손실되기 이전에 데이터를 꺼내어 읽고 다시 셀에 써넣는 동작이 요구된다.
위와 같은 동작을 리프레쉬(refresh) 동작이라고 하며, 일정한 주기로 또는 시스템의 요청에 의해 수행될 수 있다. 셀 내부의 커패시터들 각각의 리텐션(retention) 능력 즉, 데이터 보유 시간은 차이가 있을 수 있다.
리프레쉬 동작은 메모리 컨트롤러(미도시)로부터 각각의 뱅크 BK0~BK3에 리프레쉬신호 REF가 입력될 때마다 수행된다. 메모리 컨트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레쉬 커맨드를 입력한다.
리프레쉬 타임 검출회로(100)는 각각의 뱅크 BK0~BK3에 포함되는 각각의 단위 셀 UC 중 임의의 단위 셀 UC을 선택하여 리프레쉬 타임(tREF)을 검출할 수 있다. 이러한 경우 각 뱅크 BK0~BK3 별로 리프레쉬 횟수를 조정하여 리프레쉬 타임을 다르게 제어할 수 있다.
본 발명의 실시예에서는 첫 번째 뱅크 BK0에 포함된 단위 셀 UC의 리프레쉬 타임(tREF)을 검출하는 것을 일 예로 설명하였으나, 다른 뱅크 BK1~BK3의 단위 셀에 대해서 리프레쉬 타임(tREF)을 검출할 수도 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 리프레쉬 타임을 검출하기 위한 코드신호를 생성하는 코드 생성부;
    패일신호에 따라 상기 코드신호를 래치하여 래치신호를 생성하고, 프리 인에이블신호와 포스트 인에이블신호에 대응하여 상기 래치신호를 각각 래치하여 프리 코드신호와 포스트 코드신호를 생성하는 래치부;
    상기 프리 코드신호와 상기 포스트 코드신호를 감산하여 리프레쉬 검출신호를 출력하는 감산기; 및
    상기 포스트 인에이블신호의 활성화시 상기 리프레쉬 검출신호를 오프셋신호와 비교하여 검출신호를 생성하는 비교기를 포함하는 것을 특징으로 하는 리프레쉬 타임 검출회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 코드 생성부는
    복수의 코드신호를 순차적으로 생성하는 것을 특징으로 하는 리프레쉬 타임 검출회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 래치부는
    상기 패일신호에 동기하여 상기 코드신호를 래치하고 상기 래치신호를 생성하는 제 1래치;
    상기 프리 인에이블신호에 대응하여 상기 래치신호를 래치하여 상기 프리 코드신호를 출력하는 제 2래치; 및
    상기 포스트 인에이블신호에 대응하여 상기 래치신호를 래치하여 상기 포스트 코드신호를 생성하는 제 3래치를 포함하는 것을 특징으로 하는 리프레쉬 타임 검출회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 비교기는
    상기 포스트 인에이블신호의 활성화 구간에서 상기 리프레쉬 검출신호가 상기 오프셋신호보다 큰 경우 상기 검출신호를 제 1로직 레벨로 출력하고,
    상기 포스트 인에이블신호의 활성화 구간에서 상기 리프레쉬 검출신호가 상기 오프셋신호보다 작은 경우 상기 검출신호를 제 2로직 레벨로 출력하는 것을 특징으로 하는 리프레쉬 타임 검출회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 패일신호는
    상기 리프레쉬 타임의 변경시 리프레쉬 데이터가 유지되거나 소실되는 정보를 포함하는 신호인 것을 특징으로 하는 리프레쉬 타임 검출회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 프리 인에이블신호는
    온도 스트레스가 인가되는 구간 동안 활성화되는 신호인 것을 특징으로 하는 리프레쉬 타임 검출회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 포스트 인에이블신호는
    상기 패일신호에 동기하여 생성되는 신호인 것을 특징으로 하는 리프레쉬 타임 검출회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 포스트 인에이블신호는
    온도 스트레스가 인가된 이후 구간부터 활성화되는 신호인 것을 특징으로 하는 리프레쉬 타임 검출회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 포스트 인에이블신호는
    상기 패일신호가 두 번 생성된 이후로부터 상기 패일신호에 동기하여 생성되는 신호인 것을 특징으로 하는 리프레쉬 타임 검출회로.
  10. 외부의 테스트 장비로부터 인가되는 명령신호를 버퍼링하는 제 1입력버퍼;
    상기 제 1입력버퍼의 출력에 대응하는 코드신호를 패일신호, 프리 인에이블신호 및 포스트 인에이블신호에 대응하여 래치하고 서로 다른 타이밍에서 활성화되는 프리 코드신호와 포스트 코드신호를 생성하며, 상기 프리 코드신호와 상기 포스트 코드신호를 감산한 리프레쉬 검출신호를 오프셋신호와 비교하여 검출신호를 출력하는 리프레쉬 타임 검출회로; 및
    상기 검출신호를 버퍼링하여 상기 테스트 장비에 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 리프레쉬 타임 검출회로는
    리프레쉬 타임을 검출하기 위한 상기 코드신호를 생성하는 코드 생성부;
    상기 패일신호에 따라 상기 코드신호를 래치하여 래치신호를 생성하고, 상기 프리 인에이블신호와 상기 포스트 인에이블신호에 대응하여 상기 래치신호를 각각 래치하여 상기 프리 코드신호와 상기 포스트 코드신호를 생성하는 래치부;
    상기 프리 코드신호와 상기 포스트 코드신호를 감산하여 상기 리프레쉬 검출신호를 출력하는 감산기; 및
    상기 포스트 인에이블신호의 활성화시 상기 리프레쉬 검출신호를 상기 오프셋신호와 비교하여 상기 검출신호를 생성하는 비교기를 포함하는 것을 특징으로 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 코드 생성부는
    복수의 코드신호를 순차적으로 생성하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 래치부는
    상기 패일신호에 동기하여 상기 코드신호를 래치하고 상기 래치신호를 생성하는 제 1래치;
    상기 프리 인에이블신호에 대응하여 상기 래치신호를 래치하여 상기 프리 코드신호를 출력하는 제 2래치; 및
    상기 포스트 인에이블신호에 대응하여 상기 래치신호를 래치하여 상기 포스트 코드신호를 생성하는 제 3래치를 포함하는 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 비교기는
    상기 포스트 인에이블신호의 활성화 구간에서 상기 리프레쉬 검출신호가 상기 오프셋신호보다 큰 경우 상기 검출신호를 제 1로직 레벨로 출력하고,
    상기 포스트 인에이블신호의 활성화 구간에서 상기 리프레쉬 검출신호가 상기 오프셋신호보다 작은 경우 상기 검출신호를 제 2로직 레벨로 출력하는 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 패일신호는
    상기 리프레쉬 타임의 변경시 리프레쉬 데이터가 유지되거나 소실되는 정보를 포함하는 신호인 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 프리 인에이블신호는
    온도 스트레스가 인가되는 구간 동안 활성화되는 신호인 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 포스트 인에이블신호는
    상기 패일신호에 동기하여 생성되는 신호인 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 포스트 인에이블신호는
    온도 스트레스가 인가된 이후 구간부터 활성화되는 신호인 것을 특징으로 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 패일신호를 버퍼링하여 상기 리프레쉬 타임 검출회로에 출력하는 제 2입력버퍼를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 리프레쉬 타임 검출회로는
    복수의 뱅크에 연결되어 상기 복수의 뱅크별로 리프레쉬 타임을 검출하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113948145B (zh) * 2020-07-17 2024-05-14 长鑫存储技术有限公司 封装芯片的测试方法、系统、计算机设备和存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050169084A1 (en) 2004-02-04 2005-08-04 Elpida Memory, Inc. Semiconductor memory device and method of refreshing the semiconductor memory device
KR100668873B1 (ko) 2005-12-30 2007-01-16 주식회사 하이닉스반도체 주기 측정 장치 및 그를 구비한 반도체 메모리 장치
KR100718040B1 (ko) 2006-04-06 2007-05-14 주식회사 하이닉스반도체 반도체 메모리의 리프레시 주기 검출 장치 및 방법
KR100892725B1 (ko) 2007-12-10 2009-04-10 주식회사 하이닉스반도체 반도체 메모리 장치의 셀프 리프레쉬 주기 측정 회로
KR101442648B1 (ko) 2013-05-03 2014-09-23 유한회사 인에이블코리아 메모리 장치의 셀프리프레쉬 주기 측정 장치 및 그 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272588B1 (en) * 1997-05-30 2001-08-07 Motorola Inc. Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry
US6898138B2 (en) * 2002-08-29 2005-05-24 Micron Technology, Inc. Method of reducing variable retention characteristics in DRAM cells
US7372752B2 (en) 2005-09-29 2008-05-13 Hynix Semiconductor Inc. Test mode controller
US7872930B2 (en) 2008-05-15 2011-01-18 Qualcomm, Incorporated Testing a memory device having field effect transistors subject to threshold voltage shifts caused by bias temperature instability
KR101578789B1 (ko) * 2008-12-08 2015-12-18 삼성전자 주식회사 동적 메모리 장치의 리프레쉬 주기 결정 방법 및 그 동작 메모리 장치
KR20140081349A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 리프레쉬 주기 테스트 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050169084A1 (en) 2004-02-04 2005-08-04 Elpida Memory, Inc. Semiconductor memory device and method of refreshing the semiconductor memory device
KR100668873B1 (ko) 2005-12-30 2007-01-16 주식회사 하이닉스반도체 주기 측정 장치 및 그를 구비한 반도체 메모리 장치
KR100718040B1 (ko) 2006-04-06 2007-05-14 주식회사 하이닉스반도체 반도체 메모리의 리프레시 주기 검출 장치 및 방법
KR100892725B1 (ko) 2007-12-10 2009-04-10 주식회사 하이닉스반도체 반도체 메모리 장치의 셀프 리프레쉬 주기 측정 회로
KR101442648B1 (ko) 2013-05-03 2014-09-23 유한회사 인에이블코리아 메모리 장치의 셀프리프레쉬 주기 측정 장치 및 그 방법

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