TWI770128B - 免於變動之晶粒上電壓降檢測器 - Google Patents

免於變動之晶粒上電壓降檢測器 Download PDF

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盧卡 拉維奇
阿佛列 楊
哈米德 帕托維
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美商安培計算有限責任公司
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
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Abstract

各種態樣提供檢測電壓降。舉例而言，一種系統可包括一電壓校準器組件及一比較器組件。該電壓校準器組件可經由一電阻梯形電路將與一積體電路之一功率分佈網路相關聯的一第一供應電壓轉換成一第二供應電壓。該比較器組件可回應於該第二供應電壓與一參考電壓之間的一比較滿足一所界定準則之一判定而產生一比較輸出信號。

Description

免於變動之晶粒上電壓降檢測器 發明領域
本發明大體而言係關於電氣設計，且更特定而言係關於一種晶粒上電壓降檢測器。
發明背景
諸如系統單晶片(system-on-chip；SoC)設計或其他極大尺度積體(very-large-scale-integration；VLSI)系統之積體電路包含自例如一或多個晶粒上功率柵格或功率分佈網路(power distribution network；PDN)接收供應電壓之數個電路元件或組件。儘管PDN經設計為將標稱操作電壓供應至積體電路組件，但數個操作因素可造成由PDN供應之電壓暫時降至此標稱操作電壓以下，條件被稱作電壓降。供應電壓降可在積體電路經歷切換活動的突然增加時產生，從而引起可產生供應電壓降的電流汲取中之暫態突波。
上述描述僅僅意欲提供當前技術之內容相關綜述且並不意欲為詳盡的。
發明概要
下文呈現簡化概述以便提供對本文中所描述之一些態樣之基本理解。此概述並非為對所揭示主題的廣泛綜述。其既不意欲識別本發明之關鍵或至關重要之要素，亦不描繪本發明之範疇。其唯一目的在於以簡化形式呈現一些概念以作為隨後呈現之更詳細描述的序言。
在一實例實施例中，一種用於檢測電壓降之系統包含一電壓校準器組件及一比較器組件。該電壓校準器組件經組配以用於經由一電阻梯形電路將與一積體電路之一功率分佈網路相關聯的一第一供應電壓轉換成一第二供應電壓。該比較器組件經組配以用於回應於該第二供應電壓與一參考電壓之間的一比較滿足一所界定準則之一判定而產生一比較輸出信號。
在另一實例實施例中，一種檢測供應電壓中之下降之方法包含經由一電阻梯形電路將與一積體電路之一功率分佈網路相關聯的一第一供應電壓轉換成一第二供應電壓。該方法進一步包含經由一比較器裝置回應於該第二供應電壓與一參考電壓之間的一比較滿足一所界定準則之一判定而產生一比較輸出信號。
在又一實例實施例中，一種積體電路包含一功率分佈網路、一電壓校準器組件、一比較器組件及一取樣組件。該功率分佈網路提供一第一供應電壓。該電壓校準器組件經組配以用於經由一電阻梯形電路將該第一供應 電壓轉換成一第二供應電壓。該比較器組件經組配以用於回應於該第二供應電壓與一參考電壓之間的一比較滿足一所界定準則之一判定而產生一比較輸出信號。該取樣組件經組配以對該比較輸出信號同步地取樣且回應於檢測該比較輸出信號而輸出一下降檢測信號。
以下描述及附加圖式詳細闡述本發明之某些例示性態樣。然而，此等態樣指示可使用各種所揭示態樣之原理的各種方式中之僅少數方式，且本發明意欲包括所有此等態樣及其等效者。結合圖式進行考慮，其他優點及新穎特徵將自以下詳細描述變得顯而易見。
100、100'、500、502、600、700:系統
101:電壓校準器
102:電壓參考產生器
104:比較器
106:取樣器
202:電阻梯形電路
204:電壓選擇電路
402:解碼器
404a、404b、404n:通過閘
504:動態電壓及頻率調整(DVFS)邏輯控制區塊
506:時脈電路
602:印刷電路板(PCB)
604:系統單晶片(SoC)
702:功率分佈網路
800、900、1000:方法
802、804、806、808、810、902、904、906、908、910、1002、1004、1006、1008、1010、1012、1014:區塊
CLK:時脈信號/系統時脈脈衝信號
CLK OUTPUT:時脈信號輸出
CONTROL:控制信號
ENABLE:啟用信號
OUTPUT:輸出
R0、R1、R2、RN、RF:電阻器
SAMPLED OUTPUT:經取樣輸出
SELECT:選擇信號
S<0>、S<1>、S<N>:經解碼選擇信號
T0:電晶體
T_Vs:暫態供應電壓
Vbus:電壓之匯流排組
Vbus<0>、Vbus<1>、Vbus<2>、Vbus<N>:電壓
Vs:供應電壓
Vref:參考電壓
圖1為說明根據本文所描述之各種態樣的系統之實例非限制性實施例的方塊圖。
圖2為說明根據本文所描述之各種態樣的系統之另一實例非限制性實施例的方塊圖。
圖3為說明根據本文所描述之各種態樣的電阻梯形電路之實例非限制性實施例的方塊圖。
圖4為說明根據本文所描述之各種態樣的電壓選擇電路之實例非限制性實施例的方塊圖。
圖5為說明根據本文所描述之各種態樣的系統之又一實例非限制性實施例的方塊圖。
圖6為說明根據本文所描述之各種態樣與系統單晶片相關聯的系統之實例非限制性實施例的方塊圖。
圖7為說明根據本文所描述之各種態樣與功 率分佈網路相關聯的系統之實例非限制性實施例的方塊圖。
圖8說明用於檢測電壓降之方法之實例非限制性實施例的流程圖。
圖9說明用於檢測電壓降之方法之另一實例非限制性實施例的流程圖。
圖10說明用於檢測電壓降之方法之又一實例非限制性實施例的流程圖。
較佳實施例之詳細說明
參看圖式描述本文中之揭示內容，在該等圖式中類似元件符號始終用以係指類似元件。在以下描述中，出於解釋之目的，闡述眾多特定細節以便提供對本革新之透徹理解。然而，明顯地，可在無此等特定細節之情況下實踐各種所揭示之態樣。在其他情況下，以方塊圖之形式展示熟知結構及裝置以便促進描述本革新。
諸如系統單晶片(system-on-chip；SoC)設計或其他極大尺度積體(very-large-scale-integration；VLSI)系統之積體電路有時易受經由電路之供應功率域提供至電路組件的供應電壓降影響。此等供應電壓降可由電路之主動組件進行的電流消耗之突然增加(例如在存在由電路之切換組件進行的高位準之同時切換活動之短暫時段期間)造成。此等供應電壓降可不利地影響SoC或其他VLSI之效能。
SoC或其他積體電路之設計者可希望在系統測試期間監控或檢測電壓降且出於特性化系統之電源供應下降之目的而除錯。此資訊可用以設計用於改良之電壓降控制的系統。亦可有益的是在正常電路操作期間監控電壓降以便使用動態電壓及頻率調整(Dynamic Voltage and Frequency Scaling；DVFS)來動態地補償檢測到之電源供應下降，藉此改良功率效能。
可使用數種不同技術來檢測電壓降。在一種實例技術中，可使用以延遲鏈為基礎之時間至數位轉換器(time to digital converter；TDC)。舉例而言，TDC可相對於經監控之電壓供應上之延遲鏈量化獨立參考電壓上之延遲。當該兩個鏈之間的延遲超過所界定目標值時，可假定差係基於與經監控供應件相關聯的供應電壓降。然而，使用TDC通常會引起關於設計或動態下降補償之減小之精度，以及關於程序變動及/或溫度變動之敏感度問題。在另一實例技術中，可使用以差動放大器為基礎之感測器。運用以差動放大器為基礎之感測器，可比較所監控電壓與具有內建式電壓偏移之參考電壓。內建式電壓偏移可由電壓控制之校準裝置控制。然而，使用電壓控制之校準裝置通常會引起減小之效能。舉例而言，電壓控制之校準裝置通常對程序變動敏感。因而，通常需要電壓控制之校準裝置提供至少兩個校準電壓，以控制目標性偏移。結果，電壓降系統之複雜度增大。在又一實例技術中，可使用一分壓器以產生一系列參考電壓。除了分壓器以外，亦可使用 多個感測器來監測電壓降。因此，在使用一分壓器及多個感測器來監測電壓降時，電壓降系統的複雜度亦增大。
為了解決此等及/或其他問題，本文所描述之一或多個實施例提供免於變動之晶粒上下降檢測器(on-die droop detector)，其相對於上文所描述之技術提供數個益處。舉例而言，免於變動之晶粒上下降檢測器可提供關於電壓降之判定及/或檢測之改良。在一態樣中，免於變動之晶粒上下降檢測器可包括一分壓器以校準經監控之供應電壓。因而，免於變動之晶粒上下降檢測器之校準電路可免於程序變動及/或溫度變動。此外，免於變動之晶粒上下降檢測器可提供一固定參考電壓及具有與該固定參考電壓之可規劃偏移的多個觀測電壓。在一實施例中，免於變動之晶粒上下降檢測器可與其他電路系統一起使用以提供動態電壓及頻率調整(Dynamic Voltage and Frequency Scaling；DVFS)。另外或替代地，免於變動之晶粒上下降檢測器可用作測試/除錯載具，以改良對積體電路(例如系統單晶片系統)之電源供應下降之理解。因而，積體電路之電壓降控制可得以改良及/或積體電路之功率效能可得以改良。在另一態樣中，免於變動之晶粒上下降檢測器可位於晶粒上以允許以低潛時將檢測結果發送至其他晶粒上組件及/或限制由檢測系統產生的雜訊之量。此外，並不需要與外部電壓參考相關聯的資源額外負擔(例如在晶粒、凸塊、封裝及板方面)。
現在轉而參看圖1，展示說明根據本文所描 述之各種態樣的系統100之實例非限制性實施例的方塊圖。該系統100可為電壓降檢測器，諸如(例如)晶粒上電壓降檢測器。在一項實例中，系統100可為免於變動之晶粒上電壓降檢測器(例如免於變動之高精度下降檢測器)。在一實施例中，系統100可與系統單晶片(system-on-chip；SoC)相關聯。舉例而言系統100可為SoC或另一積體電路之整合式組件。系統100可用以判定及/或檢測電壓降。在一態樣中，系統100可用以檢測歸因於例如高切換活動、電流消耗之突然增加、暫態電流突波或其他此等原因的SoC之供應電壓降。
系統100可包括一電壓校準器101、一電壓參考產生器102、一比較器104及一取樣器106。在一實施例中，電壓校準器101、電壓參考產生器102、比較器104及/或取樣器106可為積體電路之晶粒上組件。電壓校準器101可為類比電壓校準器。電壓校準器101可基於暫態供應電壓T_Vs(例如圖1中所展示之T_Vs)而產生供應電壓Vs(例如圖1中所展示之Vs)。舉例而言，供應電壓Vs可對應於暫態供應電壓T_Vs之經校準值。在一項實例中，暫態供應電壓T_Vs可為SoC之晶粒上供應電壓。在另一實例中，暫態供應電壓T_Vs可由與積體電路相關聯的功率分佈網路產生。在一實施例中，電壓校準器101可包括接收暫態供應電壓T_Vs作為輸入的電阻梯形電路系統。基於暫態供應電壓T_Vs，電壓校準器101之電阻梯形電路系統可基於電阻梯形電路系統之經啟用分壓器電路 而產生可選擇電壓之匯流排組。可選擇電壓之匯流排組可經發送至電壓校準器101之以通過閘為基礎之校準電路系統。電壓校準器101之以通過閘為基礎之校準電路系統可由經選擇資料匯流排控制。
電壓參考產生器102可產生參考電壓Vref(例如圖1中所展示之Vref)。參考電壓Vref可用作SoC或系統100為晶粒上組件的另一積體電路之暫態電壓的量規。在一態樣中，可產生與參考電壓Vref有某一裕量的供應電壓Vs來表示SoC之電力柵格。在一實施例中，來自由電壓校準器101產生的可選擇電壓之匯流排組之最低電壓可經傳輸至電壓參考產生器102之低通濾波器。電壓參考產生器102之低通濾波器可對來自可選擇電壓之匯流排組的最低電壓之高頻雜訊進行濾波，以便產生參考電壓Vref。在某些實施例中，電壓參考產生器102之低通濾波器之經濾波輸出電壓可使用例如電壓參考產生器102之單位增益放大器來緩衝。低通之經濾波輸出電壓之緩衝版本可對應於參考電壓Vref。
可將供應電壓Vs及參考電壓Vref供應至比較器104。比較器104可回應於供應電壓Vs與參考電壓Vref之間的比較滿足所界定準則之判定而產生輸出(例如圖1中所展示之OUTPUT)。舉例而言，由比較器104產生之輸出可為比較輸出信號。在一實施例中，比較器104可回應於檢測到供應電壓Vs已降至參考電壓Vref以下的程度超過容許裕量而指示電壓降從而確證輸出(例如圖1 中所展示之OUTPUT)。舉例而言，可在供應電壓Vs降至參考電壓Vref以下之後就使由比較器104提供之輸出發生變動(例如雙態觸發)。在一項實例中，比較器104可為差動放大器感測器，以促進電路系統基於電壓而非延遲控制檢測。比較器104之輸出可由取樣器106同步地取樣。取樣器106可由時脈信號CLK(例如圖1中所展示之CLK)驅動。在一項實例中，取樣器106可為取樣與保持電路，其對供應電壓Vs進行取樣且將供應電壓Vs之值保持處於恆定位準歷時與時脈信號CLK相關聯的時間間隔。
取樣器106可產生經取樣輸出(例如圖1中所展示之SAMPLED OUTPUT)。舉例而言，經取樣輸出可為下降檢測信號。在一實施例中，由取樣器106產生之經取樣輸出可經提供至與系統100相關聯的SoC之一或多個其他整合式組件。在另一實施例中，由取樣器106產生之經取樣輸出可經提供至外部系統。在一項實例中，系統100可與邏輯控制區塊或用以根據動態電壓及頻率調整(Dynamic Voltage and Frequency Scaling)應用程式來控制SoC之時脈頻率的其他組件一起使用。舉例而言，回應於由取樣器106進行的關於比較器104之輸出已被確證(例如指示供應電壓Vs已降至參考電壓Vref以下)之判定，系統100可將經取樣輸出提供至邏輯控制區塊，從而請求與系統100相關聯的SoC之時脈頻率慢下來(或請求起始時脈跳過模式)以便減少晶片層級活動，藉此將由積體電路組件進行之電流汲取減少至所界定位準(例如所界定 操作位準)，從而補償暫態電壓降等。回應於由取樣器106進行的關於供應電壓Vs已返回至所界定操作位準之判定(例如基於比較器104之輸出)，系統100可將經取樣輸出發送至邏輯控制區塊，從而請求將系統時脈逐步地返回至所界定時脈位準(例如正常時脈位準)。因而，可回應於檢測到之電壓降來執行SoC之系統時脈之動態控制。此外，可減小與SoC相關聯的功率及效能裕量，同時仍維持安全SoC操作。應瞭解，系統100之此應用僅意欲為例示性的，且應瞭解，系統100可在其他應用之內容背景中使用，而不背離本文所描述之一或多個實施例之範疇。
在一實施例中，電壓校準器101可為電壓校準器組件，諸如(例如)電壓校準器電路。在一實施例中，電壓校準器101可為硬體電壓校準器電路(例如類比電壓校準器電路)。在另一實施例中，電壓校準器101可包括用於校準電壓之軟體功能性。在又一實施例中，電壓校準器101可為硬體電壓校準器電路系統與用於校準電壓之軟體功能性之組合。另外或替代地，電壓參考產生器102可為電壓參考產生器組件，諸如(例如)電壓參考產生器電路。在一實施例中，電壓參考產生器102可為硬體電壓參考產生器電路(例如類比電壓參考產生器電路)。在另一實施例中，電壓參考產生器102可包括用於產生參考電壓之軟體功能性。在又一實施例中，電壓參考產生器102可為硬體電壓參考產生器電路系統及用於產生參考電壓之軟體功能性之組合。另外或替代地，比較器104可為比較器組 件，諸如(例如)比較器裝置。在一實施例中，比較器104可為硬體比較器電路(例如類比比較器電路)。在另一實施例中，比較器104可包括用於比較電壓之軟體功能性。在又一實施例中，比較器104可為硬體比較器電路系統及用於比較電壓之軟體功能性之組合。另外或替代地，取樣器106可為取樣器組件，諸如(例如)取樣器電路。在一實施例中，取樣器106可為硬體取樣器電路(例如類比取樣器電路)。在另一實施例中，取樣器106可包括用於對電壓進行取樣之軟體功能性。在又一實施例中，取樣器106可為硬體取樣器電路系統及用於對電壓進行取樣之軟體功能性之組合。
現在參看圖2，展示說明根據本文所描述之各種態樣的系統100'之實例非限制性實施例的方塊圖。該系統100'可為系統100之替代實施例。系統100'包括電壓校準器101、電壓參考產生器102、比較器104及取樣器106。電壓校準器101可包括電阻梯形電路202及電壓選擇電路204。
電阻梯形電路202可接收暫態供應電壓T_Vs作為輸入。基於暫態供應電壓T_Vs，電阻梯形電路202可產生電壓之匯流排組Vbus(例如一組電壓值)。舉例而言，電壓之匯流排組Vbus可為可由電壓選擇電路204選擇的多個可選擇電壓。在一態樣中，電阻梯形電路202可基於經啟用分壓器電路而產生電壓之匯流排組Vbus，該經啟用分壓器電路經由一組串聯電阻器將暫態供應電壓 T_Vs轉換成電壓之匯流排組Vbus。與電壓之匯流排組Vbus相關聯的電壓位準可低於暫態供應電壓T_Vs之電壓位準。舉例而言，來自電壓之匯流排組的第一匯流排電壓之電壓位準可低於暫態供應電壓T_Vs、來自電壓之匯流排組Vbus的第二匯流排電壓之電壓位準可低於暫態供應電壓T_Vs及第一匯流排電壓、來自電壓之匯流排組Vbus的第三匯流排電壓之電壓位準可低於暫態供應電壓T_Vs、第一匯流排電壓及第二匯流排電壓，等。電壓之匯流排組Vbus可經提供至電壓選擇電路204。舉例而言，電壓之匯流排組Vbus可經提供至與電壓選擇電路204相關聯的以通過閘為基礎之校準電路。與電壓選擇電路204相關聯的以通過閘為基礎之校準電路可由來自電壓之匯流排組Vbus之經選擇資料匯流排控制。以通過閘為基礎之校準電路可包括例如一或多個電晶體以促進來自電壓之匯流排組Vbus之經選擇資料匯流排的進一步傳輸。電壓選擇電路204可基於暫態供應電壓T_Vs及/或由電壓選擇電路204接收之選擇信號(例如圖1中所展示之SELECT)而提供供應電壓Vs。在一態樣中，可基於由電壓選擇電路204接收之選擇信號選擇來自電壓之匯流排組Vbus的經選擇資料匯流排。舉例而言，由電壓選擇電路204接收之選擇信號可指示選擇來自電壓之匯流排組Vbus的資料匯流排。來自電壓之匯流排組Vbus的經選擇資料匯流排可對應於由電壓選擇電路204提供之供應電壓Vs。在一實施例中，參考電壓Vref可被視為在諧振頻率下之DC位 準。此外，供應電壓Vs可表示電力柵格且隨著電力柵格以按比例調整比率上下隨動。當電力柵格歸因於暫態電流而下降時，供應電壓Vs可下降低於參考電壓Vref，從而導致電壓降。在某些實施例中，與比較器104相關聯的下降裕量可以一組不同的可選擇不同供應電壓位準來調整。
現在參看圖3，展示說明根據本文所描述之各種態樣的電阻梯形電路202之實例非限制性實施例的方塊圖。在圖3中所展示之實施例中，電阻梯形電路202可包括對應於分壓器電路之一組電阻器R0至RN。電阻梯形電路202另外可包括電阻器RF。此外，電阻梯形電路202可包括電晶體T0。該組電阻器R0至RN可將暫態供應電壓T_Vs劃分成電壓之匯流排組Vbus。舉例而言，一組電阻器R0至RN可用以減少暫態供應電壓T_Vs之電壓及/或用以產生小於暫態供應電壓T_Vs的一組電壓值。在一實施例中，該組電阻器R0至RN可由N個電阻器組成，其中N為用於電壓之匯流排組Vbus之所要位元的數目。在一項實例中，暫態供應電壓T_Vs可由電阻器R0修改以提供電壓Vbus<0>、暫態供應電壓T_Vs可由電阻器R1及電阻器R2修改以提供電壓Vbus<1>、暫態供應電壓T_Vs之經修改版本可由電阻器R2及電阻器RN修改以提供電壓Vbus<2>，且暫態供應電壓T_Vs之經修改版本可由電阻器RN及電阻器RF修改以提供電壓Vbus<N>。電壓Vbus<0>至Vbus<N>可對應於電壓之匯流排組Vbus。在一態樣中，該組電阻器R0至RN及電阻器RF 之啟動可由電晶體T0控制。在一項實例中，電晶體T0可為nFET電晶體(例如，電晶體T0可為nFET基腳開關)。電晶體T0之閘極可接收啟用信號(例如圖3中所展示之ENABLE)以控制電晶體T0之啟動。電晶體T0之汲極可電耦合至電阻器RF。此外，電晶體T0之源極可電耦合至電接地端。在一實施例中，電阻梯形電路202可用以產生參考電壓Vref。舉例而言，電阻梯形電路202之最低位準(例如電壓Vbus<N>)可用以產生參考電壓Vref。在一項實例中，電阻梯形電路202之最低位準可用以藉由將電阻梯形電路202之最低位準(例如電壓Vbus<N>)傳遞通過低通濾波器及/或單位增益放大器而產生參考電壓Vref。應瞭解，該組電阻器R0至RN及電阻器RF之值可經判定及/或變動以針對特定設計實施達成所要下降裕量範圍及/或所要解析度。
現在參看圖4，展示說明根據本文所描述之各種態樣的電壓選擇電路204之實例非限制性實施例的方塊圖。在圖4中所展示之實施例中，電壓選擇電路204可包括一解碼器402及一組通過閘404a至404n。解碼器402可接收提供至電壓選擇電路204的選擇信號。此外，解碼器402可解碼該選擇信號以產生一組經解碼選擇信號S<0>至S<N>。電壓Vbus<0>至Vbus<N>可對應於由電阻梯形電路202產生之電壓之匯流排組Vbus。該組通過閘404a至404n可對應於一通過閘校準電路。在一項實例中，該組通過閘404a至404n可對應於一組傳輸閘(例如 一組硬體傳輸閘)。在另一實例中，該組通過閘404a至404n可對應於一組邏輯閘(例如一組硬體邏輯閘)。在又一實例中，該組通過閘404a至404n可對應於一組電子開關。在一實施例中，該組通過閘404a至404n可對應於一組電晶體組件。在一態樣中，該組經解碼選擇信號S<0>至S<N>可經傳遞至通過閘404a至404n，以自電壓Vbus<0>至Vbus<N>選擇一電壓作為供應電壓Vs(例如自電壓Vbus<0>至Vbus<N>選擇一電壓作為目標電壓降)。在一實施例中，該組通過閘404a至404n可對應於一pFET電晶體(例如單個pFET電晶體)。在另一實施例中，該組通過閘404a至404n可對應於一nFET電晶體(例如單個nFET電晶體)。在又一實施例中，該組通過閘404a至404n可對應於一pFET/nFET電晶體對。
現在參看圖5，展示說明根據本文所描述之各種態樣的系統500之實例非限制性實施例的方塊圖。該系統500可包括一系統502、一DVFS邏輯控制區塊504及一時脈電路506。系統502可對應於系統100或系統100'。如上文所提及，系統100及/或系統100'可被實施為用以動態地補償供應電壓降之晶粒上DVFS系統之組件。圖5為說明實例實例晶粒上DVFS實施方案的圖解。在此實例中，由積體電路之組件(例如SoC或其他VLSI系統)進行之操作係由由時脈電路506產生的系統時脈脈衝信號CLK驅動，此確保電路組件之經同步操作。
由取樣器106提供之經取樣輸出可經提供至 DVFS邏輯控制區塊504，該DVFS邏輯控制區塊經組配以回應於系統502檢測到供應電壓降而控制(例如調整)由時脈電路506產生的時脈信號輸出(例如圖5中所展示之CLK OUTPUT)之頻率。舉例而言，回應於自系統502接收到指示供應電壓降已發生之經取樣信號，DVFS邏輯控制區塊504可將控制信號(例如圖5中所展示之CONTROL)發送至時脈電路506。時脈電路506可減少時脈訊號輸出之頻率。另外或替代地，控制信號可致使時脈電路506進入其中時脈循環被跳過之模式。因而，回應於檢測到之電壓降而可減少(例如暫時減少)晶片層級活動，藉此減少由電路組件進行之總體電流消耗及/或減少供應電壓Vs上之負荷。此減少之電流消耗可輔助將供應電壓Vs帶回至可接受的位準，同時允許系統500在正常效能參數內繼續操作。當來自系統502之經取樣輸出指示供應電壓Vs已返回至正常位準(例如電壓降條件已被消除)時，DVFS邏輯控制區塊504將指導時脈電路506將時脈訊號輸出逐漸返回至所界定頻率(例如正常操作頻率)。在一實施例中，由時脈電路506提供之時脈訊號輸出可為系統時脈信號。
在一實施例中，系統502(例如系統100及/或系統100')可鑒於以下事實適合用於此等DVFS系統中：系統502(例如系統100及/或系統100')可駐存於晶粒上，此確保對檢測到之電壓降之低潛時回應。此外，在一實施例中，在與系統502(例如系統100及/或系統100') 相關聯的參考電壓Vref係自對SoC組件供電之相同供應電壓導出(例如相對於使用來自不同功率域之電壓參考)的情況下，該系統502(例如系統100及/或系統100')保持無雜訊及/或失真，該雜訊及/或失真將由另一電壓供應以其他方式引入。應瞭解，系統502(例如系統100及/或系統100')不限於在DVFS應用內使用。舉例而言，在其他實例情境中，系統502(例如系統100及/或系統100')可嚴格出於觀測之目的而使用(例如藉由將檢測到之供應電壓降之指示輸出至外部監控或記錄系統，該外部監控或記錄系統顯示及/或維持電壓降出現之記錄)。系統502(例如系統100及/或系統100')之其他應用亦在本文所描述之一或多個實施例之範疇內。
現在參看圖6，展示說明根據本文所描述之各種態樣的系統600之實例非限制性實施例的方塊圖。該系統可包括印刷電路板(printed circuit board；PCB)602、系統單晶片(system-on-chip；SoC)604及系統502(例如系統100及/或系統100')。系統502(例如系統100及/或系統100')可為整合於SoC 604上之晶粒上電壓降檢測器。在一實施例中，SoC 604可整合於PCB 602上。
現在參看圖7，展示說明根據本文所描述之各種態樣的系統700之實例非限制性實施例的方塊圖。該系統可包括系統502(例如系統100及/或系統100')及功率分佈網路702。功率分佈網路702可產生暫態供應電壓T_Vs及/或將暫態供應電壓T_Vs提供至系統502(例如系 統100及/或系統100')。舉例而言，功率分佈網路702可產生暫態供應電壓T_Vs及/或將暫態供應電壓T_Vs提供至電壓校準器101之電阻梯形電路202。在一實施例中，系統502(例如系統100及/或系統100')及/或功率分佈網路702可實施於積體電路上。
在某些實施例中，本發明中所解釋之系統、設備或程序之態樣(例如電壓校準器101、電壓參考產生器102、比較器104、取樣器106、DVFS邏輯控制區塊504及/或時脈電路506之態樣)可構成體現於機器內、例如體現於與一或多個機器相關聯的一或多個電腦可讀媒體中的機器可執行組件。此等組件在由一或多個機器、例如電腦、計算裝置、虛擬機等執行時可致使該(該等)機器執行所描述之操作。舉例而言，系統可包括用於儲存電腦可執行組件及指令之記憶體。此外，系統可包括用以促進藉由系統進行之指令(例如電腦可執行組件及指令)之操作的處理器。
鑒於上文所描述之實例系統，可參考圖8至圖10之流程圖較佳地瞭解可根據所描述主題而實施的方法。雖然出於簡單解釋之目的，將方法展示並描述為一系列區塊，但應理解並瞭解，所主張之主題並不受限於區塊之次序，此係由於一些區塊可以不同於本文中所描繪並描述之內容的次序發生及/或與其他區塊並行地發生。此外，可並不要求所有所說明之區塊實施下文中所描述之方法。
參看圖8，展示用於檢測電壓降之方法之實 例非限制性實施例的流程圖。方法800可在區塊802處開始，其中將電壓降檢測器整合為系統單晶片之晶粒上組件。在區塊804處，使用電壓降檢測器之電阻梯形電路基於系統單晶片之晶粒上供應電壓來產生經校準供應電壓。舉例而言，電阻梯形電路202可基於暫態供應電壓T_Vs產生供應電壓Vs，其中供應電壓Vs為經校準供應電壓且暫態供應電壓T_Vs為系統單晶片之晶粒上供應電壓。在一態樣中，電壓降檢測器之電阻梯形電路可包括基於晶粒上供應電壓產生經校準供應電壓的分壓器電路。在一項實例中，經校準供應電壓之電壓值可低於晶粒上供應電壓。在區塊806處，使用電壓降檢測器之電壓產生器電路基於系統單晶片之晶粒上供應電壓來產生用於電壓降檢測器之參考電壓。在一項實例中，可藉由對系統單晶片之晶粒上供應電壓之至少一部分進行濾波及/或緩衝以產生參考電壓來獲得參考電壓。在區塊808處，使用電壓降檢測器之比較器裝置來比較經校準供應電壓與參考電壓。在區塊810處，基於比較之結果而產生輸出。舉例而言，比較器裝置可回應於檢測到經校準供應電壓已降至參考電壓以下的程度超過容許裕量而指示電壓降從而確證輸出。在一項實例中，在經校準供應電壓降至參考電壓以下之後即可使所提供之輸出變動(例如雙態觸發)。
參看圖9，展示用於檢測電壓降之方法之另一實例非限制性實施例的流程圖。方法900可在區塊902處開始，其中經由電阻梯形電路將與積體電路之功率分佈 網路相關聯的第一供應電壓轉換成第二供應電壓。舉例而言，電阻梯形電路202可將暫態供應電壓T_Vs轉換成供應電壓Vs，其中供應電壓Vs為第二供應電壓且暫態供應電壓T_Vs為與積體電路之功率分佈網路相關聯的第一供應電壓。在一態樣中，電阻梯形電路可包括將第一供應電壓轉換成第二供應電壓的分壓器電路。在一項實例中，第二供應電壓之電壓值可低於第一供應電壓(例如轉換可包括將第一供應電壓減少至第二供應電壓)。
在區塊904處，經由比較器裝置回應於第二供應電壓與參考電壓之間的比較滿足所界定準則之判定而產生比較輸出信號。舉例而言，比較器裝置可回應於檢測到第二供應電壓已降至參考電壓以下的程度超過容許裕量而指示電壓降從而確證比較輸出信號。在一項實例中，在第二供應電壓降至參考電壓以下之後即可使比較輸出信號變動(例如雙態觸發)。
在區塊906處，經由取樣器電路對比較輸出信號進行取樣。舉例而言，可基於時脈信號對比較輸出信號同步地取樣。在一項實例中，可對比較輸出信號進行取樣，且可將比較輸出信號之值保持處於恆定位準歷時與時脈信號相關聯之時間間隔。
在區塊908處，經由取樣器電路回應於對比較輸出信號之檢測而產生下降檢測信號。舉例而言，當取樣器電路檢測到比較輸出信號已被確證時，此指示第二供應電壓已降至參考電壓以下，取樣器電路可提供下降檢測 信號。
在910處，經由邏輯控制組件回應於對下降檢測信號之檢測而修改系統時脈信號之頻率。舉例而言，邏輯控制組件(例如DVFS邏輯控制區塊)可基於下降檢測信號而控制由時脈電路產生之系統時脈信號之頻率。在一項實例中，回應於接收到指示供應電壓降已發生之下降檢測信號，邏輯控制組件可將可減少系統時脈信號之頻率之控制信號發送至時脈電路。
在一實施例中，方法900可進一步包括經由電阻梯形電路基於第一供應電壓而提供一組電壓值。在另一實施例中，該方法可進一步包括經由電壓選擇電路自該組電壓值選擇一電壓值，該電壓值對應於第二供應電壓。另外或替代地，方法900可包括經由電壓選擇電路將該電壓值提供至比較器裝置。另外或替代地，產生比較輸出信號可包括回應於第二供應電壓已自參考電壓偏離超過一裕量之判定而產生比較輸出信號。在某些實施例中，方法900可包括經由取樣器電路對比較輸出信號進行取樣。另外或替代地，方法900可包括經由取樣器電路回應於對比較輸出信號之檢測而產生下降檢測信號。另外或替代地，方法900可包括經由邏輯控制組件回應於對下降檢測信號之檢測而修改系統時脈信號之頻率。
參看圖10，展示用於檢測電壓降之方法之又一實例非限制性實施例的流程圖。方法1000可在區塊1002處開始，其中接收與積體電路之功率分佈網路相關聯 的暫態供應電壓。在區塊1004處，經由電壓降檢測器之電阻梯形電路基於暫態供應電壓而提供一組電壓值。舉例而言，可基於電阻梯形電路之將暫態供應電壓轉換成電壓之匯流排組的分壓器電路而產生電壓之匯流排組。在區塊1006處，經由電壓降檢測器之電壓選擇電路自該組電壓值選擇一電壓值作為供應電壓。在區塊1008處，經由電壓降檢測器之比較器裝置回應於供應電壓與參考電壓之間的比較滿足所界定準則之判定而產生比較輸出信號。在區塊1010處，經由電壓降檢測器之取樣器電路對比較輸出信號進行取樣。在區塊1012處，經由取樣器電路回應於對比較輸出信號之檢測而產生下降檢測信號。在區塊1014處，經由邏輯控制組件回應於對下降檢測信號之檢測而修改系統時脈信號之頻率。
貫穿本說明書對「一項實施例」、「一實施例」、「一實例」、「一所揭示態樣」或「一態樣」之參考意謂結合該實施例或態樣而描述的特定特徵、結構或特性包括於本發明之至少一項實施例或態樣中。因此，片語「在一項實施例中」、「在一個態樣中」或「在一實施例中」貫穿本說明書在各處之出現未必皆參考同一實施例。此外，可在各種所揭示實施例中以任何合適的方式組合特定特徵、結構或特性。
如本文中所用，術語「組件」、「系統」、「引擎」、「架構」及其類似者意欲係指電腦或電子相關實體：硬體、硬體及軟體之組合、軟體(例如在執行中)或韌 體。舉例而言，組件可為一或多個電晶體、記憶體胞元、電晶體或記憶體胞元之配置、閘陣列、可規劃閘陣列、特殊應用積體電路、控制器、處理器、執行於處理器上之程序、與半導體記憶體存取或介接之可執行目標程式或應用程式、電腦或類似者，或其合適組合。組件可包括可抹除規劃(例如，至少部分儲存於可抹除記憶體中之程序指令)或硬性規劃(例如，在製造時燒錄至非可抹除記憶體中之程序指令)。
藉助於說明，自記憶體所執行之程序及處理器兩者皆可為組件。作為另一實例，架構可包括電子硬體之配置(例如並聯或串聯電晶體)、處理指令及以適合於電子硬體之配置之方式實施處理指令的處理器。另外，架構可包括單個組件(例如電晶體、閘陣列，…)或組件之配置(例如電晶體之串聯或並聯配置、與程式電路系統連接之閘陣列、電源線、電接地端、輸入信號線及輸出信號線，等等)。系統可包括一或多個組件以及一或多個架構。一個實例系統可包括一切換區塊架構，其包含交叉輸入/輸出線及通過閘電晶體，以及電源、信號產生器、通訊匯流排、控制器、I/O介面、位址暫存器，等等。應瞭解，預期界定會發生一些重疊，且架構或系統可為單機組件，或另一架構、系統之組件等。
除了前述內容以外，所揭示主題可被實施為使用典型製造、規劃或工程技術以產生硬體、韌體、軟體、或其任何合適組合從而控制電子裝置來實施所揭示主題的 方法、設備或製品。本文中所使用之術語「設備」及「製品」意欲涵蓋電子裝置、半導體裝置、電腦或可自任何電腦可讀裝置、載體或媒體存取的電腦程式。電腦可讀媒體可包括硬體媒體或軟體媒體。另外，媒體可包括非暫時性媒體或輸送媒體。在一項實例中，非暫時性媒體可包括電腦可讀硬體媒體。電腦可讀硬體媒體之特定實例可包括但不限於：磁性儲存裝置(例如硬碟、軟碟、磁條…)、光碟(例如緊密光碟(CD)、數位多功能光碟(DVD)…)、智慧卡及快閃記憶體裝置(例如卡、棒、隨身碟…)。電腦可讀輸送媒體可包括載波或其類似者。當然，熟習此項技術者將認識到，可在不背離所揭示主題之範疇或精神的情況下對此組配進行許多修改。
上文已描述之內容包括本革新之實例。當然，不可能出於描述本革新之目的而描述組件或方法之每一可想到的組合，但一般熟習此項技術者可認識到，本創新之許多其他組合及排列係可能的。因此，所揭示主題意欲包涵屬於本發明之精神及範疇的所有此等變更、修改及變動。此外，就術語「包括(include/including)」、「具有(has/having)」及其變化形式用於實施方式或申請專利範圍而言，此術語意欲以相似於術語「包含」之方式為包括性的，如當在申請專利範圍中將「包含」用作過渡詞時所解釋。
此外，本文中所用之詞語「例示性」意謂充當實例、例項或說明。本文中被描述為「例示性」之任何 態樣或設計未必被解釋為比其他態樣或設計較佳或有利。實情為，使用詞語例示性意欲以具體方式呈現概念。如本申請案中所使用，術語「或」意欲意謂包括性的「或」而非排他性的「或」。亦即，除非另外規定或根據上下文顯而易見的是，「X使用A或B」意欲意謂天然包括性排列中之任一者。亦即，若X使用A；X使用B；或X使用A及B兩者，則「X使用A或B」在前述例項中之任一者下被滿足。另外，除非另外規定或根據上下文顯而易見係針對單數形式，否則如本申請案及所附申請專利範圍中所使用，冠詞「一(a/an)」通常應被解釋為意謂「一或多個」。
另外，已在對電子記憶體內之資料位元的演算法或程序操作之方面呈現實施方式之一些部分。此等程序描述或表示為由在此項技術中認知者所使用，以有效地將其工作主旨傳送至其他同樣熟習者的機制。在此處，程序通常被認為係自一致的動作序列，從而導致所要結果。動作為要求實體量之實體操控的彼等動作。通常但並非必要地，此等量採取能夠被儲存、傳送、組合、比較及/或以其他方式操控之電信號及/或磁信號的形式。
主要出於共同使用之原因，已證實將此等信號指為位元、值、元素、符號、字符、術語、數目或其類似者係便利的。然而，應牢記，所有此等術語以及相似術語待與適當實體量相關聯，且僅僅為應用於此等量的便利標註。除非另外特定陳述或自前述論述顯而易見，否則應瞭解，貫穿所揭示主題，利用諸如處理、計算 (computing/calculating)、判定或顯示及其類似者之術語的論述係指處理系統及/或相似消費型或工業電子裝置或機器的動作及程序，該等電子裝置或機器將表示為電子裝置之暫存器或記憶體內之實體(電氣或電子)量的資料操控或變換成相似地表示為機器及/或電腦系統記憶體或暫存器，或其他此類資訊儲存、傳輸及/或顯示裝置內之實體量的其他資料。
就藉由上文所描述之組件、架構、電路、程序及其類似者執行之各種功能而言，用以描述此類組件之術語(包括對「構件」之參考)，除非另外指示否則意欲對應於執行所描述組件之指定功能(亦即，功能上等效)的任何組件，儘管在結構上不等效於所揭示之執行本文中所說明之實施例之例示性態樣中的功能之結構。此外，雖然可能已關於若干實施中的僅一者揭示特定特徵，但當對於任何給定或特定應用而言為所需且有利時，此類特徵可與其他實施的一或多個其他特徵組合。亦將認識到，實施例包括系統，以及具有用於執行各種程序之動作及/或事件的電腦可執行指令之電腦可讀媒體。
100‧‧‧系統
101‧‧‧電壓校準器
102‧‧‧電壓參考產生器
104‧‧‧比較器
106‧‧‧取樣器
CLK‧‧‧時脈信號/系統時脈脈衝信號
OUTPUT‧‧‧輸出
SAMPLED OUTPUT‧‧‧經取樣輸出
T_Vs‧‧‧暫態供應電壓
Vs‧‧‧供應電壓
Vref‧‧‧參考電壓

Claims (18)

  1. 一種用於檢測電壓降之系統，其包含：一電壓校準器組件，其經組配以用於經由一電阻梯形電路將與一積體電路之一功率分佈網路相關聯的一第一供應電壓轉換成一第二供應電壓，該電阻梯形電路經組配以用於產生電壓之匯流排組，該電壓之匯流排組包含多個可選擇電壓，該電壓校準器組件包含一解碼器及一通過閘校準電路，該解碼器及該通過閘校準電路經組配以用於接收一選擇信號且啟用對應於該選擇信號之該校準電路之一通過閘，以便基於一檢測到之電壓降而選擇一可選擇電壓值；以及一比較器組件，其經組配以用於回應於該第二供應電壓與一參考電壓之間的一比較滿足一所界定準則之一判定而產生一比較輸出信號。
  2. 如請求項1之系統，其中該電阻梯形電路包含一分壓器電路，該分壓器電路經組配以用於將該第一供應電壓減少至該第二供應電壓。
  3. 如請求項1之系統，其中該第二供應電壓對應於該可選擇電壓值。
  4. 如請求項1之系統，其中該比較器組件經組配以用於回應於該第二供應電壓已偏離該參考電壓超過一裕量之一判定而產生該比較輸出信號。
  5. 如請求項1之系統，其進一步包含一 電壓參考產生器組件，該電壓參考產生器組件經組配以用於基於由該電阻梯形電路所產生之多個可選擇電壓之一個可選擇電壓而產生該參考電壓。
  6. 如請求項1之系統，其進一步包含一取樣組件，該取樣組件經組配以用於對該比較輸出信號同步地取樣且用於回應於檢測到該比較輸出信號而產生一下降檢測信號。
  7. 如請求項6之系統，其進一步包含一邏輯控制組件，該邏輯控制組件經組配以回應於檢測到該下降檢測信號而修改一系統時脈信號之一頻率。
  8. 如請求項1之系統，其中該電壓校準器組件及該比較器組件為該積體電路之晶粒上組件。
  9. 一種檢測供應電壓中之下降之方法，其包含：經由一電阻梯形電路將與一積體電路之一功率分佈網路相關聯的一第一供應電壓轉換成一第二供應電壓，其中該轉換包含：經由該電阻梯形電路產生電壓之匯流排組，該電壓之匯流排組包含多個可選擇電壓；及經由一解碼器及一通過閘校準電路接收一選擇信號且啟用對應於該選擇信號之該校準電路之一通過閘，以便基於一檢測到之電壓降而選擇一可選擇供應電壓值；以及經由一比較器裝置回應於該第二供應電壓與一參考電 壓之間的一比較滿足一所界定準則之一判定而產生一比較輸出信號。
  10. 如請求項9之方法，其中該轉換包含將該第一供應電壓減少至該第二供應電壓。
  11. 如請求項9之方法，其進一步包含：經由一電壓選擇電路將該可選擇電壓值提供至該比較器裝置作為該第二供應電壓。
  12. 如請求項9之方法，其中該產生該比較輸出信號包含回應於該第二供應電壓已偏離該參考電壓超過一裕量之一判定而產生該比較輸出信號。
  13. 如請求項9之方法，其進一步包含：經由一取樣器電路對該比較輸出信號進行取樣；以及經由該取樣器電路回應於檢測到該比較輸出信號而產生一下降檢測信號。
  14. 如請求項13之方法，其進一步包含：經由一邏輯控制電路回應於檢測到該下降檢測信號而修改一系統時脈信號之一頻率。
  15. 一種積體電路，其包含：一功率分佈網路，其提供一第一供應電壓；一電壓校準器組件，其經組配以用於經由一電阻梯形電路將該第一供應電壓轉換成一第二供應電壓；一比較器組件，其經組配以用於回應於該第二供應電壓與一參考電壓之間的一比較滿足一所界定準則之一判定而產生一比較輸出信號；以及 一取樣組件，其經組配以對該比較輸出信號同步地取樣且回應於檢測到該比較輸出信號而輸出一下降檢測信號。
  16. 如請求項15之積體電路，其中該電壓校準器組件之該電阻梯形電路經組配以用於基於該第一供應電壓而產生一組電壓值，其中該電壓校準器組件之一電壓選擇電路經組配以用於自該組電壓值選擇一電壓值，且其中該第二供應電壓對應於該電壓值。
  17. 如請求項15之積體電路，其進一步包含一電壓參考產生器組件，該電壓參考產生器組件經組配以用於基於該電阻梯形電路而產生該參考電壓。
  18. 如請求項15之積體電路，其進一步包含一邏輯控制組件，該邏輯控制組件經組配以回應於檢測到該下降檢測信號而調整一系統時脈信號之一頻率。
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