JP2007121289A - デューティー・サイクル測定装置、オンチップ・システム及び方法（デューティー・サイクル測定装置及び方法） - Google Patents

Abstract

【課題】マイクロプロセッサ或いはオンチップ・システムなどの集積回路装置において受験信号のデューティー・サイクルを測定するメカニズムを提供する。
【解決手段】該メカニズムは、該デューティー・サイクルに比例する、ありふれた研究室装置或いは製造装置を用いて測定され得る周波数を生成する。該メカニズムは、必要な面積が非常に僅かで、使用されていないときには給電を止めることのできる標準的な相補型金属酸化膜半導体プロセスで簡単な回路を用いて具体化され得る。該メカニズムは、例えば、ロー・パス・フィルタと、校正基準電圧信号を供給するための分周器と、ＶＦ変換器と、周波数信号出力を、該信号の周波数が所定範囲内にあるように割るための分周器と、出力ドライバと出力パッドとを含み得る。該周波数出力信号から、オフチップ装置を用いて受験信号のデューティー・サイクルを計算することができる。
【選択図】図３

Description

本出願は一般的に改良された集積回路装置及び方法に関する。本出願は、特に、デューティー・サイクル測定装置及び方法に向けられている。

マイクロプロセッサ或いはオンチップ・システムなどの現代の集積回路装置の動作速度は近年大幅に向上している。その様な高速装置では、デューティー・サイクル、すなわちパルス時間に対するパルス幅の比、の変動は、もしミッドサイクル・エッジ（ａ ｍｉｄ−ｃｙｃｌｅ ｅｄｇｅ）が使用されるならば、性能低下を引き起こし得る。更に、デューティー・サイクルの変動は、例えばダイナミック回路など、刻時される回路がクロック・サイクルの最小アップタイム又はダウンタイムに依存するならば、機能性を限定し得る。

デューティー・サイクルは、動作周波数、動作温度、供給電圧、回路設計スタイル、回路ローディング及びプロセス（例えば、単一の或いは複数のウェーファでのドーピング、スレショルド電圧、モビリティー、ゲート酸化物厚さなどの変動）を含む様々な要素に対して敏感である。この様な多様な要因がデューティー・サイクルに影響を及ぼし得るので、実際の動作条件化でチップ上の使用箇所でクロック・デューティー・サイクルを正確に測定できることが重要である。

しかし、オフチップ接続の帯域幅についての制約は、一般に実際の測定を数百ＭＨｚに制限する。これは、例えばマイクロプロセッサ或いはオンチップ・システムなどの現在の集積回路装置が動作する周波数より少なくとも一桁低い周波数である。従って、オフチップ接続の制約の故に、実際の動作条件下でチップ上の使用箇所におけるクロックのデューティー・サイクルの正確な測定値を得ることは非常に難しい。

実施例は、マイクロプロセッサ或いはオンチップ・システム（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳＯＣ））などの集積回路装置のデューティー・サイクルを測定するためのメカニズムを提供する。実施例のメカニズムは、デューティー・サイクルに比例し、普通の研究室用の或いは製造用の装置を用いて測定することのできる周波数を生成する。実施例のメカニズムは、必要な面積が非常に僅かで、使用されていないときには給電を止めることのできる標準的な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスで簡単な回路を用いて具体化され得る。

１つの実施例では、元の試験を受ける信号（受験信号（ｓｉｇｎａｌ ｕｎｄｅｒ ｔｅｓｔ））のデューティー・サイクルを維持するように、受験信号がマルチプレクサ又は他のスイッチング・ネットワークを介してロー・パス・フィルタに入力として供給される。該ロー・パス・フィルタ（ＬＰＦ）は、単に標準的ＣＭＯＳプロセスを用いて製造され得る単極抵抗キャパシタンス（ＲＣ）回路網として具体化され得る。該ＬＰＦは、本質的に、受験信号の平均値を決定する。

該ＬＰＦは直流（ＤＣ）電圧Ｖｄｃを生成し、これは受験信号のデューティー・サイクルに比例し、例えば、Ｖｄｃ＝デューティー・サイクル＊Ｖｄｄであり、ここでＶｄｄは供給電圧である。該ロー・パス・フィルタの帯域幅は、ＤＣ値を生成し、また受験信号の交流（ＡＣ）成分を適宜減衰させるのに充分に狭く設定される。該帯域幅は、更に、該ロー・パス・フィルタの時定数が測定のために許容し得ない大きな整定時間を付け加えるほど小さくはないように、設定される。例えば、５ＧＨｚ受験信号については、５ＭＨｚ帯域幅を有するフィルタがＡＣ成分を充分に低減させ、１００ナノ秒の整定時間を必要とする。

該ロー・パス・フィルタは、電圧周波数ゲイン特性ＫＯを有する電圧制御発振器（ＶＣＯ）の制御入力に接続されている。１つの好ましい実施態様では、該ＶＣＯゲインＫＯは線形であるが、本発明はその様な実施態様に限定されず、本発明の範囲から逸脱せずに非線形のＶＣＯゲイン特性を使用することができる。

該ＶＣＯは、その入力に存在するＤＣ電圧を、狭帯域幅ドライバを通してチップ外に直接もたらすには高すぎるかもしれない周波数に変換する。従って、該ＶＣＯの出力は、該ＶＣＯの出力周波数を因子Ｎでスケールダウンする分周器に結合される。その結果として得られたスケールダウンされた出力信号は、パッドに接続された出力ドライバに供給され、これを通して周波数カウンタ、オシロスコープ或いは他の標準的研究室装置或いは製造装置を用いて該出力信号を測定することができる。その結果として、受験信号のデューティー・サイクルは該出力パッドでの周波数測定値から判定され得、例えばデューティー・サイクル＝周波数＊Ｎ／（Ｖｄｄ＊ＫＯ）である。

実際のＶＣＯは、プロセス、温度、供給電圧などに起因するＫＯの変動を示し、また多くの非線形性を有し得るので、これらの変動を理解すること、そしてＶＣＯのゲイン特性ＫＯを、受験信号のデューティー・サイクルの測定に使われる前に、校正し得ることが重要である。この校正を実行するために使用される分圧器を該マルチプレクサ又は他のスイッチング素子に結合することができ、これを通して、受験信号が該ロー・パス・フィルタに結合される。該分圧器は、該ロー・パス・フィルタに個別に接続され得る複数の基準電圧を提供する。それらの電圧値は簡単な分圧方程式Ｖｄｄ＊Ｒ１／Ｒ２を用いて決定され得、ここでＲ１はセンス・ノードからグランドまでの総抵抗であり、Ｒ２はＶｄｄからグランドまでの総抵抗値である。感知された周波数と共に該電圧値を用いてＶＣＯについてＫＯを計算することができ、例えばＫＯ＝周波数／Ｖｎである。複数の基準電圧と、対応する周波数測定値とを用いることにより校正曲線を決定することができ、これを実際の周波数測定値と共に用いて該ＶＣＯについてＫＯ値を決定することができ、例えばＫＯ＝（ｆｂ−ｆａ）／（Ｖｂ−Ｖａ）であり、ここでｆａ＜ｆｘ＜ｆｂである。

上記の他に、双方向（ｂｉｄｉ：ｂｉｄｉｒｅｃｔｉｏｎａｌ）パッド及びスイッチを該ＶＣＯの入力に結合することができる。もし抵抗器の許容差が問題であるならば、校正中にこのｂｉｄｉパッドを用いて、該ＶＣＯに加えられた電圧を測定することができる。もし校正粒状度が大きすぎるならば、ｂｉｄｉパッドを用いて外部電圧を該ロー・パス・フィルタ（フィルタ抵抗器のいずれかの側）に直接加えることができる。該スイッチは、ｂｉｄｉパッドが使用されていないときにノイズ・ピックアップを減少させるために含まれている。

１つの実施例では、受験信号（ｓｉｇｎａｌ ｕｎｄｅｒ ｔｅｓｔ）のデューティー・サイクルを測定する方法が提供される。この方法は、データ処理システムで実施され得る。この方法は、出力電圧信号を生成するように入力信号をフィルタリングし、該出力電圧信号を、該出力電圧信号に比例する周波数信号に変換し、該周波数信号の周波数を測定することを含み得る。入力信号のデューティー・サイクルは、その測定された周波数に基づいて計算され得る。出力電圧信号は、入力信号の平均電圧を表すことができる。該フィルタリングと変換の操作は集積回路チップで実行され得、測定及び計算の操作は該集積回路チップの外で実行される。

該方法は、複数の校正信号及び受験信号を受信することと、該複数の校正信号又は該受験信号のうちの１つを入力信号とするべく選択することとを更に含むことができる。該複数の校正信号は、出力電圧信号を該出力電圧信号に比例する周波数信号に変換するＶＦ変換器を校正するために使用される基準電圧信号であり得る。

該出力電圧信号を該出力電圧信号に比例する周波数信号に変換するＶＦ変換器の校正を実行するとき、該複数の校正信号のうちの１つを入力信号とするべく選択することができる。該ＶＦ変換器を校正することは、該複数の校正信号について入力電圧を出力周波数にマッピングする校正曲線を生成することを含み得る。

該方法は、双方向パッドを介して、該データ処理システムの外にある装置から入力電圧信号を入力信号として受信することを更に含むことができる。該方法は、周波数信号の周波数を測定するための測定装置に該周波数信号を供給するために該周波数信号を帯域幅要件内に置くように該周波数信号を所定因子で割ることをも含み得る。該方法は、該入力信号として供給された高速クロック信号のデューティー・サイクルの変動を識別するために該データ処理システムにおいて同じ或いは異なるポイントで該フィルタリング、変換、測定、及び計算の操作を反復することを更に含み得る。

別の実施例では、集積回路装置において受験信号のデューティー・サイクルを測定する装置が提供される。該装置は、入力信号を受信して出力電圧信号を出力するフィルタと、該フィルタに結合されて該出力電圧信号を該出力電圧信号に比例する周波数信号に変換するＶＦ変換器とを含み得る。該装置は出力ドライバを更に含むことができ、この出力ドライバは該周波数信号を該出力ドライバに結合された出力パッドへ駆動する。該集積回路装置の外にある測定装置は、該出力パッドにおいて該周波数信号の周波数を測定し、その測定された周波数に基づいて該受験信号についてデューティー・サイクルを計算することができる。

該装置は、該フィルタの入力に結合されたマルチプレクサを更に含むことができる。該マルチプレクサは、複数の校正信号と受験信号とを受信することができ、該フィルタに出力するべく該複数の校正信号又は該受験信号のうちの１つを選択することができる。該装置は、該ＶＦ変換器の入力に結合された双方向パッドも含むことができる。該双方向パッドを介して該装置の外側にある装置から入力電圧信号が入力信号として受信され得る。該ＶＦ変換器は、該電圧制御発振器の出力に結合された分周器を更に含むことができ、これは該電圧制御発振器により出力された周波数信号の周波数を所定量で割る。

該装置は、玩具、ゲーム・マシン、ゲーム・コンソール、ハンドヘルド型計算装置、パーソナル・デジタル・アシスタント、通信装置、無線電話機、ラップトップ計算装置、デスクトップ計算装置、サーバ計算装置或いは携帯用計算装置の一部であり得る。該装置は、異なるタイプの命令セットを有する少なくとも２つの異種プロセッサを有するマルチ・プロセッサ・オンチップ・システムの一部分でもあり得る。

他の実施例ではオンチップ・システムが設けられ、これは、制御プロセッサと、該制御プロセッサに結合された少なくとも１つのコプロセッサと、該制御プロセッサ或いは少なくとも１つのコプロセッサのうちの１つ以上に結合されたデューティー・サイクル測定装置とを含み得る。該デューティー・サイクル測定装置は、該制御プロセッサ或いは該コプロセッサのうちの一方からの入力信号を受信して出力電圧信号を出力するフィルタと、該フィルタに結合されて該出力電圧信号を該出力電圧信号に比例する周波数信号に変換するＶＦ変換器とを含み得る。該デューティー・サイクル測定装置は出力ドライバを更に含むことができ、該出力ドライバは、該周波数信号を該出力ドライバに結合された出力パッドへ駆動する。該集積回路装置の外にある１つの測定装置は、該出力パッドにおいて該周波数信号の周波数を測定して、その測定した周波数に基づいて該受験信号についてデューティー・サイクルを計算することができる。

本発明のこれらの及び他の特徴及び利点は、実施例についての以下の詳細な記述において記述され、或いは以下の詳細な記述の見地から当業者にとって明らかとなろう。

本発明に特有の特徴は、添付されている請求項において明らかにされている。しかし、本発明自体と、その好ましい使用方法、更なる目的及び利点は、添付図面と関連させて実施例についての以下の詳細な記述を読み参照することにより最善に理解されるであろう。

実施例は、受験信号のデューティー・サイクルを測定するためのオンチップ集積回路装置及び方法を提供する。実施例のメカニズムは、それにおいて受験信号のデューティー・サイクルが測定される任意の集積回路装置で具体化され得る。しかし、実施例は、超短波で動作する受験信号のデューティー・サイクルを特定するために特に良く適している。その様な受験信号は、例えば、現状技術のマイクロプロセッサ及びオンチップ・システムにおいて見出される。

実施例の諸側面を実施し得る１つの代表的マイクロプロセッサは、ニューヨーク州アーモンクのインターナショナル・ビジネスマシーンズ・コーポレーションから市販されているセル・ブロードバンド・エンジン（ＣＥＬＬ Ｂｒｏａｄｂａｎｄ Ｅｎｇｉｎｅ （ＣＢＥ））アーキテクチャのマイクロプロセッサであろう。ＣＢＥアーキテクチャのブロック図の例が図１に示されており、後に論じられる。実施例はＣＢＥアーキテクチャのマイクロプロセッサで実施されるとして記述されるけれども、本発明はそれに限定されない。上で述べたように、本発明の実施例は、受験信号のデューティー・サイクルが測定されるべき任意の集積回路装置に応用され得る。

図１は、１つの実施例の諸側面を実施し得るデータ処理システムの代表的ブロック図である。図１に示されている代表的データ処理システムは、セル・ブロードバンド・エンジン（ＣＢＥ）データ処理システムの一例である。実施例についての記述においてＣＢＥが用いられるけれども、以下の記述を読めば当業者にとっては容易に明らかとなるように、本発明はそれに限定されない。

図１に示されているように、ＣＢＥ１００は、プロセッサ（ＰＰＵ）１１６及びＬ１キャッシュ１１２及びＬ２キャッシュ１１４を有するパワー・プロセッサ・エレメント（ＰＰＥ）１１０と、複数の相乗プロセッサ・エレメント（ＳＰＥ）１２０−１３４とを有し、その各相乗プロセッサ・エレメントは、自分自身の相乗プロセッサ・ユニット（ＳＰＵ）１４０−１５４と、メモリー・フロー・コントロール１５５−１６２と、ローカル・メモリー或いは記憶装置（ＬＳ： ｌｏｃａｌ ｍｅｍｏｒｙ ｏｒ ｓｔｏｒｅ）１６３−１７０と、バス・インターフェース・ユニット（ＢＩＵユニット）１８０−１９４とを有し、該バス・インターフェース・ユニットは、例えば、ダイレクト・メモリー・アクセス（ＤＭＡ）、メモリー管理ユニット（ＭＭＵ）、及びバス・インターフェース・ユニットの組み合わせであり得る。大帯域幅内部エレメント相互接続バス（ＥＩＢ）１９６、バス・インターフェース・コントローラ（ＢＩＣ）１９７、及びメモリー・インターフェース・コントローラ（ＭＩＣ）１９８も設けられている。

ＣＢＥ１００は、図１に描かれているエレメントの各々が単一のマイクロプロセッサ・チップ上に設けられ得るようなオンチップ・システムであり得る。更に、ＣＢＥ１００は１つのヘテロジニアス処理環境であって、その中では各々のＳＰＵは該システム内の他のＳＰＵの各々から種々の命令を受け取ることができる。更に、ＳＰＵのための命令セットはＰＰＵのそれとは異なり、例えばＰＰＵは縮小命令セット・コンピュータ（ＲＩＳＣ）ベースの命令を実行することができ、ＳＰＵはベクトル化命令を実行する。

ＳＰＥ１２０−１３４は、ＥＩＢ１９６を介して相互に結合されると共にＬ２キャッシュ１１４と結合されている。更に、ＳＰＥ１２０−１３４はＥＩＢ１９６を介してＭＩＣ１９８及びＢＩＣ１９７と結合されている。ＭＩＣ１９８は、共有メモリー１９９に通信インターフェースを提供する。ＢＩＣ１９７は、ＣＢＥ１００と、他の外部バス及び装置との間の通信インターフェースを提供する。

ＰＰＥ１１０は、デュアル・スレッデッドＰＰＥ１１０である。このデュアル・スレッデッドＰＰＥ１１０と８個のＳＰＥ１２０−１３４との組み合わせにより、ＣＢＥ１００は１０個の同時スレッドと１２８個以上の未解決のメモリー・リクエストとを処理することができる。ＰＰＥ１１０は、計算作業負荷の殆どを処理する他の８個のＳＰＥ１２０−１３４のためのコントローラとして動作する。ＰＰＥ１１０は在来のオペレーティング・システムを動作させるために使用され得、ＳＰＥ１２０−１３４は、例えば、ベクトル化浮動小数点コード実行を行う。

ＳＰＥ１２０−１３４は、相乗処理ユニット（ＳＰＵ）１４０−１５４と、メモリー・フロー・コントロール・ユニット１５５−１６２と、ローカル・メモリー或いは記憶装置１６０−１７４と、インターフェース・ユニット１８０−１９４とを含む。ローカル・メモリー或いは記憶装置１６０−１７４は、１つの代表的実施態様では、ＰＰＥ１１０に見えてソフトウェアにより直接アドレス指定され得る２５６ＫＢ命令及びデータ・メモリーを含む。

ＰＰＥ１１０は、小さなプログラム或いはスレッドをＳＰＥ１２０−１３４にロードし、複雑な操作の各ステップを処理するように該ＳＰＥ同士をつなぎ合わせる。例えば、ＣＢＥ１００を組み込んだセットトップ・ボックスは、ＤＶＤを読むこと、ビデオ及びオーディオ復号、及び表示のためのプログラムをロードすることができ、データは最終的に出力ディスプレイに至るまでＳＰＥからＳＰＥへと渡されてゆく。４ＧＨｚで、各ＳＰＥ１２０−１３４は理論上３２ギガ・フロップスの性能を与え、ＰＰＥ１１０は同様のレベルの性能を有する。

メモリー・フロー・コントロール・ユニット（ＭＦＣ）１５５−１６２は、ＳＰＵのために、該システムの残りの部分及び他のエレメントとのインターフェースとして役立つ。ＭＦＣ１５５−１６２は、主記憶装置とローカル記憶装置１６０−１７４との間でのデータ転送、保護、及び同期のための主要なメカニズムを提供する。理論上、１つのプロセッサにおいて各ＳＰＵのために１つのＭＦＣがある。或る実施態様は、単一のＭＦＣの資源を複数のＳＰＵ間で共有することができる。その様な場合、そのＭＦＣのために定義された全てのファシリティ及びコマンドは、各ＳＰＵのためのソフトウェアに独立していると見えなければならない。１つのＭＦＣを共有することの効果は、インプリメンテーションに依存するファシリティ及びコマンドに限定される。

図１に示されているマイクロプロセッサ或いはＳＯＣなどの集積回路装置のＳＰＵ１４０−１５４、ＰＰＵ１１６、ＭＩＣ１９８、ＢＩＣ１９７などの高速機能単位に供給される信号のデューティー・サイクルの変動は性能低下を引き起こしたり、これらの機能単位の機能性を制限したりする可能性があるので、集積回路装置の正しい動作を確認するために、これらの機能単位への重要な信号のデューティー・サイクルを測定することが重要である。実施例は、受験信号のデューティー・サイクルを測定して、該デューティー・サイクルに比例する、外部の実験室装置或いは製造装置により容易に測定され得る出力を出力パッドに提供するためのオンチップ装置を提供する。該オンチップ装置は、集積回路装置の機能単位と関連して、或いは受験信号のデューティー・サイクルが測定される如何なるところにも、提供され得る。実施例のメカニズムは、非常に僅かな面積しか必要としなくて使用されていないときには給電をオフにできる簡単な回路を標準的な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスで用いて実現され得る。

図２は、一実施例に従うデューティー・サイクル測定メカニズムの代表的ブロック図である。図２に示されているように、デューティー・サイクル測定メカニズム２００は、校正信号源２１０と、ロー・パス・フィルタ２３０と、ＶＦ変換器２４０と、出力ドライバ２５０とを含む。更に、デューティー・サイクル測定メカニズム２００は、受験信号源２２０から受験信号を受け取る。

校正信号源２１０は、デューティー・サイクル測定メカニズム２００が設けられているシステムの現在の動作状態についてＶＦ変換器２４０のために校正曲線を生成するために使われる複数の校正電圧信号をロー・パス・フィルタ２３０に供給する。そのいろいろな電圧と、その結果としてＶＦ変換器２４０により生成された周波数とに基いて、ＶＦ変換器２４０のゲイン特性を特定する校正曲線を得ることができる。この曲線を、ＶＦ変換器２４０からの出力信号の周波数を測定するとき、測定装置２６０などにより使用することができ、これにより、特定の受験信号電圧変換につきＶＦ変換器２４０について対応するゲイン特性を判定する。以下で更に詳しく記載するように、このゲイン特性は、受験信号のデューティー・サイクルを計算するために測定装置２６０により使用され得る。

動作時に、ロー・パス・フィルタ２３０は入力信号を、すなわち校正信号又は受験信号を受け取って、本質的に該入力信号の平均電圧を判定する。この平均電圧はＶＦ変換器に供給され、これは、その電圧を、該入力電圧に比例する周波数を有する出力信号に変換する。この周波数は、在来のオフチップ接続の帯域幅に関する制約に起因して、チップ外に出力するには高過ぎるかもしれない。従って、出力ドライバ２５０により駆動される出力信号の周波数をオフチップ接続の帯域幅要件内に置くために、ＶＦ変換器２４０は出力信号の周波数を所定因子で割ることができる。

出力ドライバ２５０は、ＶＦ変換器２４０からの出力信号を、該出力信号の出力周波数を測定する測定装置２６０により使用され得る出力パッド（図示されていない）へ駆動する。その測定された出力周波数に基いて、前もって生成された校正曲線を用いてＶＦ変換器２４０のゲイン特性を計算することができる。測定された出力周波数、ＶＦ変換器２４０の分周係数（もしあるならば）、既知の供給電圧、及び計算されたゲイン特性に基いて、測定装置２６０によって受験信号のデューティー・サイクルを計算することができる。

集積回路装置内での同じ或いは別々のポイントでのデューティー・サイクルについての複数の計算を用いて、集積回路装置の機能エレメントの性能低下或いは機能性の制限を引き起こす可能性のある高速クロック信号のデューティー・サイクルの変動を特定することができる。従って、該実施例のオンチップ・デューティー・サイクル測定メカニズムを用いることにより、集積回路装置の性能低下をこうむる可能性のある領域を特定して適切な処置を取れるように、デューティー・サイクル情報を解析のためにチップ外に持ち出すことができる。

図３は、１つの実施例に従うデューティー・サイクル測定メカニズムの１つの代表的実施態様の代表的回路図である。図３に示されているように、１つの実施例では、受験信号３１０は、元の受験信号のデューティー・サイクルが維持されるようにマルチプレクサ３２０又は他のスイッチング・ネットワークを介してロー・パス・フィルタ３３０に入力として供給される。換言すれば、デューティー・サイクルを維持するように、例えば、隣接するラインからのカップリング、非線形能動素子、ローディング、不平衡緩衝増幅器などの、デューティー・サイクルを歪めかねないものが回避される。マルチプレクサ３２０は、複数の入力の値の１つを選択してロー・パス・フィルタ３３０に出力するために使用される。複数の入力は分圧器３９０からの校正電圧信号入力Ｖ１−Ｖｎを含み、これらは受験信号３１０と共にマルチプレクサ３２０に供給される。例えばチップ外の測定装置或いは
機器によって生成され得る制御信号に基いて、マルチプレクサ３２０は、校正電圧信号Ｖ１−Ｖｎ或いは受験信号３１０のうちの１つを出力する。以下で論じられるように、校正電圧信号Ｖ１−Ｖｎは、電圧制御発振器３４０の校正が行われるときに、ロー・パス・フィルタ３３０に出力される。受験信号３１０は、例えば、デューティー・サイクル測定メカニズム３００が演算集積回路装置の高速クロック信号すなわち受験信号３１０で動作しているときに、ロー・パス・フィルタ３３０に出力される。

ロー・パス・フィルタ（ＬＰＦ）３３０は、例えば単に標準的ＣＭＯＳプロセスを用いて製造し得る単極抵抗キャパシタンス（ＲＣ）回路網として具体化され得る。該ＬＰＦ３３０は、本質的に、受験信号３１０の平均値を決定する。ＬＰＦ３３０は直流（ＤＣ）電圧Ｖｄｃを生成し、これは受験信号のデューティー・サイクルに比例し、例えば、Ｖｄｃ＝デューティー・サイクル＊Ｖｄｄであり、ここでＶｄｄは供給電圧である。該ロー・パス・フィルタ３３０の帯域幅は、ＤＣ値を生成し、また受験信号３１０の交流（ＡＣ）成分を適宜減衰させるのに充分に狭く設定される。該帯域幅は、更に、該ロー・パス・フィルタ３３０の時定数が測定のために許容し得ない大きな整定時間を付け加えるほど小さくはないように、設定される。例えば、５ＧＨｚ受験信号３１０については、５ＭＨｚ帯域幅を有するフィルタが受験信号３１０のＡＣ成分を充分に低減させ、１００ナノ秒の整定時間を必要とする。

該ロー・パス・フィルタ３３０は、電圧周波数ゲイン特性ＫＯを有する電圧制御発振器（ＶＣＯ）３４０の制御入力に接続される。１つの好ましい実施態様では、該ＶＣＯ３４０ゲインＫＯは線形であるが、本発明はその様な実施態様に限定されず、本発明の範囲から逸脱せずに非線形のＶＣＯ３４０ゲイン特性を使用することができる。

ＶＣＯ３４０は、その入力に存在するＤＣ電圧を、狭帯域幅ドライバを通してチップ外に直接もたらすには高すぎるかもしれない周波数に変換する。従って、ＶＣＯ３４０の出力は、該ＶＣＯの出力周波数を因子Ｎでスケールダウンする分周器３５０に結合される。その結果として得られたスケールダウンされた出力信号は、出力パッド３７０に接続された出力ドライバ３６０に供給され、これを通して、周波数カウンタ、オシロスコープ或いは他の研究室装置或いは製造測定装置を用いて該出力信号を測定することができる。その結果として、該測定装置は受験信号のデューティー・サイクルを出力パッド３７０での周波数測定から計算することができ、例えば、デューティー・サイクル＝周波数＊Ｎ／（Ｖｄｄ＊ＫＯ）である。

実際のＶＣＯは、プロセス、温度、供給電圧などに起因するＫＯの変動を示し、また多くの非線形性を有し得るので、これらの変動を理解すること、そしてＶＣＯのゲイン特性ＫＯを、受験信号３１０のデューティー・サイクルの測定に使われる前に、校正し得ることが重要である。この校正を実行するために使用される分圧器（ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ）３９０をマルチプレクサ３２０又は他のスイッチング素子に結合することができ、これを通して、受験信号３１０がロー・パス・フィルタ３３０に結合される。分圧器３９０は、ロー・パス・フィルタ３３０に個別に接続され得る複数の基準電圧Ｖ１−Ｖｎを提供する。それらの電圧値Ｖ１−Ｖｎは簡単な分圧方程式Ｖｄｄ＊Ｒ１／Ｒ２を用いて決定され得、ここでＲ１はセンス・ノードからグランドまでの総抵抗であり、Ｒ２はＶｄｄからグランドまでの総抵抗値である。該電圧値は、ＶＣＯについてＫＯ値を計算するために、感知された周波数と共に外部測定装置により使用され得、例えばＫＯ＝周波数／Ｖｎである。

複数の基準電圧と、対応する周波数測定値とを用いることにより、校正曲線を決定することができる。図４は、複数の基準電圧を用いる実施例のＶＣＯについて生じ得る代表的校正曲線を示す。図４に示されているように、該曲線は非線形であり得るが、線形近似アルゴリズムを用いて近似され得る。実施例のメカニズムを用いて得られた校正曲線を実際の周波数測定値と共に用いてＶＣＯについてのＫＯ値を決定することができ、例えばＫＯ＝（ｆｂ−ｆａ）／（Ｖｂ−Ｖａ）であり、ここでｆａ＜ｆｘ＜ｆｂである。

再び図３を参照する。上記のものの他に、双方向（ｂｉｄｉ）パッド３８０とスイッチ３８５とをＶＣＯ３４０の入力に結合することができる。スイッチ３８５は、双方向パッド３８０が使用されていないときにノイズのピックアップを減少させるために含められている。もし抵抗器の許容範囲が問題であれば（もし抵抗器が適切に整合されていなければ、電圧Ｖ１ないしＶｎはエラーを有するであろう）、校正時にＶＣＯ３４０に加えられる電圧を測定するために双方向パッド３８０を使用することができる。もし校正粒状度が大きすぎるならば、双方向パッド３８０を、外部電圧をロー・パス・フィルタ３３０に直接加える（フィルタ抵抗器Ｒｆｉｌｔのいずれかの側）ためにも使用することができる。すなわち、もし校正粒状度が大きすぎるために校正曲線に追加のポイントが必要ならば、校正曲線上のポイント間により小さな粒状度を設けるように、校正曲線上に新しいポイントを生じさせるために使用され得る別の電圧を双方向パッド３８０を通して供給することができる。

この様に、実施例のメカニズムでは、供給電圧Ｖｄｄと周波数除数Ｎとが知られており、ドライバ３６０からの出力信号の周波数を測定し知ることができる。測定された周波数に基いて、上記のように、校正曲線上の２ポイントを用い、方程式ＫＯ＝（ｆｂ−ｆａ）／（Ｖｂ−Ｖａ）を使用してＶＣＯ３４０のゲイン特性ＫＯを補間することができる。この様に、デューティー・サイクルを計算するための方程式、デューティー・サイクル＝周波数＊Ｎ／（Ｖｄｄ＊ＫＯ）、の値の全てが既知となる。従って、実施例のメカニズムを用いて、受験信号の電圧に比例する周波数信号を生成してチップ外に出力するためにスケーリングすることができる。該周波数信号から、オフチップのすなわち外部の測定装置は受験信号３１０のデューティー・サイクルを精密に計算することができる。

図５及び６は、５０％のデューティー・サイクルで一実施例のメカニズムを使用する、ＶＣＯの制御電圧と受験信号についての出力周波数とを示す代表的グラフである。図７及び８は、１０％のデューティー・サイクルで一実施例のメカニズムを使用する、ＶＣＯの制御電圧と受験信号についての出力周波数とを示す代表的グラフである。図９及び１０は、９０％のデューティー・サイクルで一実施例のメカニズムを使用する、ＶＣＯの制御電圧と受験信号についての出力周波数とを示す代表的グラフである。図５−８に示されているように、該実施例のデューティー・サイクル測定メカニズムの周波数出力は、３つの代表的デューティー・サイクルについて受験信号３１０の電圧に比例する。この同じ比例関係が全てのデューティー・サイクルについて存在し、従って、該実施例の周波数出力は受験信号３１０のデューティー・サイクルを正確に計算するために使用され得る。

図１１は、デューティー・サイクルを測定するときの一実施例の代表的動作を概説したフローチャートである。該フローチャートの各ブロック、及び該フローチャート図のブロック同士の組み合わせがコンピュータ・プログラム命令により具体化され得ることが理解されるであろう。プロセッサ又は他のプログラマブルなデータ処理装置上で実行される命令が該フローチャートの１つ又は複数のブロックにおいて明示されている機能を実行する手段をなすように、これらのコンピュータ・プログラム命令を１つのマシンを作るためにプロセッサ又は他のプログラマブルなデータ処理装置に提供することができる。コンピュータ可読のメモリー又は記憶媒体に格納された命令が、該フローチャートの１つ又は複数のブロックにおいて明示されている機能を実行する命令手段を含む製造物品をなすように、これらのコンピュータ・プログラム命令を、プロセッサ又は他のプログラマブルなデータ処理装置に特定の仕方で機能するように指令することのできるコンピュータ可読のメモリー又は記憶媒体に格納することもできる。

従って、該フローチャートの複数のブロックは、明示された機能を実行するための手段の組み合わせと、明示された機能を実行するためのステップの組み合わせと、明示された機能を実行するためのプログラム命令手段とをサポートする。該フローチャートの各ブロックと、該フローチャートの複数のブロックの組み合わせとが、明示された機能又はステップを実行する特別目的のハードウェアに基くコンピュータ・システムにより、或いは特別目的ハードウェアとコンピュータ命令との組み合わせにより実施され得ることも理解されるであろう。

図１１に示されているように、動作はＶＦ変換器を校正することから始まる（ステップ８１０）。上記のように、これは、複数の基準電圧をロー・パス・フィルタに供給することと、このロー・パス・フィルタの出力電圧を、該ＶＦ変換器についての校正曲線を作るために測定され使用される周波数に変換することとを含み得る。その後、受験信号が該ロー・パス・フィルタに供給され（ステップ８２０）、これは、受験信号の交流部分を減衰させて直流電圧信号を該ＶＦ変換器に出力する（ステップ８３０）。該直流電圧信号は周波数信号に変換される（ステップ８４０）。

得られた周波数信号は、該周波数信号をチップ外への出力に適する範囲内に置くべく割られ得る（ステップ８５０）。割られた周波数信号は出力ドライバに供給され、これはその割られた周波数信号を出力パッドへ駆動する（ステップ８６０）。オフチップの、すなわち外部の測定装置を用いて、その割られた周波数信号の周波数を測定することができ（ステップ８７０）、測定された周波数に基いて受験信号についてのデューティー・サイクルを計算することができる（ステップ８８０）。その後、動作は終了する。

この様に、実施例は、マイクロプロセッサ又はオンチップ・システム（ＳＯＣ）などの集積回路装置のデューティー・サイクルを測定するためのメカニズムを提供する。実施例のメカニズムは、デューティー・サイクルに比例する、ありふれた研究室装置或いは製造装置を用いて測定し得る周波数を生成する。実施例のメカニズムは、非常に僅かな面積しか必要としなくて使用されていないときには給電をオフにできる簡単な回路を標準的な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスで用いて実現され得る。

上記の回路は、集積回路チップのためのデザインの一部分であり得る。該チップ・デザインはグラフィカル・コンピュータ・プログラミング言語で作成されてコンピュータ記憶媒体（ディスク、テープ、物理的ハードディスク装置、或いは、記憶装置アクセス・ネットワークにおけるバーチャル・ハードディスク装置など）に格納され得る。もしデザイナーがチップ又はチップ製造に使われるフォトリソグラフィック・マスクを製造していなければ、デザイナーは、得られたデザインを物理的手段により（例えば、該デザインを格納した記憶媒体のコピーを提供することにより）或いは電子的に（例えば、インターネットを通して）その様なエンティティーに直接又は間接的に送る。その格納されているデザインは、フォトリソグラフィック・マスクの製造のための適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、それは、通常、ウェーファ上に形成されるべき問題のチップ・デザインの複数のコピーを含む。該フォトリソグラフィック・マスクは、エッチングされ或いは他の方法で処理されるべきウェーファの領域（又はその上の層、或いはその両方）を画定するために利用される。

得られた集積回路チップは、製作者により、未加工ウェーファの形で（すなわち、複数のパッケージ化されていないチップを有する単一のウェーファとして）、裸のダイとして、或いはパッケージ化された形で配布され得る。後者の場合、チップは、シングル・チップ・パッケージ（マザー・ボード又は他のより高いレベルのキャリヤに貼り付けられたリード線を有するプラスチック・キャリヤなど）又はマルチ・チップ・パッケージ（表面配線または埋め込み配線或いはその両方を有するセラミック・キャリヤなど）に搭載される。いずれの場合にも、該チップは、（ａ）マザー・ボードなどの中間製品又は（ｂ）最終製品の一部として、他のチップ、別々の回路素子、又は他の信号処理装置或いはこれらの全てと統合される。該最終製品は、玩具及び他のロー・エンド・アプリケーションから、ディスプレイ、キーボード或いは他の入力装置、及び中央処理装置を有する高度のコンピュータ製品に及ぶ、集積回路チップを含む如何なる製品であっても良い。更に、中に該集積回路チップを設けることのできる最終製品は、ゲーム機、ゲーム・コンソール、ハンドヘルド計算装置、パーソナル・デジタル・アシスタント、無線電話機などの通信装置、ラップトップ計算装置、デスクトップ計算装置、サーバ計算装置、携帯用計算装置、或いは他の任意の計算装置を含み得る。

実施例についての記述は例解及び説明を目的として呈示されており、網羅的であったり開示された形の発明に限定されたりするべきものではない。多くの改変及び変形が当業者には明らかであろう。該実施例は、本発明の原理、実際的なアプリケーションを最善に説明し、また当業者が本発明を意図された特定の用途に適する種々の改変を有する種々の実施態様について理解しうるようにするために、選択され記述された。

実施例の諸側面を実施し得るオンチップ・システムの代表的なブロック図である。 一実施例に従うデューティー・サイクル測定メカニズムの代表的ブロック図である。 一実施例に従うデューティー・サイクル測定メカニズムの１つの代表的実施態様の代表的回路図である。 複数の基準電圧入力を用いる一実施例の電圧制御発振器について生じ得る校正曲線を示す代表的線図である。 一実例のメカニズムを５０％のデューティー・サイクルで用いた、受験信号についてのＶＣＯの制御電圧を示す代表的グラフである。 一実施例のメカニズムを５０％のデューティー・サイクルで用いた、受験信号についての出力周波数を示す代表的グラフである。 一実例のメカニズムを１０％のデューティー・サイクルで用いた、受験信号についてのＶＣＯの制御電圧を示す代表的グラフである。 一実施例のメカニズムを１０％のデューティー・サイクルで用いた、受験信号についての出力周波数を示す代表的グラフである。 一実施例のメカニズムを９０％のデューティー・サイクルで用いた、受験信号についてのＶＣＯの制御電圧を示す代表的グラフである。 一実施例のメカニズムを９０％のデューティー・サイクルで用いた、受験信号についての出力周波数を示す代表的グラフである。 デューティー・サイクルを測定するときの一実施例の代表的操作を概説するフローチャートである。

符号の説明

１００ ブロードバンド・プロセッサ・アーキテクチャ
１１０ パワー・プロセッサ・エレメント（ＰＰＥ）
１１２ Ｌ１キャッシュ
１１４ Ｌ２キャッシュ
１１６ プロセッサ
１２０−１３４ 相乗プロセッサ・エレメント（ＳＰＥ）
１４０−１５４ 相乗プロセッサ・ユニット（ＳＰＵ）
１５５−１６２ メモリー・フロー・コントロール
１６３−１７０ ローカル・メモリー或いは記憶装置（ＬＳ）
１８０−１９４ バス・インターフェース・ユニット（ＢＩＵユニット）
１９６ 大帯域幅内部エレメント相互接続バス（ＥＩＢ）
１９７ バス・インターフェース・コントローラ（ＢＩＣ）
１９８ メモリー・インターフェース・コントローラ（ＭＩＣ）
１９９ 共有メモリー
２１０ 校正信号源
２２０ 受験信号源
２３０ ロー・パス・フィルタ
２４０ ＶＦ変換器
２５０ 出力ドライバ
２６０ 測定装置
３００ デューティー・サイクル測定メカニズム
３１０ 受験信号（内部ノード）
３２０ マルチプレクサ
３３０ ロー・パス・フィルタ
３４０ 電圧制御発振器
３５０ 分周器
３６０ ドライバ
３７０ 出力パッド
３８０ 双方向パッド
３８５ スイッチ
３９０ 分圧器

Claims (20)

1. データ処理システムにおいて受験信号のデューティー・サイクルを測定する方法であって、
   入力信号をフィルタリングして出力電圧信号を生成することと、
   前記出力電圧信号を、前記出力電圧信号に比例する周波数信号に変換することと、
   前記周波数信号の周波数を測定することと、
   前記測定された周波数に基いて前記入力信号のデューティー・サイクルを計算することと、
   を含む方法。
2. 複数の校正信号と１つの受験信号とを受け取ることと、
   前記複数の校正信号又は前記受験信号のうちの１つを選択することと、
   を更に含む、請求項１に記載の方法。
3. 前記複数の校正信号は、前記出力電圧信号を前記出力電圧信号に比例する周波数信号に変換するＶＦ変換器を校正するために使われる基準電圧信号である、請求項２に記載の方法。
4. 前記出力電圧信号を前記出力電圧信号に比例する周波数信号に変換するＶＦ変換器の校正を行うとき、前記複数の校正信号のうちの１つが前記入力信号となるように選択される、請求項２に記載の方法。
5. 前記ＶＦ変換器を校正することは、前記複数の校正信号について入力電圧を出力周波数にマッピングする校正曲線を作ることを含む、請求項４に記載の方法。
6. 前記出力電圧信号は前記入力信号の平均電圧を表す、請求項１に記載の方法。
7. 前記データ処理システムの外部にある装置から双方向パッドを介して入力電圧信号を前記入力信号として受け取ることを更に含む、請求項１に記載の方法。
8. 前記周波数信号の前記周波数を測定するために前記周波数信号を測定装置に供給するために前記周波数信号を帯域幅要件内に置くように前記周波数信号を所定因子で割ることを更に含む、請求項１に記載の方法。
9. 前記入力信号として供給された高速クロック信号のデューティー・サイクルの変動を特定するために前記フィルタリング、変換、測定及び計算の操作を前記データ処理システム内の同じ又は別々のポイントで反復することを更に含む、請求項１に記載の方法。
10. 前記フィルタリング及び変換の操作は集積回路チップ上で実行され、前記測定及び計算の操作は前記集積回路チップの外側で実行される、請求項１に記載の方法。
11. 集積回路装置において受験信号のデューティー・サイクルを測定するための装置であって、
    入力信号を受け取って出力電圧信号を出力するフィルタと、
    前記フィルタに結合されて前記出力電圧信号を前記出力電圧信号に比例する周波数信号に変換するＶＦ変換器と、
    出力ドライバとを含んでおり、前記出力ドライバは前記周波数信号を前記出力ドライバに結合されている出力パッドへ駆動し、前記集積回路装置の外部にある測定装置が前記周波数信号の周波数を前記出力パッドにおいて測定して前記受験信号に関してデューティー・サイクルをその測定された周波数に基づいて計算するようになっている、装置。
12. 前記装置は前記フィルタの入力に結合されたマルチプレクサを更に含み、前記マルチプレクサは、複数の校正信号と１つの受験信号とを受け取り、前記複数の校正信号または前記受験信号のうちの１つを前記フィルタへ出力するべく選択する、請求項１１に記載の装置。
13. 前記複数の校正信号は、前記ＶＦ変換器を校正するために使用される基準電圧信号である、請求項１２に記載の装置。
14. 前記ＶＦ変換器は、前記複数の校正信号について入力電圧を出力周波数にマッピングする校正曲線を作ることによって校正される、請求項１３に記載の装置。
15. 前記装置は前記ＶＦ変換器の入力に結合された双方向パッドを更に含み、前記双方向パッドを介して前記装置の外部にある装置から前記入力信号として入力電圧信号が受け取られる、請求項１１に記載の装置。
16. 前記ＶＦ変換器は電圧制御発振器を含む、請求項１１に記載の装置。
17. 前記ＶＦ変換器は分周器を更に含んでおり、前記分周器は、前記電圧制御発振器の出力に結合されて、前記電圧制御発振器から出力された周波数信号の周波数を所定量で割る、請求項１６に記載の装置。
18. 前記装置は、玩具、ゲーム・マシン、ゲーム・コンソール、ハンドヘルド型計算装置、パーソナル・デジタル・アシスタント、通信装置、無線電話機、ラップトップ計算装置、デスクトップ計算装置、サーバ計算装置及び携帯用計算装置のうちの１つの一部である、請求項１１に記載の装置。
19. 前記装置は、異なるタイプの命令セットを有する少なくとも２つの異種プロセッサを有するマルチ・プロセッサ・オンチップ・システムの一部分である、請求項１１に記載の装置。
20. オンチップ・システムであって、前記オンチップ・システムは、
    制御プロセッサと、
    前記制御プロセッサに結合された少なくとも１つのコプロセッサと、
    前記制御プロセッサまたは前記少なくとも１つのコプロセッサのうちの１つ以上に結合されたデューティー・サイクル測定装置と、
    を含んでおり、前記デューティー・サイクル測定装置は、
    前記制御プロセッサまたは前記コプロセッサのうちの１つから入力信号を受け取って出力電圧信号を出力するフィルタと、
    前記フィルタに結合されて前記出力電圧信号を前記出力電圧信号に比例する周波数信号に変換するＶＦ変換器と、
    出力ドライバとを含んでおり、前記出力ドライバは前記周波数信号を前記出力ドライバに結合されている出力パッドへ駆動し、前記集積回路装置の外部にある測定装置が前記周波数信号の周波数を前記出力パッドにおいて測定して受験信号に関してデューティー・サイクルをその測定された周波数に基づいて計算するようになっている、オンチップ・システム。

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