JPH0815376A - 集積回路テスト制御装置 - Google Patents

集積回路テスト制御装置

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JPH0815376A
JPH0815376A JP7142083A JP14208395A JPH0815376A JP H0815376 A JPH0815376 A JP H0815376A JP 7142083 A JP7142083 A JP 7142083A JP 14208395 A JP14208395 A JP 14208395A JP H0815376 A JPH0815376 A JP H0815376A
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JP
Japan
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integrated circuit
serial
scan chain
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identification data
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JP7142083A
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Simon A Segars
アンソニー セガーズ サイモン
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ARM Ltd
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Advanced Risc Machines Ltd
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Publication date
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    • G01—MEASURING; TESTING
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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    • G—PHYSICS
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    • G01R31/317—Testing of digital circuits
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification

Abstract

(57)【要約】 【目的】 集積回路のデバッグ並びに解析機能を維持し
ながら、より少ない個数の回路素子を備えた集積回路を
提供することを目的とする。 【構成】 集積回路の演算機能を実行する回路ユニット
に、回路ユニット内の予め定められた点との間で信号の
入出力を行うシリアルテストスキャンを接続する。この
シリアルテストスキャンチェインの一部をＩＤＣＯＤＥ
命令を格納する場所として使用し、この部分に格納され
たＩＤＣＯＤＥ命令をクロック毎にシフト出力すること
により、従来の集積回路で必要であったＩＤＣＯＤＥ命
令を記憶するシフトレジスタを不要とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路の分野に関す
る。更に詳細には、本発明は集積回路動作のデバッグ並
びに解析用に使用される種類のシリアルテストスキャン
チェインを有する集積回路に関する。
【０００２】
【従来の技術】ＩＥＥＥ標準１１４９．１−１９９０の
中に記述されているＪＴＡＧシステムから、集積回路内
の予め定められた点へ信号を供給し、またその点から信
号を取り出すためのシリアルテストスキャンチェインを
具備した集積回路を用意することが知られている。この
様な構成のひとつの例が添付図の図１に図示されてい
る。
【０００３】図１は、集積回路２の望ましい動作機能を
実現するためのコアロジック４を有する集積回路２を示
す。例えば、もしも集積回路２がマイクロプロセッサの
場合は、コアロジック４はプロセッサコアおよび関連す
るキャッシュメモリ、コプロセッサ、メモリ管理ユニッ
トおよび相当品であって、集積回路２が正常に動作する
際にその望ましい機能を実現するために使用される物で
ある。コアロジック４はシリアルテストスキャンチェイ
ン６で取り囲まれている。
【０００４】シリアルテストスキャンチェイン６は複数
のスキャンチェインセルで構成されている。各々のスキ
ャンチェインセルは、それが結合されている集積回路２
内の予め定められた点に対して信号値を供給するか、信
号値を取り出すかまたは透過させるかのいずれかであ
る。スキャンチェインセルはシフトレジスタと同様な方
法で互いに接続されており、供給されるべき信号または
取り出されるべき信号は、シリアルテストスキャンチェ
イン６の中へシフト入力されるかまたはそこからシフト
出力される。
【０００５】シリアルテストスキャンチェイン６はスキ
ャンチェイン制御装置８の制御下で動作する。スキャン
チェイン制御装置８はテストアクセスポートを有し、そ
れを集積回路２の外部素子に接続する。テストアクセス
ポートは５本の信号線、すなわちテストデータ出力線
（ＴＤＯ）、テストデータ入力線（ＴＤＩ）、テストモ
ード選択線（ＴＭＳ）、テストクロック線（ＴＣＫ）お
よび活性低（アクティブロー）テストリセット線（ｎＴ
ＲＳＴ）とを有する。ＴＤＩ線はシリアル入力として動
作し、ＴＤＯ線はシリアル出力として動作し、ＴＣＫ線
はクロック信号を供給し、これに基づいて全てのテスト
並びに解析動作は進行し、そしてｎＴＲＳＴ線はリセッ
ト信号を供給し、これを使用することによりテストシス
テムを予め定められた既知の状態に強制的に戻すことが
できる。ＴＭＳ線はモード信号を供給し、これはスキャ
ンチェイン制御装置８内の状態機械１０の状態を遷移さ
せる。状態機械１０の現在状態に依存して、スキャンチ
ェイン制御装置８内の制御ロジック１２はテストシステ
ムを種々異なる状態、シリアルテスト命令受信状態、シ
リアルテストデータ受信状態、シリアルテストデータ出
力状態、受信された命令とその実行状態等々を構成する
ように動作する。スキャンチェイン制御装置８の個々の
状態に応じて、スキャンチェイン制御装置８内のマルチ
プレクサ１４は集積回路２内部の異なる点をＴＤＯ線に
接続するように動作する。
【０００６】スキャンチェイン制御装置８で実施される
ひとつの命令は、ＩＤＣＯＤＥ命令でありこれはＩＥＥ
Ｅ標準１１４９．１−１９９０に記載されている。この
命令を受信すると、スキャンチェイン制御装置はＴＤＯ
出力線上に一連のビットを出力するように動作し、これ
は個々の集積回路２を特徴づける識別データを含む。こ
の様な特徴はデバッグ環境では非常に有効であり、デバ
ッグ時にはその部品番号およびその部品の詳細なバージ
ョンを含めて、取り扱っている集積回路を正確に知るこ
とが決定的に重要である。この機能はシフトレジスタ１
６を用意することによって実現され、この中に識別デー
タはＩＤＣＯＤＥ命令を受信したときにロードされ、こ
こからマルチプレクサ１４を経由してＴＤＯ線に出力さ
れる。
【０００７】集積回路の分野では、集積回路内部の回路
要素の数を減らすことは非常に好都合である。より少な
い構成部品を有する集積回路は一般的に製造しやすく、
廉価で、消費電力も少なくかつ別の機能を具備した回路
要素を提供する上でより大きな柔軟性を可能とする。
【０００８】
【発明の目的と要約】本発明の目的は、集積回路の機能
を維持しながらより少ない個数の回路素子を備えた、集
積回路を提供することである。
【０００９】ひとつの特徴から見ると、本発明は集積回
路を提供し： （ｉ）前記集積回路内の演算機能を実行するための回路
ユニットと； （ｉｉ）前記回路ユニットに結合され、前記回路ユニッ
ト内の予め定められた点から信号を取り出し、またその
点へ信号を供給するためのシリアルテストスキャンチェ
インと；そして （ｉｉｉ）前記シリアルテストスキャンチェインのテス
ト動作を制御するためのスキャンチェイン制御装置で、
前記集積回路の外部からシリアルデータの入力を行うた
めのシリアルデータ入力と、前記集積回路の外部へシリ
アルデータの出力を行うためのシリアルデータ出力を有
する、前記スキャンチェイン制御装置とを含み、 （ｉｖ）前記スキャンチェイン制御装置が、前記シリア
ルデータ入力経由の識別データ要求命令入力に応答し
て、前記集積回路の中に格納されている前記集積回路の
予め定められた識別データ特性の前記シリアルテストス
キャンチェインの部分へのローディングを制御し、かつ
前記シリアルデータ出力経由で前記シリアルテストスキ
ャンチェインの前記部分からの前記識別データのシリア
ル出力を制御する、前記集積回路を提供する。
【００１０】本発明はシリアルテストスキャンチェイン
の可能性を認識しかつ利用しており、また識別データの
出力を処理するための機構として機能する。従って図１
に図示されている例では、シフトレジスタ１６はもはや
不要である。シフトレジスタ１６を実現するために必要
な集積回路の領域は、典型的にはスキャンチェイン制御
装置８の領域の３０％を数えるため、本発明はデバッグ
並びに解析の用途で要求される回路領域の削減に非常に
大きく寄与する。シリアルテストスキャンチェイン６の
適当な部分を切り替えて識別データの出力で使用するた
めに、スキャンチェイン制御装置８のその他の部品数が
比較的少量増加するが、これは特定用途のシフトレジス
タを用意する必要が無いという節約ができるので十分価
値がある。
【００１１】本発明は更なる特長を実施例の中に具備
し、前記スキャンチェイン制御装置は前記集積回路内部
の複数の点の一つを前記シリアルデータ出力に接続する
ためのマルチプレクサを含む。
【００１２】特定用途のシフトレジスタの必要性が無く
なるので、ひとつ少ないチャンネルを有するマルチプレ
クサを使用することが可能である。これは回路領域の節
約となり、先に述べた特長をさらに発揮することにな
る。
【００１３】識別データは種々の形式を取りうる。しか
しながら、識別データが下記のひとつまたはいくつかを
含むことが普通でありかつ非常に有益である：前記集積
回路の製造者を識別するデータ；前記集積回路の部品番
号を識別するデータ；そして前記集積回路のバージョン
番号を識別するデータ。
【００１４】識別データは通常はその集積回路の製造者
により用意されることは理解されよう。この場合、識別
データは集積回路内部の不揮発性記憶部の中に格納され
ている。
【００１５】不揮発性記憶部はフューズ式リンク、読み
出し専用メモリまたは表現されるデータのビットに応じ
て電源ラインと接地ラインのいずれかと接続されている
一連の形式（すなわち、そのデータをＩＣ内部にハード
ウェア的に結線する）というような、形式を取りうる。
【００１６】本発明の提出された実施例は更に、その中
に前記識別データがロードされている前記シリアルテス
トスキャンチェインの前記部分を、その中に前記識別デ
ータがロードされている前記部分の直前の前記シリアル
テストスキャンチェイン部の前記シリアルデータ入力ま
たは出力のひとつに接続するための入力マルチプレクサ
を含み、前記入力マルチプレクサは前記識別データ要求
命令に応答して、前記シリアルデータ入力への接続切り
替えを行う。
【００１７】入力マルチプレクサは識別データをシフト
出力する異なるＩＣからのシリアルテストスキャンチェ
インの部分を互いに連鎖する能力を具備しており、複数
のＩＣからの識別データの復元をひとつの操作で可能と
する。
【００１８】別の特徴から見ると本発明は集積回路の動
作方法を提供しており、前記方法は： （ｉ）前記集積回路内の回路ユニットで演算機能を実行
し； （ｉｉ）前記回路に結合されているシリアルテストスキ
ャンチェインを用いて、前記回路内の予め定められた点
から信号を取り出しまたその点に対して信号を供給し； （ｉｉｉ）前記シリアルテストスキャンチェインのテス
ト動作の制御を、前記集積回路の外部からシリアルデー
タを入力するためのシリアルデータ入力と、前記集積回
路の外部へシリアルデータを出力するためのシリアルデ
ータ出力とを有するスキャンチェイン制御装置によって
実行し；そして （ｉｖ）前記シリアルデータ入力経由の識別データ要求
命令に応答して、前記集積回路内に格納されている予め
定められているデータ特性を前記シリアルテストスキャ
ンチェインの部分にロードし、そして前記識別データを
前記シリアルデータ出力経由で前記シリアルテストスキ
ャンチェインの前記部分からシリアルに出力する、とい
う手順を含む。
【００１９】本発明の上記の目的、特徴並びに特長は添
付図を参照して読まれる、例示の実施例の以下の詳細な
説明から明らかとなろう。
【００２０】
【実施例】図２は、コアロジック４並びに第一部分１８
と第二部分２０とを有するシリアルテストスキャンチェ
インとを有する集積回路２を図示する。スキャンチェイ
ン制御装置８はシリアルテストスキャンチェインの動作
を制御する。デバッグ並びに解析システムの動作はＩＤ
ＣＯＤＥ命令に関する所を除いて、先に説明した図１と
基本的に同じである。
【００２１】ＩＤＣＯＤＥ命令を受信すると、スキャン
チェイン制御装置８内の制御ロジック１２は一つの信号
をシリアルテストスキャンチェインの第二部分２０に出
力して、第二部分２０が集積回路２の製造者、部品番号
並びにバージョン番号に関する識別データ（典型的には
３２ビットのデータ）をロードするようにトリガをかけ
る。ひとたびこのデータが第二部分２０の中にロードさ
れると、デバッグクロックＴＣＫの制御によってマルチ
プレクサ１４を経由してＴＤＯ線上にシリアルにクロッ
クに従って出力される。この様にして、特定用途のシフ
トレジスタをこの目的のためにスキャンチェイン制御装
置の中に用意する必要はなく、マルチプレクサ１４はチ
ャンネルをひとつ少なく作ることができる。
【００２２】ひとつの入力マルチプレクサ２２がシリア
ルテストスキャンチェインの第一部分１８と第二部分２
０との間に接続されている。この入力マルチプレクサ２
２はＴＤＩ線上に受信されたデータをＩＤＣＯＤＥ命令
の動作中に第二部分２０に導くように機能する。これは
識別データがシフト出力された後に、スキャンチェイン
にシフト入力されるすべてのデータが、第二部分２０で
の遅延を経て真っ直ぐに通過することを保証する。これ
は複数の個別の集積回路のシリアルテストスキャンチェ
インが互いに接続され、すべての集積回路に関する識別
データが順番に、各々の集積回路のシリアルテストスキ
ャンチェインの連続する第二部分２０を通してデータを
クロック送りすることにより復元するときには重要であ
る。
【００２３】図３は状態機械１０がＪＴＡＧ標準に従っ
て通過される状態を図示する。大ざっぱに言えば、この
状態は命令捕捉並びに解釈セクション２４とデータ捕捉
並びに解釈セクション２６とを有すると考えることがで
きる。この状態図に関連して識別データ要求命令ＩＤＣ
ＯＤＥが処理される方法が表１を参照して説明できる。
【００２４】
【表１】
【００２５】状態機械１０はテストロジックリセット状
態で開始し、どの様なモードビットまたはデータビット
がその状態で行われていたかは重要では無い。次に状態
機械１０は図３に図示されている状態図を通ってＩＲ捕
捉状態へ遷移する。これを実行するために要求されるモ
ードビット順序は”０１１０”である。ＩＲ捕捉状態へ
のこの遷移の間、ＴＤＩ線上にどのビットが存在するか
は重要ではない。次に状態機械１０は、ＩＤＣＯＤＥ命
令を受信するためにシフトＩＲ状態を四回周回する。こ
れを実行するために要求されるモードビットは”０００
０”であり、この周回中にＩＤＣＯＤＥ命令を特定する
ためにＴＤＩ線から捕捉されるビットは”１１１０”で
ある。ＩＤＣＯＤＥ命令が捕捉されかつ格納された後、
状態機械１０はモードビット”１０１１”を受信してＩ
Ｒ更新状態に遷移する。状態機械１０がＩＲ更新状態を
通過すると、信号を発生しこれは命令復号機を起動しＩ
ＤＣＯＤＥ命令を、スキャンチェイン制御装置８の中で
現在活性状態の命令とする。
【００２６】次に状態機械１０はモードビット”１０”
を受信してＤＲ捕捉状態へ遷移する。次に制御ロジック
１２は信号を生成し、これはシリアルテストスキャンチ
ェインの第二部分２０に供給されて、入力マルチプレク
サ２２が識別データをハード結線された不揮発格納部か
らシリアルテストスキャンチェインの第二部分２０の中
にロードするようにトリガをかけ、入力マルチプレクサ
２２がＴＤＩ線をその入力として選択するように切り替
える。次に状態機械１０は、３２個の連続する”０”ビ
ットをＴＭＳ線に供給することによって、３２クロック
周期だけシフトＤＲ状態の周りを周回する。この周期の
間識別データはシリアルテストスキャンチェインの第二
部分２０からマルチプレクサ１４を経由してＴＤＯ線上
にクロック出力される。入力マルチプレクサ２２の状態
を切り替えることにより、ＴＤＩに供給されたデータが
関連する遅延を経た後で確実に第二部分２０を直通す
る。特に、もしも別の集積回路もまた識別データ出力状
態にあったとすると、その識別データはシリアルテスト
スキャンチェインの第二部分２０の最上部の中にクロッ
ク入力され、シフトＤＲ状態を通ってもしも３２周期以
上が実行されると、ＴＤＯ線上に直ちに出力可能とな
る。必要とされる全ての識別データが一度復元される
と、状態機械はモードビット”１０１１０”を供給する
ことによりテスト実行／待機状態に戻される。
【００２７】ＩＤＣＯＤＥ命令は、スキャンチェイン制
御装置８にとってはリセットに続くデフォルトの活性命
令である。この様にして、もしもそのように望むのであ
ればテストロジックリセット状態から開始する際に、デ
フォルトで活性となっているＩＤＣＯＤＥ命令に応答す
ることでＤＲ捕捉状態に直接遷移することが可能であ
る。これを実行するためにはモードビット”０１０”が
供給されれば良い。その後、処理は表１の最後の三行に
関連して説明したように進行する。
【００２８】シリアルテストスキャンチェインの第二部
分２０は任意の長さを持ちうることが理解されよう、長
ければ長いほど更に複雑な識別データが可能となる。識
別データをロードしそれを集積回路からクロック出力す
るために使用されるシリアルテストスキャンチェインの
部分はシリアルテストスキャンチェインの最後にある必
要が無いことも理解されよう。もしもそのように使用さ
れる部分がシリアルテストスキャンチェインの中央部に
あった場合は、その部分の最後からマルチプレクサ１４
に接続がなされる必要がある。
【００２９】添付図を参照しながら本発明の例示的な実
施例を詳細に説明してきたが、本発明がそれらの詳細な
実施例に限定されるのではなく、当業者にとって添付の
特許請求項で定義されている本発明の範囲並びに精神か
ら逸脱することなく種々の変更並びに改変を実施できる
ことは理解されよう。
【図面の簡単な説明】
【図１】デバッグ並びに解析システムを有する集積回路
を図示する。
【図２】デバッグ並びに解析システムを有し、この中で
シリアルテストスキャンチェインが集積回路の識別デー
タ特性を出力するための機構として再利用される集積回
路を図示する。
【図３】スキャンチェイン制御装置内の状態機械用の状
態図を図示する。
【符号の説明】
２ 集積回路 ４ コアロジック ６ シリアルテストスキャンチェイン ８ スキャンチェイン制御装置 １０ 状態機械 １２ 制御ロジック １４ マルチプレクサ １６ シフトレジスタ １８ 第一部分 ２０ 第二部分 ２２ 入力マルチプレクサ ２４ 命令捕捉並びに解釈セクション ２６ データ捕捉並びに解釈セクション

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 集積回路であって： （ｉ）前記集積回路内の演算機能を実行するための回路
    ユニットと； （ｉｉ）前記回路ユニットに結合され、前記回路ユニッ
    ト内の予め定められた点から信号を取り出し、またその
    点へ信号を供給するためのシリアルテストスキャンチェ
    インと；そして （ｉｉｉ）前記シリアルテストスキャンチェインのテス
    ト動作を制御するためのスキャンチェイン制御装置で、
    前記集積回路の外部からシリアルデータの入力を行うた
    めのシリアルデータ入力と、前記集積回路の外部へシリ
    アルデータの出力を行うためのシリアルデータ出力を有
    する、前記スキャンチェイン制御装置とを含み、 （ｉｖ）前記スキャンチェイン制御装置が、前記シリア
    ルデータ入力経由の識別データ要求命令入力に応答し
    て、前記集積回路の中に格納されている前記集積回路の
    予め定められた識別データ特性の前記シリアルテストス
    キャンチェインの部分へのローディングを制御し、かつ
    前記シリアルデータ出力経由で前記シリアルテストスキ
    ャンチェインの前記部分からの前記識別データのシリア
    ル出力を制御する、前記集積回路。
  2. 【請求項２】 請求項第１項記載の集積回路に於いて、
    前記スキャンチェイン制御装置が前記集積回路内部の複
    数の点の一つを前記シリアルデータ出力に接続するため
    のひとつのマルチプレクサを含む、前記集積回路。
  3. 【請求項３】 請求項第１項記載の集積回路に於いて、
    前記識別データが下記のひとつまたはいくつか：前記集
    積回路の製造者を識別するデータ；前記集積回路の部品
    番号を識別するデータ；そして前記集積回路のバージョ
    ン番号を識別するデータ、を含む前記集積回路。
  4. 【請求項４】 請求項第１項記載の集積回路に於いて、
    前記識別データが前記集積回路の不揮発性格納部の中に
    格納されている、前記集積回路。
  5. 【請求項５】 請求項第１項記載の集積回路であって、
    その中に前記識別データがロードされている前記シリア
    ルテストスキャンチェインの前記部分を、その中に前記
    識別データがロードされている前記部分の直前の前記シ
    リアルテストスキャンチェイン部の前記シリアルデータ
    入力または出力のひとつに接続するための入力マルチプ
    レクサを含み、前記入力マルチプレクサは前記識別デー
    タ要求命令に応答して、前記シリアルデータ入力への接
    続切り替えを行う、前記集積回路。
  6. 【請求項６】 集積回路の動作方法であって： （ｉ）前記集積回路内の回路ユニットで演算機能を実行
    し； （ｉｉ）前記回路に結合されているシリアルテストスキ
    ャンチェインを用いて、前記回路内の予め定められた点
    から信号を取り出しまたその点に対して信号を供給し； （ｉｉｉ）前記シリアルテストスキャンチェインのテス
    ト動作の制御を、前記集積回路の外部からシリアルデー
    タを入力するためのシリアルデータ入力と、前記集積回
    路の外部へシリアルデータを出力するためのシリアルデ
    ータ出力とを有するスキャンチェイン制御装置によって
    実行し；そして （ｉｖ）前記シリアルデータ入力経由の識別データ要求
    命令に応答して、前記集積回路内に格納されている予め
    定められているデータ特性を前記シリアルテストスキャ
    ンチェインの部分にロードし、そして前記識別データを
    前記シリアルデータ出力経由で前記シリアルテストスキ
    ャンチェインの前記部分からシリアルに出力する、とい
    う手順を含む前記方法。
JP7142083A 1994-07-01 1995-06-08 集積回路テスト制御装置 Pending JPH0815376A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB94132222 1994-07-01
GB9413222A GB2290877B (en) 1994-07-01 1994-07-01 Integrated circuit test controller

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JPH0815376A true JPH0815376A (ja) 1996-01-19

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ID=10757625

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JP (1) JPH0815376A (ja)
GB (1) GB2290877B (ja)

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