TWI653640B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI653640B
TWI653640B TW107105955A TW107105955A TWI653640B TW I653640 B TWI653640 B TW I653640B TW 107105955 A TW107105955 A TW 107105955A TW 107105955 A TW107105955 A TW 107105955A TW I653640 B TWI653640 B TW I653640B
Authority
TW
Taiwan
Prior art keywords
circuit
current
data
memory cell
memory device
Prior art date
Application number
TW107105955A
Other languages
English (en)
Other versions
TW201916017A (zh
Inventor
堂坂利彰
Original Assignee
日商東芝股份有限公司
日商東芝電子元件及儲存裝置股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝股份有限公司, 日商東芝電子元件及儲存裝置股份有限公司 filed Critical 日商東芝股份有限公司
Application granted granted Critical
Publication of TWI653640B publication Critical patent/TWI653640B/zh
Publication of TW201916017A publication Critical patent/TW201916017A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

實施形態之半導體記憶裝置具備：記憶胞，其記憶複數個資料；第1電路，其對上述記憶胞中記憶之資料進行判定；及第2電路，其對上述第1電路進行控制；且於上述第2電路向上述記憶胞寫入上述第1資料之序列中，上述第1電路產生第1電流值之第1電流，且基於上述第1電流及上述記憶胞中流通之第2電流，對上述記憶胞中記憶之資料進行判定，於上述第2電路向上述記憶胞寫入與上述第1資料不同之上述第2資料之序列中，上述第1電路產生與上述第1電流值不同之第2電流值之第3電流，且基於上述第3電流及上述第2電流，對上述記憶胞中記憶之資料進行判定。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
近年來，開發了一種能夠重寫資料之多次編程(MTP)記憶體。
實施形態提供一種高品質之半導體記憶裝置。 實施形態之半導體記憶裝置具備記憶複數個資料之記憶胞、對上述記憶胞中記憶之資料進行判定之第1電路、及控制上述第1電路之第2電路，於上述第2電路向上述記憶胞寫入上述第1資料之序列中，上述第1電路產生第1電流值之第1電流，且基於上述第1電流與上述記憶胞中流通之第2電流，對上述記憶胞中記憶之資料進行判定，於上述第2電路向上述記憶胞寫入與上述第1資料不同之上述第2資料之序列中，上述第1電路產生與上述第1電流值不同之第2電流值之第3電流，且基於上述第3電流與上述第2電流，對上述記憶胞中記憶之資料進行判定。
[相關申請] 本案享有以日本專利申請2017-188408號(申請日：2017年9月28日)為基礎申請之優先權。本案藉由參照上述基礎申請而包含基礎申請之所有內容。 以下，參照圖式來說明構成之實施形態。再者，於以下說明中，對具有大體相同功能及構成之構成要素附加相同符號。 圖式係模式圖，應注意厚度與平面尺寸之關係、各層之厚度比率等並不同於實物。因此，應參考以下說明來判斷具體之厚度、尺寸。又，當然圖式彼此之間亦包含相互之尺寸之關係、比率不同之部分。 ＜1＞第1實施形態 ＜1-1＞構成 ＜1-1-1＞半導體記憶裝置 首先，使用圖1來概略地說明第1實施形態之半導體記憶裝置100。圖1係模式性表示第1實施形態之半導體記憶裝置之方塊圖。 如圖1所示，半導體記憶裝置100具備胞陣列1、寫入解碼器2、讀出解碼器3、控制電路4、及緩衝電路5。 胞陣列1具備矩陣狀二維配置之複數個記憶胞MC。上述記憶胞MC例如為MTP記憶體。各記憶胞MC係對應位元線BL與字元線WL之交點而配置。位元線BL沿著行方向延伸。字元線WL沿著與行方向正交之列方向延伸。 寫入解碼器2構成為，經由位元線BL連接於記憶胞MC，向記憶胞MC寫入資料。 讀出解碼器3具備讀出電路30。讀出電路30構成為，經由位元線BL連接於記憶胞MC，自記憶胞MC讀出資料。 控制電路4基於來自未圖示之記憶體控制器之信號，控制半導體記憶裝置100。具體而言，控制電路4接收時鐘信號CLK、晶片使能信號CEN、寫入使能信號WEN、讀出使能信號REN、行位址A＜3：0＞、位元寫入使能信號BWEN＜7：0＞、及寫入資料(Data)。又，控制電路4具備字元線驅動器40。字元線驅動器40經由字元線WL連接於記憶胞MC，供給任意電壓。 緩衝電路5臨時記憶各種資料。又，緩衝電路5將自胞陣列1讀出之資料作為輸出資料0＜7：0＞輸出。 ＜1-1-2＞胞陣列 其次，使用圖2來說明本實施形態之胞陣列1之基本構成。圖2係表示第1實施形態之半導體記憶裝置之胞陣列之基本構成之電路圖。 如圖2所示，例如胞陣列1包含複數個記憶胞MC。複數個記憶胞MC於胞陣列1內呈陣列狀配置。胞陣列1內設有複數個位元線BL、及複數個字元線WL。位元線BL沿著行方向延伸，字元線WL沿著列方向延伸。 各記憶胞MC具備NMOS電晶體10、及電容器11。NMOS電晶體10之一端連接於位元線，另一端被供給接地電壓VSS(例如0 V)，閘極連接於電容器11之第1電極。電容器11之第1電極連接於NMOS電晶體10之閘極電極，電容器11之第2電極連接於字元線WL。 ＜1-1-3＞讀出電路 其次，使用圖3來說明讀出電路30之電路構成。 如圖3所示，讀出電路30具備行選擇電路31、及感測電路32。圖3係表示第1實施形態之半導體記憶裝置之讀出電路之基本構成之電路圖。 行選擇電路31具備與位元線BL0〜BLn對應之選擇電晶體T1-0〜T1-n。選擇電晶體T1-0〜T1-n之一端分別連接於位元線BL0〜BLn，另一端連接於節點N1，閘極分別被供給信號CSL0〜CSLn。選擇電晶體T1-0〜T1-n基於信號CSL0〜CSLn，將位元線BL0〜BLn與節點N1電性連接。 感測電路32具備位元線預充電電路32a、感測放大器32b、位準移位器32c、保持電路32d、保持電路32e、保持電路32f、NAND運算電路32g、反相器電路32h、反相器電路32i、NAND運算電路32j、及反相器電路32k。 位元線預充電電路32a具備PMOS電晶體T2。電晶體T2之一端被供給電壓VDL(例如2 V)，另一端連接於節點N1，閘極被供給信號PRE。例如，控制電路4於對位元線進行預充電時，將控制信號PRE設為“L”位準。藉此，位元線預充電電路32a將電壓VDL輸送至節點N2。 感測放大器32b具備PMOS電晶體T3、及NMOS電晶體T4。電晶體T3之一端被供給電壓VDL，另一端連接於節點N2，閘極連接於節點N1。電晶體T4之一端連接於節點N2，另一端被供給接地電壓VSS，閘極連接於節點N1。感測放大器32b經由節點N1感測位元線BL之電位，產生信號SOUT。 位準移位器32c基於經由感測放大器32b接收之信號SOUT，產生輸出信號OUT。讀出解碼器3基於輸出信號OUT，產生信號0＜7：0＞。 反相器電路32h接收信號SOUT，將其反轉後輸出。 NAND運算電路32g基於來自反相器電路32h之輸出信號、信號REN、及寫入資料(Data)進行NAND運算。 反相器電路32k接收寫入資料(Data)，將其反轉後輸出。 NAND運算電路32j基於來自反相器電路32k之輸出信號、及信號REN進行NAND運算。 反相器電路32i接收NAND運算電路32j之運算結果，將其反轉後輸出。 保持電路32d具備PMOS電晶體T5。電晶體T5之一端被供給電壓VDL，另一端連接於節點N1，閘極被供給NAND運算電路32g之運算結果。保持電路32d僅於信號SOUT為“L”位準、信號REN為“H(L＜H)”位準、寫入資料(Data)為“H”位準之情形時才接通(導通)。 保持電路32e具備PMOS電晶體T6、及T7。電晶體T6之一端連接於節點N3，另一端連接於節點N1，閘極連接於節點N2。電晶體T7之一端被供給電壓VDL，另一端連接於節點N3，閘極被供給反相器電路32i之運算結果。電晶體T6於信號SOUT為“L”位準之情形時接通。電晶體T7於信號REN為“H”、及寫入資料(Data)為“L”位準以外之情形時接通。 保持電路32f具備PMOS電晶體T8、及T9。電晶體T9之一端被供給電壓VDL，另一端連接於電晶體T8之一端，閘極被供給接地電壓VSS。電晶體T8之另一端連接於節點N3，閘極被供給NAND運算電路32j之運算結果。電晶體T8於信號REN為“H”、及寫入資料(Data)為“L”位準之情形時接通。電晶體T9始終接通。 ＜1-1-4＞字元線驅動器 其次，使用圖4來說明字元線驅動器40之電路構成。圖4係表示第1實施形態之半導體記憶裝置之字元線驅動器之基本構成之電路圖。 如圖4所示，字元線驅動器40具備位準移位器40a、反相器電路40b、及40c、NMOS電晶體T11、T10、及T13、PMOS電晶體T12、以及電壓產生電路41。 位準移位器40a接收例如控制電路4產生之寫入用時鐘WCLK，並使其位準移位。並且，位準移位器40a將位準移位後之信號供給至節點N4。 電晶體T12之一端被供給電壓VDP(7 V以上之高電位)，另一端連接於節點N5，閘極連接於節點N4。電晶體T11之一端連接於節點N5，另一端連接於電晶體T10之一端，閘極連接於節點N4。節點N5連接於字元線WL。 反相器電路40b接收讀出用時鐘RCLK，將其反轉後輸出。 反相器電路40c接收反相器電路40b之輸出信號，將其反轉後輸出。 電晶體T10之另一端被供給接地電壓VSS，閘極被供給反相器電路40b之輸出信號。 電晶體T13之一端連接於電壓產生電路41，另一端連接於節點N5，閘極被供給反相器電路40c之輸出信號。 電壓產生電路41具備傳輸閘極40d、PMOS電晶體T14、及電阻元件R1、R2。 電晶體T14之一端被供給電壓VDD(例如5 V)，另一端連接於電阻元件R1之一端，閘極被供給信號SEL1。信號SEL1、及BSEL1例如由控制電路4產生。 電阻元件R1之另一端連接於節點N6。 電阻元件R2之一端連接於節點N6，另一端被供給接地電壓VSS。 傳輸閘極40d響應於信號SEL1及信號BSEL1(信號SEL1之反轉信號)，將節點N6之電壓輸送至電晶體T13之一端。 字元線驅動器40於寫入動作時基於時鐘WCLK，將電壓VDP輸送至字元線WL。 字元線驅動器40於讀出動作時或者驗證動作時，基於時鐘RCLK、及信號SEL1，將節點N6之電壓(例如2 V)輸送至字元線WL。 具體而言，於正常讀出動作時、或者驗證動作時，控制電路4將信號BSEL1設為“H”位準，將信號SEL1設為“L”位準。因此，電壓產生電路41之傳輸閘極40d、及PMOS電晶體T14接通。結果，字元線驅動器40自電壓產生電路41將電壓(2 V)供給至字元線WL。 ＜1-1-5＞記憶胞之閾值分佈 其次，使用圖5來說明記憶胞MC之閾值分佈。圖5係第1實施形態之半導體記憶裝置之記憶胞之閾值分佈。 記憶胞MC藉由控制電晶體10之閘極及電容器11之第1電極之間存在之電荷，能夠記憶“H”資料或者“L”資料這二值資料。 第1實施形態中，如圖5所示，記憶“H”資料之記憶胞MC之閾值分佈為1 V以下。又，記憶“L”資料之記憶胞MC之閾值分佈為3 V以上。 如此，本實施形態中，於記憶“H”資料之記憶胞MC之閾值分佈、與記憶“L”資料之記憶胞MC之閾值分佈之間，設有約2 V之餘裕。以下，說明用於產生上述閾值分佈之寫入動作。 ＜1-2＞動作 使用圖6來說明本實施形態之半導體記憶裝置之寫入動作。圖6係表示本實施形態之半導體記憶裝置之寫入動作之流程圖。再者，寫入動作(序列)包含編程動作及編程驗證動作，上述編程動作使記憶胞MC之閾值變動，上述編程驗證動作判定藉由編程動作是否寫入了寫入資料(判定編程動作之成否)。 [步驟S1001] 控制電路4若收到寫入命令，便對胞陣列1執行編程動作。 例如，將“L”資料寫入到對象記憶胞MC時，係藉由向電晶體10之閘極及電容器11之第1電極之間注入電荷而進行。又，將“H”資料寫入對象記憶胞MC時，係藉由自電晶體10之閘極及電容器11之第1電極之間奪走電荷而進行。再者，以下亦會將寫入對象記憶胞MC記載為選擇記憶胞MC等。 [步驟S1002] 控制電路4於進行了編程動作後，進行編程驗證動作，判定向選擇記憶胞MC之寫入是否完成。 於此，使用圖7來說明編程驗證動作時之波形。圖7係表示第1實施形態之半導體記憶裝置之編程驗證動作之波形圖。 [時刻T1]〜[時刻T2] 控制電路4自記憶體控制器接收“H”位準之信號、及寫入資料(Data)。 控制電路4於編程驗證動作之前，將信號PRE設為“L”位準。藉此，利用位元線預充電電路32a將節點N1充電至“H”位準。 控制電路4將行選擇信號CSL自“L”位準上升至“H”位準。藉此，選擇位元線與節點N1電性連接。結果，選擇位元線BL之電位變成“H”位準。 [時刻T2]〜[時刻T3] 控制電路4於選擇位元線BL充電完成後，將信號PRE上升至“H”位準。藉此，選擇位元線BL之充電結束。 [時刻T3]〜[時刻T4] 字元線驅動器40將節點N6之電壓輸送至選擇字元線WL。藉此，選擇字元線WL之電位變成“H”位準。藉此，進行選擇記憶胞MC之資料判定。 於此，使用圖8〜圖11來說明選擇記憶胞MC之資料判定方法。圖8〜圖11係表示於第1實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。再者，圖8〜圖11中，與上拉電流及下拉電流無關之構成省略。 如圖8所示，將選擇記憶胞MC中流通之電流稱為下拉電流Ipd。下拉電流Ipd依存於選擇記憶胞MC之閾值Vth。又，於時刻T3〜時刻T4，將選擇位元線BL中流通之電流稱為上拉電流Ipu。上拉電流Ipu依存於保持電路之電壓輸送能力。 上拉電流Ipu小於下拉電流Ipd時(Ipu＜Ipd)，判定輸出信號OUT為“H”位準。具體而言，上拉電流Ipu小於下拉電流Ipd時，感測放大器32b輸出“H”位準之信號SOUT。並且，位準移位器32c輸出“H”位準之輸出信號OUT。 又，上拉電流Ipu大於下拉電流Ipd時(Ipu＞Ipd)，判定輸出信號OUT為“L”位準。具體而言，上拉電流Ipu大於下拉電流Ipd時，感測放大器32b輸出“L”位準之信號SOUT。並且，位準移位器32c輸出“L”位準之輸出信號OUT。 於此，使用圖9來說明並非編程驗證動作時而是正常讀出動作時之上拉電流Ipu。正常讀出動作時，信號REN、寫入資料(Data)為“H”位準，信號SOUT為“L”位準。藉此，反相器電路32k基於“H”位準之寫入資料(Data)，產生“L”位準之信號。NAND運算電路32j基於“H”位準之信號REN、及“L”位準之信號，產生“H”位準之信號。又，反相器電路32i基於NAND運算電路32j之輸出信號，產生“L”位準之信號。藉此，電晶體T7接通。又，基於“L”位準之信號，電晶體T6接通。結果，自保持電路32e向選擇位元線BL供給上拉電流Ipu(Ipu-2)。再者，保持電路之電晶體T5、及T8斷開(非導通)。 接著，使用圖10來說明“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu。 當寫入“H”資料時，於時刻T3〜時刻T4，信號REN及寫入資料(Data)變成“H”位準，信號SOUT變成“L”位準。反相器電路32h基於“L”位準之信號SOUT，產生“H”位準之信號。NAND運算電路32g基於“H”位準之信號REN、寫入資料(Data)、及反相器電路32h之輸出，輸出“L”位準之信號。電晶體T5基於NAND運算電路32g之結果(“L”位準之信號)而接通。藉此，自保持電路32d向選擇位元線BL供給上拉電流Ipu(Ipu-1)。 又，反相器電路32k基於“H”位準之寫入資料(Data)，產生“L”位準之信號。NAND運算電路32j基於“H”位準之信號REN、及“L”位準之信號，產生“H”位準之信號。又，反相器電路32i基於“H”位準之NAND運算電路32j之輸出信號，產生“L”位準之信號。藉此，電晶體T7接通。又，基於“L”位準之信號SOUT，電晶體T6接通。結果，自保持電路32e向選擇位元線BL供給上拉電流Ipu(Ipu-2)。再者，保持電路之電晶體T8斷開。 上拉電流Ipu-1係經由1個電晶體被供給，另一方面，上拉電流Ipu-2係經由2個電晶體被供給。因此，上拉電流Ipu-2相比上拉電流Ipu-1有時電流會變小。結果，上拉電流Ipu-2有時會小於上拉電流Ipu-1。換言之，上拉電流Ipu-2之電流值小於上拉電流Ipu-1之電流值。 如此，“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu為Ipu-1＋Ipu-2(Ipu-2＜Ipu-1)。因此，“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu(Ipu-1＋Ipu-2)大於正常讀出時之上拉電流Ipu(Ipu-2)。 接著，使用圖11來說明“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu。 當寫入“L”資料時，於時刻T3〜時刻T4，信號REN及信號SOUT變成“H”位準，寫入資料(Data)變成“L”位準。反相器電路32k基於“L”位準之寫入資料(Data)，產生“H”位準之信號。NAND運算電路32j基於“H”位準之信號REN、及反相器電路32k之輸出信號，輸出“L”位準之信號。電晶體T8基於NAND運算電路32j之結果(“L”位準之信號)而接通。又，電晶體T6基於“L”位準之信號SOUT而接通。再者，保持電路之電晶體T5、及T7斷開。藉此，自保持電路32f、及32e向選擇位元線BL供給上拉電流Ipu(Ipu-3)。 上拉電流Ipu-3係經由3個電晶體被供給。因此，上拉電流Ipu-3相比上拉電流Ipu-2有時電流會變小。結果，上拉電流Ipu-3有時會小於上拉電流Ipu-2。換言之，上拉電流Ipu-3之電流值小於上拉電流Ipu-2之電流值。 如此，“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu為Ipu-3(Ipu-3＜Ipu-2)。因此，“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu(Ipu-3)小於正常讀出時之上拉電流Ipu(Ipu-2)。 返回到圖7中，說明時刻T3〜時刻T4之動作。 向選擇記憶胞MC寫入“L”資料時，由於下拉電流Ipd小於上拉電流Ipu，所以維持位元線BL之電位。又，向選擇記憶胞MC寫入“H”資料時，由於下拉電流Ipd大於上拉電流Ipu，所以位元線BL之電位下降。 [時刻T4]〜[時刻T5] 字元線驅動器40停止節點N6之電壓向選擇字元線WL之輸送。藉此，選擇字元線WL之電位變成“L”位準。 又，位準移位器32c基於感測放大器32b之結果，產生輸出信號OUT。具體而言，向選擇記憶胞MC寫入“L”資料時，感測放大器32b輸出“L”位準之信號SOUT。因此，位準移位器32c輸出“L”位準之信號OUT。又，向選擇記憶胞MC寫入“H”資料時，感測放大器32b輸出“H”位準之信號SOUT。因此，位準移位器32c輸出“H”位準之信號OUT。 返回到圖6中，接著步驟S1002進行說明。 [步驟S1003] 控制電路4判定是否通過編程驗證動作。 具體而言，控制電路4針對“L”資料寫入，於判定上拉電流Ipu大於下拉電流Ipd時，判定通過了編程驗證動作。又，控制電路4針對“H”資料寫入，於判定上拉電流Ipu小於下拉電流Ipd時，判定通過了編程驗證動作。控制電路4於判定通過了編程驗證動作時(步驟S1003、是)，便結束寫入動作。控制電路4於判定未通過編程驗證動作時(步驟S1003、否)，重複步驟S1001。 如上所述，於選擇記憶胞MC之資料判定時(編程驗證動作時)，控制電路4根據寫入選擇記憶胞MC之資料使上拉電流Ipu變動。 即，控制電路4於向選擇記憶胞MC寫入“H”資料時，有意地增加上拉電流Ipu，使得不易通過驗證。藉此，能夠增加“H”資料寫入次數，進一步降低“H”資料之閾值分佈。 又，控制電路4於向選擇記憶胞MC寫入“L”資料時，有意地減少上拉電流Ipu，使得不易通過驗證。藉此，能夠增加“L”資料寫入次數，進一步提高“L”資料之閾值分佈。 ＜1-3＞效果 根據上述實施形態，於編程驗證動作時，控制電路4根據寫入選擇記憶胞MC之資料而使上拉電流Ipu變動。因此，不用改變字元線電位便能擴大胞分佈範圍。 以下，為了容易地理解效果，使用圖12〜圖16來說明比較例。圖12係表示第1實施形態之比較例之半導體記憶裝置之讀出電路之基本構成之電路圖。圖13係表示於第1實施形態之比較例之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。再者，圖13中，與上拉電流及下拉電流無關之構成省略。圖14係第1實施形態之比較例之半導體記憶裝置之記憶胞之閾值分佈。圖15、及圖16係表示第1實施形態之半導體記憶裝置之寫入動作引起之記憶胞之閾值變動、與第1實施形態之比較例之半導體記憶裝置之寫入動作引起之記憶胞之閾值變動之關係的圖。 如圖12所示，比較例之讀出電路30具備行選擇電路31及感測電路32。感測電路32具備位元線預充電電路32a、感測放大器32b、位準移位器32c、及保持電路32e。保持電路32e於信號SOUT為“L”位準時接通。 於此，使用圖13來說明比較例之編程驗證動作時之選擇記憶胞MC之資料判定方法。 如圖13所示，於比較例之編程驗證動作時，信號SOUT變成“L”位準。藉此，電晶體T6及T7接通。其結果，自保持電路32e向選擇位元線BL供給上拉電流Ipu(Ipu-2)。 如此，於比較例中，使用1種上拉電流Ipu進行編程驗證動作。於此情形時，如圖14所示，記憶“H”資料之記憶胞MC之閾值分佈與記憶“L”資料之記憶胞MC之閾值分佈變得相鄰。但，於圖14所示之分佈之情形時，因溫度變化引起之Vth變動、供給電壓之變動，有可能使得記憶“H”資料之記憶胞MC之閾值分佈、與記憶“L”資料之記憶胞MC之閾值分佈重疊。因此，期望於記憶“H”資料之記憶胞MC之閾值分佈與記憶“L”資料之記憶胞之閾值分佈之間確保餘裕。 因此，於第1實施形態中，根據寫入之資料，調整感測電路32之上拉電流Ipu之驅動力，藉此使記憶“H”資料之記憶胞MC之閾值分佈、與記憶“L”資料之記憶胞MC之閾值分佈之間具有餘裕。 例如，於比較例中寫入“L”資料之情形時，基於上拉電流Ipu(Ipu-2)進行判定。因此，如圖15所示，於比較例中進行X(任意整數)次編程動作。另一方面，於第1實施形態中寫入“L”資料之情形時，基於上拉電流Ipu(Ipu-3)進行判定。該上拉電流Ipu-3小於上拉電流Ipu-2。因此，第1實施形態與比較例相比更不易通過編程驗證動作。結果，如圖15所示，第1實施形態比比較例多進行α(任意整數)次編程動作。藉此，第1實施形態中，能夠增加“L”資料寫入次數，進一步提高“L”資料之閾值分佈。 又，於比較例中寫入“H”資料時，係基於上拉電流Ipu(Ipu-2)進行判定。因此，如圖15所示，於比較例中進行Y(任意整數)次編程動作。另一方面，於第1實施形態中寫入“H”資料時，係基於上拉電流Ipu(Ipu-1＋Ipu-2)進行判定。上述上拉電流Ipu-1＋Ipu-2大於上拉電流Ipu-2。因此，第1實施形態比比較例更不易通過編程驗證動作。結果，如圖15所示，第1實施形態比比較例多進行β(任意整數)次編程動作。藉此，於第1實施形態中，能夠增加“H”資料寫入次數，進一步降低“H”資料之閾值分佈。 因此，於第1實施形態中，如圖5所示，於記憶“H”資料之記憶胞MC之閾值分佈、與記憶“L”資料之記憶胞MC之閾值分佈之間確保餘裕。 如上所述，於第1實施形態中，根據寫入之資料來調整感測電路32之上拉電流Ipu之驅動力，藉此不用改變字元線電位便能擴大記憶胞MC之分佈範圍。 ＜2＞第2實施形態 對第2實施形態進行說明。於第2實施形態中，說明讀出電路之其他例。再者，第2實施形態之裝置之基本構成及基本動作係與上述實施形態之裝置相同。因此，省略上述實施形態已說明之事項及根據上述實施形態能夠容易類推之事項之說明。 ＜2-1＞讀出電路 其次，使用圖17來說明讀出電路30之電路構成。圖17係表示第2實施形態之半導體記憶裝置之讀出電路之基本構成之電路圖。 如圖17所示，讀出電路30具備行選擇電路31、及感測電路32。 第2實施形態之感測電路32將第1實施形態之感測電路32說明之位元線預充電電路及保持電路共用化。具體而言，感測電路32具備感測放大器32b、位準移位器32c、保持電路32e、保持電路32f、反相器電路32i、NAND運算電路32j、反相器電路32k、保持電路32l、NOR運算電路32m、NOR運算電路32n、反相器電路32o、反相器電路32p、及反相器電路32q。 反相器電路32o接收信號PRE，將其反轉後輸出。 反相器電路32p接收寫入資料(Data)，將其反轉後輸出。 反相器電路32q接收信號REN，將其反轉後輸出。 NOR運算電路32n基於來自反相器電路32p、及32q之輸出信號、及信號SOUT，進行NOR運算。 NOR運算電路32m基於來自反相器電路32o之輸出信號、及來自NOR運算電路32n之輸出信號，進行NOR運算。 保持電路32l作為位元線預充電電路及保持電路發揮功能。保持電路32l具備PMOS電晶體T15。電晶體T15之一端被供給電壓VDL，另一端連接於節點N1，閘極被供給來自NOR運算電路32m之輸出信號。例如，控制電路4於對位元線進行預充電時，將控制信號PRE設為“L”位準。藉此，保持電路32l將電壓VDL輸送至節點N2。又，保持電路32l於信號SOUT為“L”位準、信號REN、及寫入資料(Data)為“H”位準時接通。 ＜2-2＞動作 以下，說明本實施形態之半導體記憶裝置之寫入動作。基本動作與第1實施形態說明之動作相同。為了簡化說明，於此對圖7之[時刻T3]〜[時刻T4]之第2實施形態之動作進行說明。 [時刻T3]〜[時刻T4] 字元線驅動器40將節點N6之電壓輸送至選擇字元線WL。藉此，選擇字元線WL之電位變成“H”位準。藉此，進行選擇記憶胞MC之資料判定。 使用圖18〜圖20，來說明選擇記憶胞MC之資料判定方法。圖18〜圖20係表示於第2實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。再者，於圖18〜圖20中，與上拉電流及下拉電流無關係的構成省略。 於此，使用圖18，說明並非編程驗證動作時而是正常讀出動作時之上拉電流Ipu。於正常讀出動作時，信號REN、寫入資料(Data)為“H”位準，信號SOUT為“L”位準。藉此，反相器電路32k基於“H”位準之寫入資料(Data)，產生“L”位準之信號。NAND運算電路32j基於“H”位準之信號REN、及“L”位準之反相器電路32k之輸出信號，產生“H”位準之信號。又，反相器電路32i基於“H”位準之NAND運算電路32j之輸出信號，產生“L”位準之信號。藉此，電晶體T7接通。又，基於“L”位準之信號SOUT，而電晶體T6接通。結果，自保持電路32e向選擇位元線BL供給上拉電流Ipu(Ipu-2)。再者，保持電路之電晶體T15、及T8斷開。 使用圖19，來說明“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu。 寫入“H”資料時，於時刻T3〜時刻T4，信號REN及寫入資料(Data)變成“H”位準，信號SOUT、及信號PRE變成“L”位準。反相器電路32p基於“H”位準之寫入資料(Data)，產生“L”位準之信號。反相器電路32q基於“H”位準之信號REN，產生“L”位準之信號。NOR運算電路32n基於“L”位準之反相器電路32p、及32q之輸出信號、及信號SOUT，輸出“H”位準之信號。反相器電路32o基於“L”位準之信號PRE，產生“H”位準之信號。NOR運算電路32m基於“H”位準之NOR運算電路32n及反相器電路32o之輸出信號，輸出“L”位準之信號。電晶體T15基於NOR運算電路32m之結果(“L”位準之信號)而接通。藉此，自保持電路32l向選擇位元線BL供給上拉電流Ipu(Ipu-1)。 又，反相器電路32k基於“H”位準之寫入資料(Data)，產生“L”位準之信號。NAND運算電路32j基於“H”位準之信號REN、及“L”位準之反相器電路32k之輸出信號，產生“H”位準之信號。又，反相器電路32i基於“H”位準之NAND運算電路32j之輸出信號，產生“L”位準之信號。藉此，電晶體T7接通。又，基於“L”位準之信號SOUT而電晶體T6接通。結果，自保持電路32e向選擇位元線BL供給上拉電流Ipu(Ipu-2)。再者，保持電路之電晶體T8斷開。 如此，“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu為Ipu-1＋Ipu-2(Ipu-2＜Ipu-1)。因此，“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu(Ipu-1＋1pu-2)大於正常讀出時之上拉電流Ipu(Ipu-2)。 接著，使用圖20來說明“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu。 寫入“L”資料時，於時刻T3〜時刻T4，信號REN及信號SOUT變成“H”位準，寫入資料(Data)變成“L”位準。反相器電路32k基於“L”位準之寫入資料(Data)，產生“H”位準之信號。NAND運算電路32j基於“H”位準之信號REN、及反相器電路32k之輸出信號，輸出“L”位準之信號。電晶體T8基於NAND運算電路32j之結果(“L”位準之信號)而接通。又，電晶體T6基於“L”位準之信號SOUT而接通。再者，保持電路之電晶體T7斷開。藉此，自保持電路32f、及32e向選擇位元線BL供給上拉電流Ipu(Ipu-3)。 上拉電流Ipu-3係經由3個電晶體供給。因此，上拉電流Ipu-3相比上拉電流Ipu-2有時會變小。結果，上拉電流Ipu-3有時會小於上拉電流Ipu-2。 如此，“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu為Ipu-3(Ipu-3＜Ipu-2)。因此，“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu(Ipu-3)小於正常讀出時之上拉電流Ipu(Ipu-2)。 ＜2-3＞效果 根據上述實施形態，將位元線預充電電路及保持電路共用化。於位元線預充電電路及保持電路共用化之情形時，亦能獲得與第1實施形態相同之效果。 ＜3＞第3實施形態 對第3實施形態進行說明。第3實施形態中，說明字元線驅動器之其他例。再者，第3實施形態之裝置之基本構成及基本動作與上述實施形態之裝置相同。因此，省略上述實施形態已說明之事項及根據上述實施形態能夠容易類推之事項之說明。 ＜3-1＞字元線驅動器 其次，使用圖21來說明字元線驅動器40之電路構成。圖21係表示第3實施形態之半導體記憶裝置之字元線驅動器之基本構成之電路圖。 如圖21所示，上述字元線驅動器40具備位準移位器40a、反相器電路40b、40c、NMOS電晶體T11、T10、T13、PMOS電晶體T12、電壓產生電路41、及電壓產生電路42。 電壓產生電路42具備傳輸閘極40e、PMOS電晶體T16、NMOS電晶體T17、電阻元件R3、R4、及R5。 電晶體T16之一端被供給電壓VDD(例如5 V)，另一端連接於電阻元件R3之一端，閘極被供給信號SEL2。信號SEL2例如由控制電路4產生。 電阻元件R3之另一端連接於節點N8。 電阻元件R4之一端連接於節點N8，另一端連接於節點N9。 電阻元件R5之一端連接於節點N9，另一端被供給接地電壓VSS。 電晶體T17之一端連接於節點N9，另一端被供給接地電壓VSS，閘極被供給寫入資料(Data)。 傳輸閘極40e響應於信號SEL2及信號BSEL2(信號SEL2之反轉信號)，將節點N8之電壓輸送至電晶體T13之一端。 再者，第3實施形態採用之感測電路32可應用第1、第2實施形態說明之感測電路32之任意一個。 ＜3-2＞動作 以下說明本實施形態之半導體記憶裝置之寫入動作。基本動作與第1、第2實施形態說明之動作相同。為了簡化說明，於此說明圖7之[時刻T3]〜[時刻T4]之第3實施形態之動作。又，省略與讀出電路30相關之動作之說明。 [時刻T3]〜[時刻T4] 字元線驅動器40將所需電壓輸送至選擇字元線WL。藉此，選擇字元線WL之電位變成“H”位準。藉此，進行選擇記憶胞MC之資料判定。 且說，字元線驅動器40於讀出動作時、或者驗證動作時，係基於時鐘RCLK、信號SELI、BSEL1、SEL2、及BSEL2，將節點N6之電壓、以及節點N8之電壓輸送至字元線WL。結果，字元線驅動器40於讀出動作時、或者驗證動作時，可將例如各不相同之電壓值(1 V〜3 V)之電壓供給至字元線WL。 具體而言，於正常讀出動作時，控制電路4將信號BSEL1、及信號SEL2設為“H”位準，將信號SEL1及信號BSEL2設為“L”位準。因此，電壓產生電路41之傳輸閘極40d及PMOS電晶體T14接通。結果，字元線驅動器40自電壓產生電路41將電壓(2 V)供給至字元線WL。再者，選擇記憶胞MC中流通之下拉電流Ipd依存於被供給至字元線WL之電壓。 又，於“H”資料寫入相關之編程驗證動作時(圖7之[時刻T3]〜[時刻T4])，控制電路4將寫入資料(Data)、信號SEL1及信號BSEL2設為“H”位準，將信號BSEL1、及信號SEL2設為“L”位準。因此，電壓產生電路42之傳輸閘極40e、PMOS電晶體T16、及NMOS電晶體T17接通。結果，字元線驅動器40自電壓產生電路42將電壓(1 V)供給至字元線WL。再者，選擇記憶胞MC中流通之下拉電流Ipd依存於被供給至字元線WL之電壓。即，“H”資料寫入相關之編程驗證動作時之下拉電流Ipd大於正常讀出動作時之下拉電流Ipd。因此，較第1實施形態更不易通過“H”資料寫入之編程驗證動作。 又，於“L”資料寫入相關之編程驗證動作時(圖7之[時刻T3]〜[時刻T4])，信號BSEL2被設為“H”位準，寫入資料(Data)、及信號SEL2被設為“L”位準。因此，電壓產生電路42之傳輸閘極40e、及PMOS電晶體T16接通。結果，字元線驅動器40自電壓產生電路42將電壓(3 V)供給至字元線WL。再者，選擇記憶胞MC中流通之下拉電流Ipd依存於被供給至字元線WL之電壓。即，“L”資料寫入相關之編程驗證動作時之下拉電流Ipd小於正常讀出動作時之下拉電流Ipd。因此，較第2實施形態更不易通過“L”資料寫入之編程驗證動作。 ＜3-3＞效果 根據上述實施形態，於編程驗證動作時，字元線驅動器40根據寫入選擇記憶胞MC之資料而使下拉電流Ipd變動。並且，使用第1、第2實施形態說明之感測電路32，根據寫入選擇記憶胞MC之資料使上拉電流Ipu變動。因此，第3實施形態中，能夠較第1、第2實施形態進一步擴大記憶胞MC之分佈範圍。 ＜4＞第4實施形態 對第4實施形態進行說明。第4實施形態中，說明讀出電路之其他例。再者，第4實施形態之裝置之基本構成及基本動作與上述實施形態之裝置相同。因此，省略上述實施形態已說明之事項及根據上述實施形態能夠容易類推之事項之說明。 ＜4-1＞讀出電路 其次，使用圖22來說明讀出電路30之電路構成。圖22係表示第4實施形態之半導體記憶裝置之讀出電路之基本構成之電路圖。 如圖22所示，讀出電路30具備行選擇電路31、及感測電路32。 第4實施形態之感測電路32中，並不具有第1實施形態之感測電路32說明之用於產生上拉電流Ipu-1之構成。具體而言，感測電路32具備位元線預充電電路32a、感測放大器32b、位準移位器32c、保持電路32e、保持電路32f、反相器電路32i、NAND運算電路32j、及反相器電路32k。 再者，第4實施形態採用之字元線驅動器40可應用第1、第3實施形態說明之字元線驅動器40之任意一個。 ＜4-2＞動作 以下，說明本實施形態之半導體記憶裝置之寫入動作。基本動作與第1實施形態說明之動作相同。為了簡化說明，於此說明圖7之[時刻T3]〜[時刻T4]之第4實施形態之動作。 [時刻T3]〜[時刻T4] 字元線驅動器40將所需電壓輸送至選擇字元線WL。藉此，選擇字元線WL之電位變成“H”位準。藉此，進行選擇記憶胞MC之資料判定。 使用圖23、及圖24來說明選擇記憶胞MC之資料判定方法。圖23、及圖24係表示於第4實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。再者，圖23、及圖24中，省略與上拉電流及下拉電流無關係的構成。 於此，使用圖23，說明正常讀出動作時、或者“H”資料寫入之編程驗證動作時之上拉電流Ipu。於正常讀出動作時、或者“H”資料寫入之編程驗證動作時，將信號REN、及寫入資料(Data)設為“H”位準，將信號SOUT設為“L”位準。藉此，反相器電路32k基於“H”位準之寫入資料(Data)，產生“L”位準之信號。NAND運算電路32j基於“H”位準之信號REN、及“L”位準之信號，產生“H”位準之信號。又，反相器電路32i基於NAND運算電路32j之輸出信號，產生“L”位準之信號。藉此，電晶體T7接通。又，基於“L”位準之信號SOUT而電晶體T6接通。結果，自保持電路32e向選擇位元線BL供給上拉電流Ipu(Ipu-2)。再者，保持電路之電晶體T8斷開(非導通)。 接著，使用圖24來說明“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu。 寫入“L”資料時，於時刻T3〜時刻T4，信號REN及信號SOUT變成“H”位準，寫入資料(Data)變成“L”位準。反相器電路32k基於“L”位準之寫入資料(Data)，產生“H”位準之信號。NAND運算電路32j基於“H”位準之信號REN、及反相器電路32k之輸出信號，輸出“L”位準之信號。電晶體T8基於NAND運算電路32j之結果(“L”位準之信號)而接通。又，電晶體T6基於“L”位準之信號SOUT而接通。再者，保持電路之電晶體T7斷開。藉此，自保持電路32f、及32e向選擇位元線BL供給上拉電流Ipu(Ipu-3)。 上拉電流Ipu-3經由3個電晶體供給。因此，上拉電流Ipu-3與上拉電流Ipu-2相比有時電流會變小。結果，上拉電流Ipu-3有時會小於上拉電流Ipu-2。 如此，“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu為Ipu-3(Ipu-3＜Ipu-2)。因此，“L”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu(Ipu-3)小於正常讀出動作時、或者“H”資料寫入之編程驗證動作時之上拉電流Ipu(Ipu-2)。 ＜4-3＞效果 根據上述實施形態，不具有第1實施形態之感測電路32說明之用於產生上拉電流Ipu-1之構成。因此，無法使記憶“H”資料之記憶胞MC之閾值分佈較第1〜第3實施形態之情形低。不過，記憶“L”資料之記憶胞MC之閾值分佈可與第1〜第3實施形態之情形一樣高。因此，第4實施形態能夠較第1實施形態之比較例進一步擴大記憶胞MC之分佈範圍。 又，藉由應用第3實施形態說明之字元線驅動器40，能夠較應用第1實施形態說明之字元線驅動器40之情形進一步擴大記憶胞MC之分佈範圍。 ＜5＞第5實施形態 對第5實施形態進行說明。第5實施形態中，說明讀出電路之其他例。再者，第5實施形態之裝置之基本構成及基本動作與上述實施形態之裝置相同。因此，省略上述實施形態已說明之事項及根據上述實施形態能夠容易類推之事項之說明。 ＜5-1＞讀出電路 其次，使用圖25，說明讀出電路30之電路構成。圖25係表示第5實施形態之半導體記憶裝置之讀出電路之基本構成之電路圖。 如圖25所示，讀出電路30具備行選擇電路31及感測電路32。 第5實施形態之感測電路32中，不具有以第1實施形態之感測電路32說明之用於產生上拉電流Ipu-3之構成。具體而言，感測電路32具備位元線預充電電路32a、感測放大器32b、位準移位器32c、保持電路32d、保持電路32e、NAND運算電路32g、反相器電路32h、反相器電路32i、及NAND運算電路32j。 再者，第5實施形態採用之字元線驅動器40可應用第1、第3實施形態說明之字元線驅動器40之任意一者。 ＜5-2＞動作 以下，說明本實施形態之半導體記憶裝置之寫入動作。基本動作與第1實施形態說明之動作相同。為了簡化說明，於此說明圖7之[時刻T3]〜[時刻T4]之第5實施形態之動作。 [時刻T3]〜[時刻T4] 字元線驅動器40將所需之電壓輸送至選擇字元線WL。藉此，選擇字元線WL之電位變成“H”位準。藉此，進行選擇記憶胞MC之資料判定。 使用圖26、及圖27來說明選擇記憶胞MC之資料判定方法。圖26、及圖27係表示以第5實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。再者，圖26、及圖27中，省略與上拉電流及下拉電流無關之構成。 於此，使用圖26，說明正常讀出動作時、或者“L”資料寫入之編程驗證動作時之上拉電流Ipu。於正常讀出動作時、或者“L”資料寫入之編程驗證動作時，將信號REN設為“H”位準，將信號SOUT、及寫入資料(Data)設為“L”位準。藉此，NAND運算電路32j產生“H”位準之信號。又，反相器電路32i基於自NAND運算電路32j接收之“H”位準之信號，產生“L”位準之信號。藉此，電晶體T7接通。又，基於“L”位準之信號SOUT而電晶體T6接通。結果，自保持電路32e向選擇位元線BL供給上拉電流Ipu(Ipu-2)。再者，其他保持電路之電晶體T5斷開。 接著，使用圖27來說明“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu。 寫入“H”資料時，於時刻T3〜時刻T4，信號REN及寫入資料(Data)變成“H”位準，信號SOUT變成“L”位準。反相器電路32h基於“L”位準之信號SOUT，產生“H”位準之信號。NAND運算電路32g基於“H”位準之信號REN、寫入資料(Data)、及反相器電路32h之輸出信號，輸出“L”位準之信號。電晶體T5基於NAND運算電路32g之結果(“L”位準之信號)而接通。藉此，自保持電路32d向選擇位元線BL供給上拉電流Ipu(Ipu-1)。 又，NAND運算電路32j基於“H”位準之寫入資料(Data)及信號REN，產生“L”位準之信號。又，反相器電路32i基於“L”位準之信號，產生“H”位準之信號。藉此，電晶體T7斷開。 上拉電流Ipu-1係經由1個電晶體被供給，另一方面，上拉電流Ipu-2係經由2個電晶體被供給。因此，上拉電流Ipu-2相比上拉電流Ipu-1有時電流會變小。結果，上拉電流Ipu-2有時會小於上拉電流Ipu-1。 如此，“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu為Ipu-1。因此，“H”資料寫入之編程驗證動作(時刻T3〜時刻T4)中之上拉電流Ipu(Ipu-1)大於正常讀出時之上拉電流Ipu(Ipu-2)。 ＜5-3＞效果 根據上述實施形態，不具有第1實施形態之感測電路32說明之用於產生上拉電流Ipu-3之構成。因此，不能使記憶“L”資料之記憶胞MC之閾值分佈較第1〜第3實施形態之情形高。不過，能夠使記憶“H”資料之記憶胞MC之閾值分佈與第1〜第3實施形態之情形一樣低。因此，第5實施形態能夠較第1實施形態之比較例進一步擴大記憶胞MC之分佈範圍。 又，藉由應用第3實施形態說明之字元線驅動器40，能夠較應用第1實施形態說明之字元線驅動器40之情形進一步擴大記憶胞MC之分佈範圍。 雖然對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種方式實施，且於不脫離發明主旨之範圍內，能夠進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。
1‧‧‧胞陣列
2‧‧‧寫入解碼器
3‧‧‧讀出解碼器
4‧‧‧控制器電路
5‧‧‧緩衝電路
10‧‧‧NMOS電晶體
11‧‧‧電容器
30‧‧‧讀出電路
31‧‧‧行選擇電路
32‧‧‧感測電路
32a‧‧‧位元線預充電電路
32b‧‧‧感測放大器
32c‧‧‧位準移位器
32d‧‧‧保持電路
32e‧‧‧保持電路
32f‧‧‧保持電路
32g‧‧‧NAND運算電路
32h‧‧‧反相器電路
32i‧‧‧反相器電路
32j‧‧‧NAND運算電路
32k‧‧‧反相器電路
40‧‧‧字元線驅動器
40a‧‧‧位準移位器
40b‧‧‧反相器電路
40c‧‧‧反相器電路
40d‧‧‧傳輸閘極
41‧‧‧電壓產生電路
42‧‧‧電壓產生電路
100‧‧‧半導體記憶裝置
BL0〜BLn‧‧‧位元線
CEN‧‧‧晶片使能信號
CSL0〜CSLn‧‧‧信號
CLK‧‧‧時鐘信號
Ipd‧‧‧下拉電流
Ipu‧‧‧上拉電流
MC‧‧‧記憶胞
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
OUT‧‧‧輸出信號
PRE‧‧‧信號
R1‧‧‧電阻元件
R2‧‧‧電阻元件
R3‧‧‧電阻元件
R4‧‧‧電阻元件
R5‧‧‧電阻元件
REN‧‧‧信號
RCLK‧‧‧讀出用時鐘
S1001～S1003‧‧‧步驟
SOUT‧‧‧信號
T1‧‧‧電晶體
T2‧‧‧電晶體
T3‧‧‧電晶體
T4‧‧‧電晶體
T5‧‧‧電晶體
T6‧‧‧電晶體
T7‧‧‧電晶體
T8‧‧‧電晶體
T9‧‧‧電晶體
T10‧‧‧電晶體
T11‧‧‧電晶體
T12‧‧‧電晶體
T13‧‧‧電晶體
T14‧‧‧電晶體
T15‧‧‧電晶體
T16‧‧‧電晶體
T17‧‧‧電晶體
T1-0〜T1-n‧‧‧選擇電晶體
VDL‧‧‧電壓
VSS‧‧‧接地電壓
Vth‧‧‧閾值
WEN‧‧‧寫入使能信號
WCLK‧‧‧寫入用時鐘
WL‧‧‧字元線
圖1係模式性表示第1實施形態之半導體記憶裝置之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置之胞陣列之基本構成之電路圖。 圖3係表示第1實施形態之半導體記憶裝置之讀出電路之基本構成之電路圖。 圖4係表示第1實施形態之半導體記憶裝置之字元線驅動器之基本構成之電路圖。 圖5係第1實施形態之半導體記憶裝置之記憶胞之閾值分佈。 圖6係表示第1實施形態之半導體記憶裝置之寫入動作之流程圖。 圖7係表示第1實施形態之半導體記憶裝置之編程驗證動作之波形圖。 圖8係表示於第1實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖9係表示於第1實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖10係表示於第1實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖11係表示於第1實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖12係表示第1實施形態之比較例之半導體記憶裝置之讀出電路之基本構成之電路圖。 圖13係表示於第1實施形態之比較例之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖14係第1實施形態之比較例之半導體記憶裝置之記憶胞之閾值分佈。 圖15係表示因第1實施形態之半導體記憶裝置之寫入動作引起之記憶胞之閾值變動、與第1實施形態之比較例之半導體記憶裝置之寫入動作引起之記憶胞之閾值變動之關係的圖。 圖16係表示第1實施形態之半導體記憶裝置之寫入動作引起之記憶胞之閾值變動、與第1實施形態之比較例之半導體記憶裝置之寫入動作引起之記憶胞之閾值變動之關係的圖。 圖17係表示第2實施形態之半導體記憶裝置之讀出電路之基本構成之電路圖。 圖18係表示於第2實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖19係表示於第2實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖20係表示第2實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖21係表示第3實施形態之半導體記憶裝置之字元線驅動器之基本構成之電路圖。 圖22係表示第4實施形態之半導體記憶裝置之讀出電路之基本構成之電路圖。 圖23係表示於第4實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖24係表示於第4實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖25係表示第5實施形態之半導體記憶裝置之讀出電路之基本構成之電路圖。 圖26係表示於第5實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。 圖27係表示於第5實施形態之半導體記憶裝置判定記憶胞之閾值時之上拉電流與下拉電流之電流路徑之電路圖。

Claims (20)

  1. 一種半導體記憶裝置，其具備：記憶胞，其記憶複數個資料；第1電路，其對上述記憶胞中記憶之資料進行判定；及第2電路，其對上述第1電路進行控制；且於上述第2電路向上述記憶胞寫入第1資料之序列中，上述第1電路產生第1電流值之第1電流，且基於上述第1電流及上述記憶胞中流通之第2電流，對上述記憶胞中記憶之資料進行判定，於上述第2電路向上述記憶胞寫入與上述第1資料不同之第2資料之序列中，上述第1電路產生與上述第1電流值不同之第2電流值之第3電流，且基於上述第3電流及上述第2電流，對上述記憶胞中記憶之資料進行判定。
  2. 如請求項1之半導體記憶裝置，其中上述第1電路：於接收上述第1資料時，產生上述第1電流，於接收上述第2資料時，產生上述第3電流。
  3. 如請求項1之半導體記憶裝置，其中上述第1電路具備產生上述第1電流之第1電流產生電路、及產生上述第3電流之第2電流產生電路。
  4. 如請求項1之半導體記憶裝置，其中上述第1電路：於接收上述第1資料時，將第1值之數量之電晶體接通，於接收上述第2資料時，將與第1值不同之第2值之數量之電晶體接通。
  5. 如請求項1之半導體記憶裝置，其進而具備第3電路，上述第3電路向連接於上述記憶胞之字元線供給電壓，上述第1電路經由上述記憶胞之位元線進行資料之判定，於上述第2電路向上述記憶胞寫入上述第1資料之序列中，上述第3電路將第1電壓值之電壓向上述字元線供給，於上述第2電路向上述記憶胞寫入上述第2資料之序列中，上述第3電路將與上述第1電壓值不同之第2電壓值之電壓向上述字元線供給。
  6. 如請求項1之半導體記憶裝置，其中上述記憶胞具備電晶體及電容器，上述電晶體之一端連接於位元線，另一端被供給接地電壓，閘極連接於上述電容器之第1電極，上述電容器之第2電極連接於字元線。
  7. 如請求項6之半導體記憶裝置，其中上述第1電路經由上述位元線而連接於上述記憶胞。
  8. 如請求項6之半導體記憶裝置，其中上述第1電路向上述位元線流通上述第1電流或者上述第3電流。
  9. 如請求項1之半導體記憶裝置，其中上述第1電路於自上述記憶胞讀出資料之情形時，產生與上述第1電流值及上述第2電流值不同之第3電流值之第4電流，且基於上述第4電流及上述第2電流，對上述記憶胞中記憶之資料進行判定。
  10. 如請求項1之半導體記憶裝置，其中上述第1電路於自上述記憶胞讀出資料之情形時，產生上述第1電流，且基於上述第1電流及上述第2電流，對上述記憶胞中記憶之資料進行判定。
  11. 如請求項1之半導體記憶裝置，其中上述第2電路向上述記憶胞寫入與上述第1資料不同之上述第2資料之序列包含編程動作及編程驗證動作，上述第1電路於編程驗證動作時產生上述第1電流或者上述第3電流。
  12. 如請求項11之半導體記憶裝置，其中上述第1電路於上述編程驗證動作之前，對流通上述第1電流或者上述第3電流之位元線進行充電，對上述位元線進行充電之後，進行上述編程驗證動作。
  13. 如請求項12之半導體記憶裝置，其中上述第1電路具備對上述記憶胞之位元線進行充電之充電電路。
  14. 如請求項12之半導體記憶裝置，其中上述第1電路具備產生上述第1電流之第1電流產生電路、及產生上述第3電流之第2電流產生電路，上述第1電流產生電路於上述編程驗證動作之前，對上述記憶胞之位元線進行充電。
  15. 如請求項1之半導體記憶裝置，其中當記憶上述第1資料之上述記憶胞之閾值低於記憶上述第2資料之上述記憶胞之閾值之情形時，上述第1電路將上述第1電流值設為大於上述第2電流值。
  16. 如請求項15之半導體記憶裝置，其中向上述記憶胞寫入上述第1資料之情形時，上述第2電流變為大於上述第1電流，位元線之電位下降，向上述記憶胞寫入上述第2資料之情形時，上述第2電流變為小於上述第3電流，維持位元線之電位。
  17. 如請求項15之半導體記憶裝置，其中上述第1電路於接收上述第1資料之情形時，將第1值之數量之電晶體接通，於接收上述第2資料之情形時，將大於第1值之第2值之數量之電晶體接通。
  18. 如請求項15之半導體記憶裝置，其中上述第1電路自上述記憶胞讀出資料之情形時，產生小於上述第1電流值且大於上述第2電流值之第3電流值之第4電流，且基於上述第4電流及上述第2電流，對上述記憶胞中記憶之資料進行判定。
  19. 如請求項1之半導體記憶裝置，其中上述第2電路：於向上述記憶胞寫入上述第1資料之序列中，當上述第1電路判定上述記憶胞中未記憶上述第1資料之情形時，重複向上述記憶胞寫入上述第1資料之序列，於向上述記憶胞寫入上述第2資料之序列中，當上述第1電路判定上述記憶胞中未記憶上述第2資料之情形時，重複向上述記憶胞寫入上述第2資料之序列。
  20. 如請求項1之半導體記憶裝置，其中上述記憶胞係能夠重寫資料之多次編程MTP記憶體。
TW107105955A 2017-09-28 2018-02-22 半導體記憶裝置 TWI653640B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017188408A JP2019067467A (ja) 2017-09-28 2017-09-28 半導体記憶装置
JP2017-188408 2017-09-28

Publications (2)

Publication Number Publication Date
TWI653640B true TWI653640B (zh) 2019-03-11
TW201916017A TW201916017A (zh) 2019-04-16

Family

ID=65806805

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107105955A TWI653640B (zh) 2017-09-28 2018-02-22 半導體記憶裝置

Country Status (4)

Country Link
US (1) US10586587B2 (zh)
JP (1) JP2019067467A (zh)
CN (1) CN109584934A (zh)
TW (1) TWI653640B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200136750A (ko) * 2019-05-28 2020-12-08 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 메모리 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877787A (ja) * 1994-06-28 1996-03-22 Matsushita Electric Ind Co Ltd 半導体装置
KR100317331B1 (ko) * 1999-11-11 2001-12-24 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
US7071771B2 (en) * 2000-12-11 2006-07-04 Kabushiki Kaisha Toshiba Current difference divider circuit
JP3734726B2 (ja) 2001-07-17 2006-01-11 松下電器産業株式会社 読み出し専用メモリ
JP4372406B2 (ja) * 2002-11-11 2009-11-25 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および半導体集積回路装置
JP4523531B2 (ja) * 2005-09-29 2010-08-11 シャープ株式会社 半導体記憶装置及びその読出方法、並びに電子機器
US7525838B2 (en) * 2006-08-30 2009-04-28 Samsung Electronics Co., Ltd. Flash memory device and method for programming multi-level cells in the same
KR100811278B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법
JP5238458B2 (ja) 2008-11-04 2013-07-17 株式会社東芝 不揮発性半導体記憶装置
JP2011014190A (ja) 2009-07-01 2011-01-20 Sony Corp 不揮発性半導体メモリデバイスおよびそのデータ書き込み方法、ならびに、データ記憶装置
US9543017B2 (en) * 2012-03-18 2017-01-10 Cypress Semiconductors Ltd. End-of-life reliability for non-volatile memory cells
JP6122801B2 (ja) 2014-03-13 2017-04-26 株式会社東芝 半導体記憶装置
US9236139B1 (en) * 2015-02-11 2016-01-12 Sandisk Technologies Inc. Reduced current program verify in non-volatile memory

Also Published As

Publication number Publication date
JP2019067467A (ja) 2019-04-25
US20190096471A1 (en) 2019-03-28
TW201916017A (zh) 2019-04-16
US10586587B2 (en) 2020-03-10
CN109584934A (zh) 2019-04-05

Similar Documents

Publication Publication Date Title
US20210104509A1 (en) Memory cell array and method of operating same
KR101961314B1 (ko) 반도체 기억 장치
JP3373632B2 (ja) 不揮発性半導体記憶装置
KR101119343B1 (ko) 반도체 메모리 장치의 프로그램 방법
TWI698885B (zh) 半導體記憶裝置
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
CN107799135B (zh) 半导体系统
US20190019561A1 (en) Page buffer, method of sensing a memory cell using the same, and nonvolatile memory device including the same
KR20130011058A (ko) 반도체 장치 및 이의 동작방법
CN110782932A (zh) 每易失性位具有单个非易失性位的非易失性静态随机存取存储器架构
JP2007310936A (ja) 半導体記憶装置
JP2014175033A (ja) 半導体記憶装置
US7317647B2 (en) Noise suppression in memory device sensing
JP2008090998A (ja) フラッシュメモリ素子及びその読出し方法
TWI653640B (zh) 半導體記憶裝置
TWI711045B (zh) 記憶體儲存裝置、寫入驅動器及其操作方法
KR20200045625A (ko) 메모리 장치 및 이를 포함하는 시스템 온 칩
TW201924025A (zh) 半導體儲存裝置以及讀出方法
JP2856848B2 (ja) 半導体メモリ装置
JP2008176907A (ja) 半導体記憶装置
JP2019185834A (ja) 半導体装置
US20230246018A1 (en) Memory cell array and method of operating same
JP2011204358A (ja) 半導体記憶装置
JP5436294B2 (ja) 半導体記憶装置及びその負荷テスト方法
TWI381380B (zh) 靜態隨機存取記憶體及其形成與控制方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees