TW201702889A - 輸出就緒-繁忙訊號的半導體記憶體裝置及包括其的記憶體系統 - Google Patents

輸出就緒-繁忙訊號的半導體記憶體裝置及包括其的記憶體系統 Download PDF

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Abstract

一種半導體記憶體裝置，包括：多個記憶胞；週邊電路，適用於控制記憶胞且在第一模式和第二模式下操作，第一模式和第二模式分別與晶片選擇訊號的致能和失能相對應；以及就緒-繁忙訊號產生器，適用於在晶片選擇訊號的致能期間根據週邊電路是處於就緒狀態還是繁忙狀態來對就緒-繁忙線施加偏壓。在第一模式下允許半導體記憶體裝置與外部設備之間的通訊。在第二模式下不允許半導體記憶體裝置與外部設備之間的通訊。

Description

輸出就緒-繁忙訊號的半導體記憶體裝置及包括其的記憶體系統
本發明主張的優先權為在2015年7月13日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2015-0099188，在此併入其全部參考內容。
本公開涉及一種電子裝置，具體地，涉及一種輸出就緒-繁忙訊號的半導體記憶體裝置及包括其的記憶體系統。
半導體記憶體裝置可以使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)或磷化銦(InP)等的半導體來實施。半導體記憶體裝置可以分類為揮發性記憶體裝置和非揮發性記憶體裝置。
在揮發性記憶體裝置中，電源關斷可以導致儲存在其中的資料的刪除。揮發性記憶體裝置可以包括靜態RAM(SRAM)、動態RAM(DRAM)、同步DRAM(SDRAM)等。在非揮發性記憶體裝置中，儘管電源關斷，仍可以維持其中儲存的資料。非揮發性記憶體裝置可以包括唯讀記憶體(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可抹除可編程ROM(EEPROM)、快閃記憶體、相變式RAM(PRAM)、磁阻式RAM(MRAM)、電阻式RAM(RRAM)和鐵電式RAM(FRAM)等。快閃記憶體可以分類為反或(NOR)架構或反及 (NAND)架構。
本公開的目標之一可以提供具有提升的操作速度的記憶體系統。
在本公開的一個方面中，提供了一種半導體記憶體裝置，該半導體記憶體裝置包括：多個記憶胞；週邊電路，適用於控制記憶胞且在第一模式和第二模式下操作，第一模式和第二模式分別與晶片選擇訊號的致能和失能相對應；以及就緒-繁忙訊號產生器，適用於在晶片選擇訊號的致能期間根據週邊電路是處於就緒狀態還是繁忙狀態來對就緒-繁忙線施加偏壓，其中，在第一模式下允許半導體記憶體裝置與外部設備之間的通訊，以及其中，在第二模式下不允許半導體記憶體裝置與外部設備之間的通訊。
在本公開的一個方面中，提供了一種記憶體系統，該記憶體系統包括：多個半導體記憶體裝置，耦接至單個通道；以及控制器，耦接至所述通道，且適用於響應於晶片選擇訊號中的被致能的一個晶片選擇訊號來選擇半導體記憶體裝置之中的一個半導體記憶體裝置，以及適用於透過所述通道來與選中的半導體記憶體裝置通訊，其中，控制器還透過就緒-繁忙線耦接至所述多個半導體記憶體裝置，其中，控制器還在被致能的晶片選擇訊號的致能期間透過檢測經由就緒-繁忙線而從選中的半導體記憶體裝置提供的就緒-繁忙訊號來判斷選中的半導體記憶體裝置是處於就緒狀態還是繁忙狀態。
在本公開的一個方面中，提供了一種記憶體系統，該記憶體系統包括適用於共用單個就緒-繁忙線的多個半導體記憶體裝置，其中，每個半導體記憶體裝置包括：週邊電路，適用於控制半導體記憶體裝置的記憶胞且在第 一模式和第二模式下操作，第一模式和第二模式分別與晶片選擇訊號的致能和失能相對應；以及就緒-繁忙訊號產生器，適用於在晶片選擇訊號的致能期間根據週邊電路是處於就緒狀態還是繁忙狀態來對單個就緒-繁忙線施加偏壓，其中，在第一模式下允許半導體記憶體裝置與外部設備之間的通訊，以及其中，在第二模式下不允許半導體記憶體裝置與外部設備之間的通訊。
根據本公開，記憶體系統可以具有提高的操作速度。
1000‧‧‧記憶體裝置
1200‧‧‧電子系統
2000‧‧‧記憶體系統
2200‧‧‧控制器
3000‧‧‧記憶體系統
3200‧‧‧控制器
100‧‧‧半導體記憶體裝置
110‧‧‧記憶胞陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀寫電路
124‧‧‧輸入/輸出電路
125‧‧‧控制邏輯
130‧‧‧就緒-繁忙訊號產生器
131‧‧‧就緒-繁忙訊號產生模組
132‧‧‧晶片選擇訊號檢測器
133‧‧‧反相器
134‧‧‧及閘
135‧‧‧三態緩衝器
200‧‧‧半導體記憶體裝置
210‧‧‧記憶胞陣列
220‧‧‧週邊電路
221‧‧‧位址解碼器
222‧‧‧電壓產生器
223‧‧‧讀寫電路
224‧‧‧輸入/輸出電路
225‧‧‧控制邏輯
230‧‧‧就緒-繁忙訊號產生器
231‧‧‧就緒-繁忙訊號產生模組
232‧‧‧晶片選擇訊號檢測器
233‧‧‧反相器
234‧‧‧狀態請求訊號產生模組
235‧‧‧第一及閘
236‧‧‧第二及閘
237‧‧‧三態緩衝器
ADDR‧‧‧位址
ALE‧‧‧位址鎖存致能訊號
ALEL‧‧‧位址鎖存致能線
BL‧‧‧位元線
CE‧‧‧晶片選擇訊號
CE1~CE4‧‧‧第一至第四晶片選擇訊號
CH‧‧‧通道
CH1~CHk‧‧‧第一至第k通道
CL‧‧‧晶片選擇線
CLE‧‧‧命令鎖存致能訊號
CLEL‧‧‧命令鎖存致能線
CMD‧‧‧命令
DATA‧‧‧資料
IO1~IO8‧‧‧輸入/輸出線
NDa‧‧‧第一輸出節點
NDb‧‧‧第二輸出節點
NDc‧‧‧開關節點
RBL‧‧‧就緒-繁忙線
RBS‧‧‧就緒-繁忙訊號
REL‧‧‧讀取致能線
S110~S130‧‧‧步驟
S210~S250‧‧‧步驟
S310~S340‧‧‧步驟
S410~S460‧‧‧步驟
SMD1~SMD4‧‧‧第一至第四半導體記憶體裝置
SMD11~SMD14‧‧‧半導體記憶體裝置
SMDk1~SMDk4‧‧‧半導體記憶體裝置
SRS‧‧‧狀態請求訊號
STS‧‧‧狀態訊號
WEL‧‧‧寫入致能線
WL‧‧‧字元線
提供了對每個附圖的簡要描述以更充分理解附圖，該簡要描述包含在本發明的詳細描述中。
〔圖1〕是根據本公開的一種實施方式的記憶體系統的方塊圖。
〔圖2〕是來自多個半導體記憶體裝置之中的單個半導體記憶體裝置的方塊圖。
〔圖3〕是半導體記憶體裝置的一個實施例的方塊圖。
〔圖4〕是圖3中的半導體記憶體裝置的操作方法的流程圖。
〔圖5〕是圖3中的就緒-繁忙訊號產生器的一個實施例的方塊圖。
〔圖6〕圖示基於晶片選擇訊號的就緒-繁忙訊號產生器的輸出的表格。
〔圖7〕是圖1中的控制器的操作方法的流程圖。
〔圖8〕是根據本公開的一種實施方式的記憶體系統的方塊圖。
〔圖9〕是圖8中的記憶體系統的變型的方塊圖。
〔圖10〕是圖8中的半導體記憶體裝置的一個實施例的方塊圖。
〔圖11〕是圖10中的半導體記憶體裝置的操作方法的流程圖。
〔圖12〕是圖10中的就緒-繁忙訊號產生器的一個實施例的方塊圖。
〔圖13〕是基於晶片選擇訊號、位址鎖存致能訊號和命令鎖存致能訊號的就緒-繁忙訊號產生器的輸出的表格。
〔圖14〕是圖8中的控制器的操作方法的流程圖。
〔圖15〕是根據本公開的一種實施方式的記憶體系統的方塊圖。
各種實施例的示例在附圖中示出且在以下進一步描述。將理解的是，本文中的討論並非意在將各請求項限制為所描述的特定實施例。相反地，其意在覆蓋可以包括在如由所附申請專利範圍所限定的本公開的精神和範圍之內的替代、修改和等價。
將參照附圖來更詳細地描述示例實施例。然而，本公開可以以各種不同的形式來實施，而不應當被解釋為侷限於僅本文中所闡述的實施例。相反地，這些實施例被提供作為示例使得本公開將徹底且完整，且這些實施例將把本公開的方面和特徵充分傳達給本發明所屬技術領域中具有通常知識者。
將理解的是，雖然在本文中可能使用了術語“第一”、“第二”、“第三”等來描述各種元件、組件、區域、層和/或部分，但這些元件、組件、區域、層和/或部分不應當被這些術語限制。這些術語被用來區分一個元件、組件、區域、層或部分與另一個元件、組件、區域、層或部分。因此，在不脫離本公開的精神和範圍的情況下，可以將以下所描述的第一元件、第一組件、第一區域、第一層或第一部分叫做第二元件、第二組件、第二區域、第二層或第二部分。
將理解的是，當元件或層被稱作“在”另一個元件或層“上”、 “連接至”或“耦接至”另一個元件或層時，其可以直接在另一個元件或層上、直接連接或耦接至另一個元件或層，或者可以存在一個或更多個中間元件或中間層。此外，還將理解的是，當元件或層被稱作“在”兩個元件或層“之間”時，其可以為兩個元件或層之間的唯一元件或層，或者也可以存在一個或更多個中間元件或層。
本文中所使用的術語僅出於描述特定實施例的目的，而非意在限制本公開。如本文中所使用的，除非上下文另外清楚地表示，否則單數形式也意在包括複數形式。還將理解的是，當在本說明書中使用時，術語“包括”和“包含”具體說明所述的特徵、整體、步驟、操作、元件和/或元件的存在，但不排除存在或添加一個或更多個其他特徵、整體、步驟、操作、元件、組件和/或其組合。如本文中所使用的，術語“和/或”包括相關的列出項中的一種或更多種的任意組合和所有組合。當在一列元件之後時，諸如“…中的至少一種”的表達可以修飾整列元件，而不能修飾該列中的單個元件。
除非另外限定，否則本文中所使用的所有術語(包括技術術語和科學術語)與本發明所屬技術領域中具有通常知識者所理解的意思相同。還將理解的是，術語(諸如在通用字典中定義的術語)應當被解釋為具有與它們在相關領域的環境中的意思一致的意思，而將不以理想化的意義或過於正式的意義(除非在本文中被明確地如此定義)來解釋。
在下面的描述中，闡述了大量的特定細節以提供對本公開的透徹理解。可以在無這些特定細節中的一些或全部的情況下實施本公開。在其他情況下，未詳細描述眾所周知的程序結構和/或程序，以便於不會不必要地混淆本公開。
在下文中，將參照附圖來詳細地描述本公開的各種實施例。
圖1是根據本公開的一種實施方式的記憶體系統1000的方塊圖。
參見圖1，記憶體系統1000可以包括多個半導體記憶體裝置SMD1至SMD4和控制器1200。
第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以透過單個公共通道CH與控制器1200通訊。雖然在圖1中示出了四個半導體記憶體裝置SMD1至SMD4，但本公開不侷限於此。將理解的是，連接至通道CH的半導體記憶體裝置的數量可以根據實施方式而變化。
第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的每個半導體記憶體裝置可以接收第一晶片選擇訊號CE1至第四晶片選擇訊號CE4中的每個晶片選擇訊號。可以從控制器1200來提供第一晶片選擇訊號CE1至第四晶片選擇訊號CE4。第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以分別透過第一晶片選擇訊號CE1至第四晶片選擇訊號CE4來選擇。當對應的晶片選擇訊號被致能時，第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以在第一模式下操作，在第一模式下允許記憶體裝置與控制器1200之間的通訊。當對應的晶片選擇訊號被失能時，第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以在第二模式下操作，在第二模式下不允許記憶體裝置與控制器1200之間的通訊。例如，當控制器1200致能第一晶片選擇訊號CE1至第四晶片選擇訊號CE4中的一個晶片選擇訊號時，第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的與被致能的晶片選擇訊號相對應的一個半導體記憶體裝置可以透過通道CH來與控制器 1200交換命令、位址和/或資料。第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的與被失能的晶片選擇訊號相對應的一個半導體記憶體裝置不能與控制器1200通訊。這意味著第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的與被致能的晶片選擇訊號相對應的一個半導體記憶體裝置可以佔用公共通道CH，而第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的與被失能的晶片選擇訊號相對應的一個半導體記憶體裝置不能佔用公共通道CH。在此方法中，第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以透過單個公共通道CH來與控制器1200通訊。
第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以耦接至公共就緒-繁忙線RBL。第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的每個半導體記憶體裝置可以產生就緒-繁忙訊號以指示其處於就緒狀態還是繁忙狀態，並將透過就緒-繁忙線RBL輸出產生的就緒-繁忙訊號。
半導體記憶體裝置的就緒狀態可以意味著半導體記憶體裝置完成了其內部操作且當前等待操作。例如，內部操作可以包括由控制器1200指示的編程操作、讀取操作或抹除操作。
半導體記憶體裝置的繁忙狀態可以意味著半導體記憶體裝置當前正在運行其內部操作。
與本公開的實施例不同的是，當多個半導體記憶體裝置分別連接至專門的就緒-繁忙線時，就緒-繁忙線的數量增大。這可以導致控制器1200的輸入/輸出引腳的數量增大，從而導致記憶體系統1000的面積增大。根據圖1中的實施例，第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可 以共用單個就緒-繁忙線RBL，以減小記憶體系統1000的面積。
控制器1200可以透過公共通道CH來控制半導體記憶體裝置SMD1至SMD4的所有操作。控制器1200可以在半導體記憶體裝置SMD1至SMD4與主機(系統)之間介面。在一種實施方式中，控制器1200可以以韌體來實施。
回應於來自主機系統的請求或從控制器1200內部產生的請求，控制器1200可以透過公共通道CH來指示半導體記憶體裝置SMD1至SMD4。控制器1200可以指示半導體記憶體裝置SMD1至SMD4來執行編程操作、讀取操作或抹除操作等。
控制器1200可以將第一晶片選擇訊號CE1至第四晶片選擇訊號CE4分別發送給第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4。
在編程操作期間，控制器1200可以致能晶片選擇訊號CE1至CE4中的一個晶片選擇訊號來選擇半導體記憶體裝置SMD1至SMD4中的一個半導體記憶體裝置。然後，控制器1200可以透過公共通道CH來提供用於選中的半導體記憶體裝置的編程命令、位址和要被儲存的資料。接下來，選中的半導體記憶體裝置可以將資料編程在由位址指示的儲存區中。
在讀取操作期間，控制器1200可以致能晶片選擇訊號CE1至CE4中的一個晶片選擇訊號來選擇半導體記憶體裝置SMD1至SMD4中的一個半導體記憶體裝置。然後，控制器1200可以透過公共通道CH來提供用於選中的半導體記憶體裝置的讀取命令和相關位址。接下來，選中的半導體記憶體裝置可以從由位址指示的儲存區讀取資料，並透過通道CH來將讀取的資料輸出給 控制器1200。
在抹除操作期間，控制器1200可以致能晶片選擇訊號CE1至CE4中的一個晶片選擇訊號來選擇半導體記憶體裝置SMD1至SMD4中的一個半導體記憶體裝置。然後，控制器1200可以透過公共通道CH來提供用於選中的半導體記憶體裝置的抹除命令和相關位址。接下來，選中的半導體記憶體裝置可以從由位址指示的儲存區抹除數據。
控制器1200可以透過就緒-繁忙線RBL連接至半導體記憶體裝置SMD1至SMD4。控制器1200可以透過就緒-繁忙線RBL來從半導體記憶體裝置SMD1至SMD4接收就緒-繁忙訊號，並基於就緒-繁忙訊號來判斷第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的哪一個半導體記憶體裝置處於就緒狀態。在此之後，控制器1200可以選擇第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的處於就緒狀態的一個半導體記憶體裝置並指示選中的半導體記憶體裝置。例如，控制器1200可以指示選中的半導體記憶體裝置來執行編程操作、讀取操作或抹除操作。
圖2是來自半導體記憶體裝置SMD1至SMD4之中的一個半導體記憶體裝置SMD1的方塊圖。
參見圖2，半導體記憶體裝置SMD1可以包括輸入/輸出線IO1至IO8、晶片選擇線CL、就緒-繁忙線RBL、寫入致能線WEL、讀取致能線REL、位址鎖存致能線ALEL和命令鎖存致能線CLEL。
輸入/輸出線IO1至IO8可以連接至通道CH。半導體記憶體裝置SMD1可以透過輸入/輸出線IO1至IO8和通道CH來與控制器1200通訊。
半導體記憶體裝置SMD1可以透過晶片選擇線CL來接收對應 的晶片選擇訊號CE1。半導體記憶體裝置SMD1可以透過就緒-繁忙線RBL輸出就緒-繁忙訊號。
可以明白的是，雖然未在圖1中示出，但半導體記憶體裝置SMD1可以透過寫入致能線WEL、讀取致能線REL、位址鎖存致能線ALEL和命令鎖存致能線CLEL而連接至控制器1200。在一種實施方式中，共用單個通道CH的半導體記憶體裝置SMD1至SMD4可以分別共用寫入致能線WEL、讀取致能線REL、位址鎖存致能線ALEL和命令鎖存致能線CLEL。
寫入致能訊號、讀取致能訊號、位址鎖存致能訊號和命令鎖存致能訊號可以分別透過寫入致能線WEL、讀取致能線REL、位址鎖存致能線ALEL和命令鎖存致能線CLEL而被從控制器1200提供給第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的每個半導體記憶體裝置。
寫入致能訊號的致能可以導致資料透過通道CH從控制器1200傳輸至選中的半導體裝置。例如，當第一晶片選擇訊號CE1被致能且寫入致能訊號被致能時，資料可以透過通道CH而被從控制器1200傳輸至第一半導體記憶體裝置SMD1。
讀取致能訊號的致能可以導致資料從選中的半導體記憶體裝置的傳輸。例如，當第一晶片選擇訊號CE1被致能且讀取致能訊號被致能時，資料可以透過通道CH而被從第一半導體記憶體裝置SMD1傳輸至控制器1200。
可以注意到，當對應的晶片選擇訊號CE1被致能而寫入致能訊號和讀取致能訊號二者都未被致能時，資料不能在第一半導體記憶體裝置SMD1與控制器1200之間傳送。
當位址鎖存致能訊號被致能時，相關位址可以透過通道CH而被 發送至選中的半導體記憶體裝置。當命令鎖存致能訊號被致能時，相關命令可以透過通道CH而被發送至選中的半導體記憶體裝置。
當第一晶片選擇訊號CE1、寫入致能訊號和命令鎖存致能訊號被致能時，那麼第一半導體記憶體裝置SMD1可以透過通道CH從控制器1200接收命令。例如，當寫入致能訊號被觸發時，第一半導體記憶體裝置SMD1可以獲取該命令。
當第一晶片選擇訊號CE1、寫入致能訊號和位址鎖存致能訊號被致能時，第一半導體記憶體裝置SMD1可以透過通道CH從控制器1200接收位址。例如，當寫入致能訊號被觸發時，第一半導體記憶體裝置SMD1可以獲取該位址。
當第一晶片選擇訊號CE1和寫入致能訊號被致能而位址鎖存致能訊號和命令鎖存致能訊號被失能時，第一半導體記憶體裝置SMD1可以透過通道CH來從控制器1200接收要被儲存的資料。例如，當寫入致能訊號被觸發時，第一半導體記憶體裝置SMD1可以獲取要被儲存的資料。
當晶片選擇訊號CE1和讀取致能訊號被致能時，第一半導體記憶體裝置SMD1可以透過通道CH來將資料發送至控制器1200。例如，第一半導體記憶體裝置SMD1可以回應於讀取致能訊號而輸出儲存的資料。
圖3是各個半導體記憶體裝置SMD1至SMD4的一個實施例的方塊圖。
參見圖3，半導體記憶體裝置100可以包括記憶胞陣列110、週邊電路120和就緒-繁忙訊號產生器130。
記憶胞陣列110可以透過字元線WL連接至位址解碼器121。記 憶胞陣列110可以透過位線BL耦接至讀寫電路123。
記憶胞陣列110可以包括多個記憶體區塊。多個記憶體區塊中的每個記憶體區塊可以包括多個頁。多個頁中的每個頁可以包括多個記憶胞。在一種實施方式中，多個記憶胞可以以非揮發性記憶胞來實施。在一種實施方式中，每個記憶胞可以以單位準單元結構或多位準單元結構來實施。
週邊電路120可以包括位址解碼器121、電壓產生器122、讀寫電路123、輸入/輸出電路124和控制邏輯125。
位址解碼器121可以透過字元線WL連接至記憶胞陣列110。位址解碼器121可以在控制邏輯125的控制下控制字元線WL。位址解碼器121可以從控制邏輯125接收位址ADDR。
在一種實施方式中，半導體記憶體裝置100可以基於頁來執行編程操作和讀取操作。在編程操作和/或讀取操作期間，位址ADDR可以包括區塊位址(block address)和行位址(row address)。位址解碼器121可以對來自提供的位址ADDR的區塊位址解碼。位址解碼器121可以根據解碼的區塊位址來選擇單個記憶體區塊。位址解碼器121還可以對來自提供的位址ADDR的行位址解碼。位址解碼器121可以根據解碼的行位址來選擇選中的記憶體區塊的字元線中的一個字元線。這樣，單個頁可以被選中。
在一種實施方式中，在抹除操作期間，位址ADDR可以包括區塊位址。位址解碼器121可以對區塊位址解碼，並根據解碼的區塊位址來選擇單個記憶體區塊。
在一種實施方式中，位址解碼器121可以包括區塊解碼器、行解碼器和位址緩衝器等。
電壓產生器122可以在控制邏輯125的控制下操作。電壓產生器122可以使用供給至半導體記憶體裝置100的外部電源電壓來產生內部電源電壓。例如，電壓產生器122可以透過對外部電源電壓的調節來產生內部電源電壓。產生的內部電源電壓可以被供給至半導體記憶體裝置100的可使用內部電壓作為操作電壓的位址解碼器121、讀寫電路123、輸入/輸出電路124、控制邏輯125和就緒-繁忙訊號產生器130。
電壓產生器122可以使用外部電壓和/或內部電壓來產生多個電壓。在一種實施方式中，電壓產生器122可以包括用來接收內部電壓的多個泵電容器(pumping capacitor)。電壓產生器122可以在控制邏輯125的控制下透過對泵電容器的選擇性啟動來產生多個電壓。例如，電壓產生器122可以產生要被施加至字元線WL的各種電壓，並將產生的電壓輸出給位址解碼器121。
讀寫電路123可以透過位元線BL而連接至記憶胞陣列110。讀寫電路123可以在控制邏輯125的控制下操作。
在編程操作期間，讀寫電路123可以將要被儲存的資料DATA從輸入/輸出電路124發送至位元線BL。基於資料DATA，記憶胞被選中然後被編程。在讀取操作期間，讀寫電路123可以透過位元線BL從選中的記憶胞讀取儲存的資料，並將資料DATA輸出給輸入/輸出電路124。在抹除操作期間，讀寫電路123可以浮置位元線BL。
在一種實施方式中，讀寫電路123可以包括頁緩衝器或頁寄存器、行選擇電路等。
控制邏輯125可以連接至位址解碼器121、電壓產生器122、讀寫電路123、輸入/輸出電路124和就緒-繁忙訊號產生器130。控制邏輯125可 以從輸入/輸出電路124接收命令CMD和位址ADDR。控制邏輯125可以回應於命令CMD而控制半導體記憶體裝置100的所有操作。控制邏輯125可以將位址ADDR發送至位址解碼器121。
控制邏輯125可以連接至晶片選擇線CL。當晶片選擇訊號CE被致能時，控制邏輯125可以控制週邊電路120或輸入/輸出電路124來在第一模式下操作。在第一模式下，相關的半導體裝置可以與外部設備(例如，控制器1220)通訊。當晶片選擇訊號CE被失能時，控制邏輯125可以控制週邊電路120或輸入/輸出電路124來在第二模式下操作。在第二模式下，相關的半導體裝置不能與外部設備通訊。
當晶片選擇訊號CE被致能時，控制邏輯125可以回應於寫入致能訊號的觸發而控制輸入/輸出電路124來接收資料。當命令鎖存致能訊號被致能時，控制邏輯125可以接收命令CMD。當位址鎖存致能訊號被致能時，控制邏輯125可以接收位址ADDR。當命令鎖存致能訊號和位址鎖存致能訊號二者都未被致能時，控制邏輯125可以接收要被儲存的資料DATA，並控制輸入/輸出電路124來將資料DATA發送至讀寫電路123。
當晶片選擇訊號CE被致能時，控制邏輯125可以回應於讀取致能訊號的觸發而控制輸入/輸出電路124來將儲存的資料DATA輸出給外部設備。
另一方面，控制邏輯125可以基於半導體記憶體裝置100的操作狀態來產生狀態訊號STS，並將產生的狀態訊號STS輸出給就緒-繁忙訊號產生器130。狀態訊號STS可以指示週邊電路120是處於就緒狀態還是繁忙狀態。例如，控制邏輯125可以在週邊電路120執行內部操作時或在週邊電路120處 於繁忙狀態時致能狀態訊號STS。控制邏輯125可以在週邊電路120完成內部操作時或在外部電路120處於就緒狀態時失能狀態訊號STS。
就緒-繁忙訊號產生器130可以連接至晶片選擇線CL。在本公開的一個實施例中，當提供的晶片選擇訊號CE被致能時，就緒-繁忙訊號產生器130可以根據狀態訊號STS來對就緒-繁忙線RBL施加偏壓。偏置到就緒-繁忙線RBL的電壓可以作為就緒-繁忙訊號RBS。對於就緒-繁忙訊號產生器130，將參照圖5和圖6來進行詳細描述。
在一種實施方式中，半導體記憶體裝置100可以以快閃記憶體裝置來實施。
圖4是圖3中的半導體記憶體裝置100的操作方法的流程圖。
參見圖3和圖4，在步驟S110處，可以對與半導體記憶體裝置100相對應的晶片選擇訊號CE是否被致能進行判斷。當晶片選擇訊號CE被致能時，該方法前進至步驟S120。當晶片選擇訊號CE未被致能時，該方法前進至步驟S130。
在步驟S120處，基於週邊電路120是處於就緒狀態還是繁忙狀態來產生就緒-繁忙訊號RBS。即，當晶片選擇訊號CE被致能時，可以供給就緒-繁忙訊號RBS。在一種實施方式中，當晶片選擇訊號CE被致能時，就緒-繁忙線RBL可以被致能或被失能。
在步驟S130處，不產生就緒-繁忙訊號RBS。在一種實施方式中，當晶片選擇訊號CE未被致能時，無論週邊電路120是處於就緒狀態還是繁忙狀態，就緒-繁忙線RBL都可以被失能。
請復參見圖1，為了判斷單個半導體記憶體裝置是處於就緒狀態 還是繁忙狀態，控制器1200可以致能晶片選擇訊號CE1至CE4之中的與該半導體記憶體裝置相對應的晶片選擇訊號CE，而失能與其他半導體記憶體裝置相對應的晶片選擇訊號。在一種實施方式中，可以失能寫入致能訊號和讀取致能訊號。在這種情況下，即使晶片選擇訊號CE被致能，控制器1200也不能透過公共通道CH來與對應的半導體記憶體裝置通訊。對應的半導體記憶體裝置的就緒-繁忙訊號產生器130可以回應於對晶片選擇訊號CE的致能而輸出就緒-繁忙訊號RBS。除透過晶片選擇訊號CE而被選中的半導體記憶體裝置之外的其他半導體記憶體裝置不能輸出就緒-繁忙訊號RBS，因為它們的對應的晶片選擇訊號被失能。相應地，當半導體記憶體裝置SMD1至SMD4共用就緒-繁忙線RBL時，控制器1200可以引用選中的單個半導體記憶體裝置。
可選地，可以假定無論晶片選擇訊號CE如何半導體記憶體裝置SMD1至SMD4中的每個都可以輸出就緒-繁忙訊號RBS。即，半導體記憶體裝置SMD1至SMD4中的每個都可以基於其操作狀態來對就緒-繁忙線RBL施加偏壓。例如，處於繁忙狀態的半導體記憶體裝置可以將就緒-繁忙線RBL偏置為接地電壓，而處於就緒狀態的半導體記憶體裝置可以浮置就緒-繁忙線RBL。在此情形下，當半導體記憶體裝置SMD1至SMD4中的至少一個處於繁忙狀態時，就緒-繁忙線RBL可以被偏置為接地電壓。當半導體記憶體裝置SMD1至SMD4全部處於就緒狀態時，就緒-繁忙線RBL可以被浮置。因此，當半導體記憶體裝置SMD1至SMD4中的至少一個處於繁忙狀態時，不可能透過就緒-繁忙線RBL來找到半導體記憶體裝置SMD1至SMD4之中的剩餘半導體記憶體裝置中的哪一個處於繁忙狀態或就緒狀態。因此，即使當半導體記憶體裝置SMD1至SMD4的剩餘部分處於就緒狀態時，控制器1200由於半導體記憶體裝置SMD1至 SMD4的一部分的繁忙狀態而不能判斷半導體記憶體裝置SMD1至SMD4中的哪個半導體記憶體裝置處於就緒狀態。為此，控制器1200不能為處於就緒狀態的半導體記憶體裝置立即指示新的操作。
而且，可以假定控制器1200可透過狀態讀取命令經由通道CH的傳輸來判斷半導體記憶體裝置SMD1至SMD4中的每個的工作狀態。例如，控制器1200可以致能晶片選擇訊號CE1至CE4中的一個，且可以經由通道CH來執行針對對應的半導體記憶體裝置的狀態讀取操作。這種狀態讀取操作的重複可以導致通道CH的負載的增大。例如，用於檢查特定半導體裝置的操作狀態的重複狀態讀取操作可以導致控制器1200與剩餘半導體記憶體裝置之間透過公共通道CH的通訊時間減少。
根據本公開的一個實施例，半導體記憶體裝置100可以回應於晶片選擇訊號CE而輸出就緒-繁忙訊號RBS。控制器1200可以根據就緒-繁忙訊號RBS來判斷半導體記憶體裝置SMD1至SMD4的與致能的晶片選擇訊號CE相對應的操作狀態。因此，當半導體記憶體裝置SMD1至SMD4共用單個就緒-繁忙線RBL時，控制器1200可以選擇半導體記憶體裝置SMD1至SMD4中的一個，並立即引用選中的半導體記憶體裝置的操作狀態。因此，記憶體系統1000可以具有提高的操作速度。
圖5是圖3中的就緒-繁忙訊號產生器130的一個實施例的方塊圖。
參見圖5，就緒-繁忙訊號產生器130可以包括就緒-繁忙訊號產生模組131、晶片選擇訊號檢測器132和三態緩衝器135。
就緒-繁忙訊號產生模組131可以接收狀態訊號STS。就緒-繁忙 訊號產生模組131可以經由其第一輸出節點NDa輸出狀態訊號STS。例如，當狀態訊號STS被致能時，第一輸出節點NDa可以具有邏輯值“高”。當狀態訊號STS被失能時，第一輸出節點NDa可以具有邏輯值“低”。就緒-繁忙訊號產生模組131可以經由其第二輸出節點NDb輸出恆定電壓。例如，該恆定電壓可以為接地電壓。
當晶片選擇訊號CE被致能時，晶片選擇訊號檢測器132可以將第一輸出節點NDa的狀態訊號STS輸出至開關節點NDc。當晶片選擇訊號CE被失能時，晶片選擇訊號檢測器132可以阻擋第一輸出節點NDa的狀態訊號STS。晶片選擇訊號檢測器132可以包括反相器(inverter)133和及閘(AND gate)134。反相器133可以將晶片選擇訊號CE反相並將反相的晶片選擇訊號CE輸出至及閘134。在一種實施方式中，晶片選擇訊號CE可以被致能為邏輯值“低”。當晶片選擇訊號CE具有邏輯值“低”時，反相器133可以將邏輯值“高”輸出至及閘134。因此，當晶片選擇訊號CE被致能時，及閘134可以將第一輸出節點NDa的狀態訊號STS輸出至開關節點NDc。當晶片選擇訊號CE被失能時，第一輸出節點NDa的狀態訊號STS可以被阻擋。
三態緩衝器135可以根據開關節點NDc的邏輯值來將第二輸出節點NDb與就緒-繁忙線RBL電耦接。當開關節點NDc的邏輯值為“高”時，三態緩衝器135可以從第二輸出節點NDb將恆定電壓(例如，接地電壓)輸出至就緒-繁忙線RBL。就緒-繁忙訊號RBS可以被致能為邏輯值“低”。當開關節點NDc的邏輯值為“低”時，三態緩衝器135可以浮置就緒-繁忙線RBL。例如，就緒-繁忙線RBL可以耦接至高阻抗。就緒-繁忙訊號RBS可以被失能為浮置。
即，當晶片選擇訊號CE被致能時，第二輸出節點NDb的恆定電壓可以被輸出至就緒-繁忙線RBL，或者就緒-繁忙線RBL可以根據狀態訊號STS而被浮置。
圖6圖示了就緒-繁忙訊號產生器130基於晶片選擇訊號CE的輸出的表格。
參見圖6，當晶片選擇訊號CE被致能為具有邏輯值“低”時，就緒-繁忙訊號RBS取決於狀態訊號STS。當半導體記憶體裝置100進入繁忙狀態從而狀態訊號STS具有邏輯值“高”時，就緒-繁忙訊號RBS可以被致能為具有邏輯值“低”。當半導體記憶體裝置100進入就緒狀態從而狀態訊號STS具有邏輯值“低”時，就緒-繁忙訊號RBS可以被失能為浮置。
與此相反的是，當晶片選擇訊號CE被失能為具有邏輯值“高”時，無論狀態訊號STS如何，就緒-繁忙訊號RBS都可以被失能為浮置。
圖7是圖1中的控制器1200的操作方法的流程圖。
參見圖1和圖7，在步驟S210處，控制器1200可以致能晶片選擇訊號CE1至CE4中的任意一個。然後，控制器1200可以失能寫入致能訊號和讀取致能訊號。因此，在無經由通道CH的資料傳輸的情況下，晶片選擇訊號CE可以被提供以確定半導體記憶體裝置的操作狀態。
在步驟S220處，控制器1200可以檢測經由就緒-繁忙線RBL傳輸的就緒-繁忙訊號RBS。就緒-繁忙訊號RBS可以經由就緒-繁忙線RBL而從第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4中的與被致能的晶片選擇訊號CE相對應的一個半導體記憶體裝置傳輸。
在步驟S230處，控制器1200可以判斷就緒-繁忙訊號RBS是否 被致能。例如，就緒-繁忙訊號RBS可以被致能為具有邏輯值“低”，以及可以被失能為浮置。
在步驟S240處，控制器1200可以在就緒-繁忙訊號RBS被致能時確定對應的半導體記憶體裝置處於繁忙狀態。在步驟S250處，控制器1200可以在就緒-繁忙訊號RBS被失能時確定對應的半導體記憶體裝置處於就緒狀態。
圖8是根據本公開的一種實施方式的記憶體系統2000的方塊圖。
參見圖8，記憶體系統2000可以包括多個半導體記憶體裝置SMD1至SMD4以及控制器2200。
第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以經由單個公共通道CH來與控制器1200通訊。第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以耦接至公共就緒-繁忙線RBL。
與參照圖1至圖7而描述的記憶體系統1000不同的是，第一半導體記憶體裝置SMD1至第四半導體記憶體裝置SMD4可以劃分為多個記憶體組，且每個記憶體組中的半導體記憶體裝置可以共用單個晶片選擇訊號CE。在圖8的示例中，第一半導體記憶體裝置SMD1與第二半導體記憶體裝置SMD2可以共用第一晶片選擇訊號CE1，而第三半導體記憶體裝置SMD3與第四半導體記憶體裝置SMD4可以共用第二晶片選擇訊號CE2。
在一種實施方式中，控制器2200可以透過對單個晶片選擇訊號CE的致能來選擇單個記憶體組。然後，控制器2200可以透過添加資料位元至位址ADDR以指示選中記憶體組中的半導體記憶體裝置來從選中記憶體組中選 擇單個半導體記憶體裝置。
圖9是圖8中的記憶體系統2000的變型的方塊圖。
參見圖9，單個記憶體組可以用單個封裝體來實施。在圖9中，第一半導體記憶體裝置SMD1和第二半導體記憶體裝置SMD2可以形成以單個封裝體來實施的第一記憶體組2110。而且，第三半導體記憶體裝置SMD3和第四半導體記憶體裝置SMD4可以形成以另一單個封裝體來實施的第二記憶體組2120。在一種實施方式中，每個記憶體組可以體現單個邏輯單元LUN。
圖10是圖8中的半導體記憶體裝置SMD1至SMD4中的每個的實施例200的方塊圖。
參見圖10，半導體記憶體裝置200可以包括記憶胞陣列210、週邊電路220和就緒-繁忙訊號產生器230。週邊電路220可以包括位址解碼器221、電壓產生器222、讀寫電路223、輸入/輸出電路224和控制邏輯225。位址解碼器221、電壓產生器222、讀寫電路223、輸入/輸出電路224和控制邏輯225可以類似於參照圖3至圖7而描述的位址解碼器121、電壓產生器122、讀寫電路123、輸入/輸出電路124和控制邏輯125。
就緒-繁忙訊號產生器230可以連接至晶片選擇線CL、位址鎖存致能線ALEL和命令鎖存致能線CLEL。透過晶片選擇線CL、位址鎖存致能線ALEL和命令鎖存致能線CLEL，就緒-繁忙訊號產生器230可以分別接收晶片選擇訊號CE、位址鎖存致能訊號ALE和命令鎖存致能訊號CLE。晶片選擇訊號CE、位址鎖存致能訊號ALE和命令鎖存致能訊號CLE也可以被供給至控制邏輯225。
在本公開的一種實施方式中，就緒-繁忙訊號產生器230可以透 過引用晶片選擇訊號CE、位址鎖存致能訊號ALE和命令鎖存致能訊號CLE而根據狀態訊號STS來對就緒-繁忙線RBL施加偏壓。施加至就緒-繁忙線RBL的偏置電壓可以充當就緒-繁忙訊號RBS。
圖11是圖10中的半導體記憶體裝置200的操作方法的流程圖。
參見圖8和圖11，在步驟S310處，可以對晶片選擇訊號CE是否被致能進行判斷。當晶片選擇訊號CE被致能時，該方法可以前進至步驟S120。當晶片選擇訊號CE未被致能時，該方法可以前進至步驟S130。
在步驟S320處，可以對透過位址鎖存致能訊號ALE和命令鎖存致能訊號CLE來限定的控制位元是否具有預定值進行判斷。在肯定情況下，該方法可以前進至步驟S330，而在否定的情況下，該方法可以前進至步驟S340。
在一種實施方式中，在半導體記憶體裝置之間，預定值可以具有不同的值。例如，第一半導體記憶體裝置SMD1可以對應於邏輯值“00”；第二半導體記憶體裝置SMD2可以對應於邏輯值“01”；第三半導體記憶體裝置SMD3可以對應於邏輯值“10”；以及第四半導體記憶體裝置SMD4可以對應於邏輯值“11”。
在此方法中，可以透過控制位元來選擇半導體記憶體裝置SMD1至SMD4之中的透過晶片選擇訊號CE而選中的選中記憶體組中的半導體記憶體裝置。因此，當兩個或更多個半導體記憶體裝置共用單個晶片選擇訊號CE時，可以透過位址鎖存致能訊號和命令鎖存致能訊號來選擇選中記憶體組中包括的半導體記憶體裝置中的一個。
在步驟S330處，可以根據週邊電路120是處於就緒狀態還是處於繁忙狀態來產生就緒-繁忙訊號RBS。在步驟S340處，可以不產生就緒-繁忙 訊號RBS。
圖12是圖10中的就緒-繁忙訊號產生器230的一個實施例的方塊圖。
參見圖12，就緒-繁忙訊號產生器230可以包括就緒-繁忙訊號產生模組231、晶片選擇訊號檢測器232和三態緩衝器237。
就緒-繁忙訊號產生模組231可以接收狀態訊號STS。就緒-繁忙訊號產生模組231可以經由其第一輸出節點NDa輸出狀態訊號STS，以及可以經由其第二輸出節點NDb輸出恆定電壓，例如，接地電壓。
當晶片選擇訊號CE被致能且透過位址鎖存致能訊號ALE和命令鎖存致能訊號CLE限定的控制位元具有預定值時，晶片選擇訊號檢測器232可以將狀態訊號STS從第一輸出節點NDa輸出至開關節點NDc。晶片選擇訊號檢測器232可以包括反相器233、狀態請求訊號產生模組234以及第一及閘235和第二及閘236。反相器233可以將晶片選擇訊號CE反相，並將反相的晶片選擇訊號CE輸出至第一及閘235。
當透過位址鎖存致能訊號ALE和命令鎖存致能訊號CLE限定的控制位元具有預定值時，狀態請求訊號產生模組234可以將狀態請求訊號SRS致能為具有邏輯值“高”。狀態請求訊號SRS可以被傳送至第一及閘235。例如，當狀態請求訊號產生模組234被包括在第一半導體記憶體裝置SMD1中時，對應的預定值可以具有邏輯值“00”。當狀態請求訊號產生模組234被包括在第二半導體記憶體裝置SMD2中時，對應的預定值可以具有邏輯值“01”。當狀態請求訊號產生模組234被包括在第三半導體記憶體裝置SMD3中時，對應的預定值可以具有邏輯值“10”。當狀態請求訊號產生模組234被包括在第四半導 體記憶體裝置SMD4中時，對應的預定值可以具有邏輯值“11”。
第一及閘235可以施加“及(AND)”運算至反相的晶片選擇訊號CE與狀態請求訊號SRS。當反相的晶片選擇訊號CE具有邏輯值“高”且狀態請求訊號SRS具有邏輯值“高”時，第一及閘235可以輸出邏輯值“高”。
當第一及閘235的輸出具有邏輯值“高”時，第二及閘236可以將狀態訊號STS從第一輸出節點NDa輸出至開關節點NDc。當第一及閘235的輸出具有邏輯值“低”時，第二及閘236可以不允許輸出狀態訊號STS。
三態緩衝器237可以根據開關節點NDc處的邏輯值而電連接在第二輸出節點NDb與就緒-繁忙線RBL之間。
當晶片選擇訊號CE被致能且透過位址鎖存致能訊號ALE和命令鎖存致能訊號CLE限定的控制位元具有預定值時，可以將恆定電壓(例如，接地電壓)從第二輸出節點NDb輸出至就緒-繁忙線RBL，或者可以根據狀態訊號STS來浮置就緒-繁忙線RBL。
圖13是就緒-繁忙訊號產生器230基於晶片選擇訊號CE、位址鎖存致能訊號ALE和命令鎖存致能訊號CLE的輸出的表格。
參見圖13，當透過位址鎖存致能訊號ALE和命令鎖存致能訊號CLE限定的控制位元具有邏輯值“00”時，就緒-繁忙訊號產生器230可以產生如以上關於圖6描述的就緒-繁忙訊號RBS。將理解的是，雖然未在圖13中示出，但當透過位址鎖存致能訊號ALE和命令鎖存致能訊號CLE限定的控制位元不具有邏輯值“00”時，無論晶片選擇訊號CE和狀態訊號STS如何，就緒-繁忙訊號產生器230都可以將就緒-繁忙訊號RBS失能為浮置。
根據本公開的實施方式，當單個晶片選擇訊號CE可以在兩個或 更多個半導體記憶體裝置之間共用時，可以透過位址鎖存致能訊號和命令鎖存致能訊號來選擇半導體記憶體裝置中的一個。因此，控制器2200在無額外線路的情況下選擇單個半導體記憶體裝置，並立即引用選中的半導體記憶體裝置的操作狀態。
圖14是圖8中的控制器2200的操作方法的流程圖。
參見圖8和圖14，在步驟S410處，控制器2200可以致能晶片選擇訊號CE1和CE2中的一個。此時，控制器2200可以失能寫入致能訊號和讀取致能訊號。
在步驟S420處，控制器2200可以輸出位址鎖存致能訊號ALE和命令鎖存致能訊號CLE以選擇透過晶片選擇訊號CE1和CE2中的被致能的一個晶片選擇訊號選擇的記憶體組中包括的單個半導體記憶體裝置，位址鎖存致能訊號ALE和命令鎖存致能訊號CLE包括具有預定值的控制位元。
在步驟S430處，控制器2200可以檢測經由就緒-繁忙線RBL傳輸的就緒-繁忙訊號RBS。在步驟S440處，控制器2200可以判斷就緒-繁忙訊號RBS是否被致能。例如，就緒-繁忙訊號RBS可以被致能為具有邏輯值“低”，以及可以被失能為浮置。在步驟S450處，當就緒-繁忙訊號RBS被致能時，控制器2200可以確定選中的半導體記憶體裝置處於繁忙狀態。在步驟S460處，當就緒-繁忙訊號RBS被失能時，控制器2200可以確定選中的半導體記憶體裝置處於就緒狀態。
圖15是根據本公開的一種實施方式的記憶體系統3000的方塊圖。
參見圖15，記憶體系統3000可以包括多個半導體記憶體裝置 SMD11至SMD14和SMDk1至SMDk4以及控制器3200。多個半導體記憶體裝置SMD11至SMD14和SMDk1至SMDk4可以經由第一通道CH1至第k通道CHk連接至控制器3200。控制器3200可以分別經由第一通道CH1至第k通道CHk來控制半導體記憶體裝置。在此方法中，記憶體系統3000可以提供更大的儲存面積。
將理解的是，雖然在圖15中省略了就緒-繁忙線RBL，但共用單個通道的半導體記憶體裝置可以耦接至單個就緒-繁忙線。類似於上述的關於圖3的描述，控制器3200可以將晶片選擇訊號供給至共用單個通道的半導體記憶體裝置。類似於上述的關於圖8和圖9的描述，共用單個通道的半導體記憶體裝置可以劃分為多個記憶體組，且在此情況下，控制器3200可以將晶片致能訊號分別供給至記憶體組。
根據本公開的實施方式，半導體記憶體裝置可以回應於晶片選擇訊號而輸出就緒-繁忙訊號RBS。當半導體記憶體裝置共用就緒-繁忙線時，控制器可以選擇單個半導體記憶體裝置，且立即引用選中的半導體記憶體裝置的操作狀態。結果，在記憶體系統中可以實現提高的操作速度。
在本文中已經公開了本公開的示例實施例，儘管採用了特定術語，但僅以一般意義和描述性意義來使用和解釋它們，而非出於限制的目的。在一些情況下，如自提交本申請之日起對於本發明所屬技術領域中具有通常知識者而言所將明顯的是，除非另外明確指出，否則關於特定實施例描述的特徵、特性和/或元件可以單獨使用，或者結合關於其他實施例而描述的特徵、特性和/或元件來使用。相應地，本發明所屬技術領域中具有通常知識者將理解的是，在不脫離由所附申請專利範圍所闡述的本發明的精神和範圍的情況下，可以作 出形式和細節上的各種改變。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶胞陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀寫電路
124‧‧‧輸入/輸出電路
125‧‧‧控制邏輯
130‧‧‧就緒-繁忙訊號產生器
ADDR‧‧‧位址
BL‧‧‧位元線
CE‧‧‧晶片選擇訊號
CL‧‧‧晶片選擇線
CMD‧‧‧命令
DATA‧‧‧資料
RBL‧‧‧就緒-繁忙線
RBS‧‧‧就緒-繁忙訊號
STS‧‧‧狀態訊號
WL‧‧‧字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括：多個記憶胞；週邊電路，適用於控制記憶胞且在第一模式和第二模式下操作，第一模式與晶片選擇訊號的致能相對應，第二模式與晶片選擇訊號的失能相對應；以及就緒-繁忙訊號產生器，適用於在晶片選擇訊號的致能期間根據週邊電路是處於就緒狀態還是繁忙狀態來對就緒-繁忙線施加偏壓，其中，在第一模式下允許半導體記憶體裝置與外部設備之間的通訊，以及其中，在第二模式下不允許半導體記憶體裝置與外部設備之間的通訊。
  2. 如請求項1所述之半導體記憶體裝置，其中，就緒-繁忙訊號產生器還在晶片選擇訊號的失能期間，無論週邊電路是處於就緒狀態還是繁忙狀態都失能就緒-繁忙線。
  3. 如請求項1所述之半導體記憶體裝置，其中，在晶片選擇訊號的致能期間，就緒-繁忙訊號產生器分別根據週邊電路的就緒狀態和繁忙狀態來失能就緒-繁忙線以及致能就緒-繁忙線。
  4. 如請求項1所述之半導體記憶體裝置，其中，就緒-繁忙訊號產生器施加偏置電壓作為提供給外部設備的就緒-繁忙訊號，偏置電壓被施加至就緒-繁忙線。
  5. 如請求項1所述之半導體記憶體裝置，其中，就緒-繁忙線被另一個半導體記憶體裝置共用。
  6. 如請求項1所述之半導體記憶體裝置，其中，就緒-繁忙訊號產生器包括就緒-繁忙訊號產生模組，就緒-繁忙訊號產生模組適用於經由其第一端子和第二端子分別輸出狀態訊號和恆定電壓，以及狀態訊號指示週邊電路是處於就緒狀態還是繁忙狀態。
  7. 如請求項6所述之半導體記憶體裝置，其中，在晶片選擇訊號的致能期間，就緒-繁忙訊號產生器根據第一端子處的狀態訊號來將所述恆定電壓從第二端子輸出至就緒-繁忙線。
  8. 如請求項6所述之半導體記憶體裝置，其中，就緒-繁忙訊號產生器還包括：晶片選擇訊號檢測器，適用於在晶片選擇訊號的致能期間允許狀態訊號從其第一端子輸出至其第三端子，以及在晶片選擇訊號的失能期間不允許狀態訊號從其第一端子輸出至其第三端子；以及三態緩衝器，適用於根據從第三端子輸出的狀態訊號來將所述恆定電壓從第二端子輸出至就緒-繁忙線。
  9. 如請求項8所述之半導體記憶體裝置，其中，三態緩衝器在第三端子的輸出具有低邏輯值時將所述恆定電壓輸出至第四端子，以及在第三端子的輸出具有高邏輯值時浮置第四端子，以及第四端子耦接至就緒-繁忙線。
  10. 如請求項1所述之半導體記憶體裝置，其中，週邊電路接收讀取致能訊號和寫入致能訊號，週邊電路在晶片選擇訊號和讀取致能訊號的致能期間將資料輸出至外部設備，週邊電路在晶片選擇訊號和寫入致能訊號的致能期間從外部設備接收資料，以及週邊電路在晶片選擇訊號致能且讀取致能訊號和寫入 致能訊號二者失能期間不允許半導體記憶體裝置與外部設備之間的資料通訊。
  11. 如請求項1所述之半導體記憶體裝置，其中，週邊電路接收位址鎖存致能訊號和命令鎖存致能訊號，週邊電路在晶片選擇訊號和位址鎖存致能訊號的致能期間從外部設備接收位址，以及週邊電路在晶片選擇訊號和命令鎖存致能訊號的致能期間從外部設備接收命令。
  12. 如請求項11所述之半導體記憶體裝置，其中，就緒-繁忙訊號產生器接收包括控制位元的位址鎖存致能訊號和命令鎖存致能訊號，並在晶片選擇訊號被致能且控制位元具有預定值時根據週邊電路是處於就緒狀態還是繁忙狀態來對就緒-繁忙線施加偏壓。
  13. 如請求項11所述之半導體記憶體裝置，其中，就緒-繁忙訊號產生器包括狀態請求訊號產生模組，狀態請求訊號產生模組適用於接收位址鎖存致能訊號和命令鎖存致能訊號並根據控制位元來產生狀態請求訊號，就緒-繁忙訊號產生器在晶片選擇訊號和狀態請求訊號的致能期間根據週邊電路是處於就緒狀態還是繁忙狀態來對就緒-繁忙線施加偏壓。
  14. 一種記憶體系統，包括：多個半導體記憶體裝置，耦接至單個通道；以及控制器，耦接至所述通道，且適用於響應於晶片選擇訊號中的被致能的一個晶片選擇訊號來選擇半導體記憶體裝置之中的一個半導體記憶體裝置，以及適用於透過所述通道來與選中的半導體記憶體裝置通訊，其中，控制器還透過就緒-繁忙線耦接至所述多個半導體記憶體裝置， 其中，控制器還在被致能的晶片選擇訊號的致能期間透過檢測經由就緒-繁忙線而從選中的半導體記憶體裝置提供的就緒-繁忙訊號來判斷選中的半導體記憶體裝置是處於就緒狀態還是繁忙狀態。
  15. 如請求項14所述之記憶體系統，其中，控制器還在選中的半導體記憶體裝置被確定為處於就緒狀態時經由所述通道來為選中的半導體記憶體裝置指示操作，以及所述操作包括編程操作、讀取操作和抹除操作中的一種。
  16. 如請求項14所述之記憶體系統，其中，控制器還將寫入致能訊號和讀取致能訊號傳輸至所述多個半導體記憶體裝置，控制器在晶片選擇訊號中的一個晶片選擇訊號的致能期間以及寫入致能訊號的致能期間經由所述通道將資料輸出至選中的半導體記憶體裝置，控制器在晶片選擇訊號中的一個晶片選擇訊號的致能期間以及讀取致能訊號的致能期間經由所述通道從選中的半導體記憶體裝置接收資料，以及控制器在晶片選擇訊號中的一個晶片選擇訊號致能且讀取致能訊號和寫入致能訊號二者失能期間不允許經由所述通道與選中的半導體記憶體裝置的資料通訊。
  17. 如請求項16所述之記憶體系統，其中，控制器還在晶片選擇訊號中的一個晶片選擇訊號的致能期間且讀取致能訊號和寫入致能訊號二者的失能期間從就緒-繁忙線檢測就緒-繁忙訊號。
  18. 如請求項14所述之記憶體系統，其中，控制器還將位址鎖存致能訊號和命令鎖存致能訊號傳輸至所述多個半導體記憶體裝置，控制器在晶片選擇訊號中的一個晶片選擇訊號的致能期間且位址鎖存致能訊號的致能期間經由所述通道將位址輸出至選中的半導體記憶體裝置，以及控制器在晶片選擇訊號中的 一個晶片選擇訊號的致能期間且命令鎖存致能訊號的致能期間經由所述通道將命令輸出至選中的半導體記憶體裝置。
  19. 如請求項18所述之記憶體系統，其中，所述多個半導體記憶體裝置劃分為多個記憶體組，且晶片選擇訊號被分別傳輸至所述記憶體組，以及控制器還傳輸包括控制位元的位址鎖存致能訊號和命令鎖存致能訊號，並基於就緒-繁忙訊號來判斷透過控制位元指定的半導體記憶體裝置是處於就緒狀態還是繁忙狀態，所述控制位元指定了所述記憶體組中的透過晶片選擇訊號中的被致能的一個晶片選擇訊號而選擇的一個記憶體組中所包括的半導體記憶體裝置。
  20. 一種記憶體系統，包括適用於共用單個就緒-繁忙線的多個半導體記憶體裝置，其中，每個半導體記憶體裝置包括：週邊電路，適用於控制半導體記憶體裝置的記憶胞且在第一模式和第二模式下操作，第一模式與晶片選擇訊號的致能相對應，第二模式與晶片選擇訊號的失能相對應；以及就緒-繁忙訊號產生器，適用於在晶片選擇訊號的致能期間根據週邊電路是處於就緒狀態還是繁忙狀態來對單個就緒-繁忙線施加偏壓，其中，在第一模式下允許半導體記憶體裝置與外部設備之間的通訊，以及其中，在第二模式下不允許半導體記憶體裝置與外部設備之間的通訊。
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