CN115440258A - 平衡不同电压源之间的电流消耗 - Google Patents

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Abstract

本申请案涉及平衡不同电压源之间的电流消耗。一种设备包含与第一电压源耦合的电压调节器，所述第一电压源为核心存储器电路系统供应电力。第一晶体管耦合于所述电压调节器的输出与输入/输出I/O电路系统之间。第二晶体管耦合于第二电压源与所述I/O电路系统之间，所述第二电压源为I/O缓冲器集供电。与所述第一晶体管和所述第二晶体管的栅极耦合的控制逻辑将执行包含以下操作的操作：致使激活所述第二晶体管以准许电流从所述第二电压源流到所述I/O电路系统；响应于检测到从所述I/O电路系统的电流汲取满足第一阈值准则，致使激活所述第一晶体管；和致使在期间通过所述第一电压源和所述第二电压源为所述I/O电路系统供电的时间间隔内解除激活所述第二晶体管。

Description

平衡不同电压源之间的电流消耗
技术领域
本公开的实施例大体上涉及存储器子系统，且更具体来说，涉及平衡不同电压源之间的电流消耗。
背景技术
存储器子系统可以包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
发明内容
在一个方面中，本公开提供一种设备，其包括：电压调节器，其与第一电压源耦合，所述第一电压源为存储器装置的核心存储器电路系统供应电力；第一晶体管，其耦合于所述电压调节器的输出与所述存储器装置的输入/输出(I/O)电路系统之间；第二晶体管，其耦合于第二电压源与所述I/O电路系统之间，所述第二电压源为I/O缓冲器集供电；和控制逻辑，其与所述第一晶体管和所述第二晶体管的栅极耦合，所述控制逻辑执行包括以下操作的操作：致使激活所述第二晶体管以准许电流从所述第二电压源流到所述I/O电路系统；响应于检测到从所述I/O电路系统的电流汲取满足第一阈值准则，致使激活所述第一晶体管；和致使在期间通过所述第一电压源和所述第二电压源为所述I/O电路系统供电的时间间隔内解除激活所述第二晶体管。
在另一方面中，本公开提供一种系统，其包括：第一电压源，其为存储器装置的核心存储器电路系统供应电力；电压调节器，其与所述第一电压源耦合；第一晶体管，其耦合于所述电压调节器的输出与输入/输出(I/O)电路系统之间；第二电压源，其为所述存储器装置的I/O缓冲器集供应电力，所述第一电压源提供高于所述第二电压源的电压的电压；第二晶体管，其耦合于所述第二电压源与所述I/O电路系统之间；和控制逻辑，其与所述第一晶体管和所述第二晶体管的栅极耦合，所述控制逻辑执行包括以下操作的操作：致使激活所述第二晶体管以准许电流从所述第二电压源流到所述I/O电路系统；响应于检测到从所述I/O电路系统的电流汲取满足第一阈值准则，致使激活所述第一晶体管；和致使在期间通过所述第一电压源和所述第二电压源为所述I/O电路系统供电的时间间隔内解除激活所述第二晶体管。
在又一方面中，本公开提供一种方法，其包括：致使使用第一电压源为存储器装置的核心存储器电路系统供电；致使使用第二电压源为所述存储器装置的输入/输出(I/O)缓冲器集供电；通过所述存储器装置的控制逻辑致使在起动所述存储器装置之后即刻激活第一晶体管，所述第一晶体管耦合于所述第二电压源与所述存储器装置的I/O电路系统之间；通过所述控制逻辑响应于检测到来自所述I/O电路系统的电流汲取满足第一阈值准则而致使激活第二晶体管，所述第二晶体管耦合于所述第一电压源的电压调节器与所述I/O电路系统之间；和通过所述控制逻辑致使在期间通过所述第一电压源和所述第二电压源为所述I/O电路系统供电的时间间隔内解除激活所述第一晶体管。
附图说明
根据下文提供的具体实施方式和本公开的各种实施例的附图将更加充分地理解本公开。
图1是根据一些实施例的包含存储器子系统的实例计算系统。
图2是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
图3A是根据实施例的其中通过两个电压源中的较小电压源为输入/输出(I/O)电路系统供电的存储器装置的框图。
图3B是根据另一个实施例的其中通过两个电压源中的较大电压源为I/O电路系统供电的存储器装置的框图。
图4是根据实施例的其中通过两个电压源这两者选择性地为I/O电路系统供电的存储器装置的示意性框图。
图5是说明根据实施例的提供给与图4的两个电压源中的每一个电压源耦合的晶体管的控制逻辑信号的曲线图的图表。
图6是根据实施例的图4的存储器装置的电压调节器的示意性框图。
图7A是根据另一个实施例的其中通过两个电压源这两者选择性地为I/O电路系统供电的存储器装置的示意性框图。
图7B是说明根据实施例的与比较器相关联的曲线图的图表，所述比较器提供反馈给控制逻辑以便控制I/O电路系统汲取的电流量。
图8A是根据各种实施例的通过两个电压源中的一个或两个选择性地转换为I/O电路系统供电的实例方法的流程图。
图8B是说明根据各种实施例的与本文中所论述的存储器装置和图8A的方法关联的控制信号、供应电压以及供应电流和负载电流的曲线图的图表。
图9是根据实施例的从两个电压源中的一个到两个选择性地转换为I/O电路系统供电的实例方法的流程图。
图10是本公开的实施方案可在其中操作的实例计算机系统的框图。
具体实施方式
本公开的方面针对于平衡不同电压源之间的电流消耗。存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个组件(例如存储数据的存储器装置)的存储器子系统。主机系统可提供数据以存储于存储器子系统处，且可请求从存储器子系统检索数据。
存储器子系统可以包含高密度非易失性存储器装置，其中当没有电力被供应到存储器装置时需要数据的保持。非易失性存储器装置的一个实例为与非(NAND)存储器装置。下文参考图1描述非易失性存储器装置的其它实例。非易失性存储器装置是一或多个存储器裸片的封装。每个裸片可以包含一或多个平面。对于一些类型的非易失性存储器装置(例如，NAND装置)，每个平面包含物理块的集合。每个块包含页的集合。每一页包含存储器单元集(“单元”)。单元是存储信息的电子电路。取决于单元类型，单元可存储一或多个二进制信息位，且具有与所存储的位数相关的各种逻辑状态。逻辑状态可以由二进制值(例如，“0”和“1”或这类值的组合)表示。
在某些存储器装置中，可通过第一电压源为存储器单元和其它核心存储器电路系统(例如页缓冲器等等)供电，同时通过辅助(或第二)电压源为输入/输出(I/O)缓冲器供电。第一电压源(例如，电压共集电极或Vcc)通常可具有大于第二电压源(本文中还被称作Vccq)的电压的电压。第二电压源(Vccq)可适于为I/O缓冲器供电，并且在一些情况下，也为耦合于核心存储器电路系统与I/O缓冲器之间的I/O电路系统供电。因此，I/O电路系统可被视为在NAND核心电路与I/O缓冲器之间来回移动数据的大数据串行器。
在一些存储器装置中，如果来自第二电压源的电流预算限值(例如，Iccq)足以驱动I/O电路外加I/O缓冲器，那么所有电力可由第二电压源提供。然而，如果来自第二电压源的电流预算限值不足以驱动I/O电路(随着I/O电路系统增大，在较大存储器装置中会出现这种情况)，那么所有电力可由第一电压源(Vcc)提供。仅通过第一电压源(而非第二电压源)驱动I/O电路系统可能带来某些电力损耗，需要使用专用电压调节器，所述专用电压调节器又采用大的去电容(decapacitive)滤波器。另外，使用电压调节器可能会引入与接通时间和输出电压稳定性有关的设计问题，将更详细地进行论述。
本公开的方面通过提供如下存储器装置来解决以上和其它缺陷：使得能够选择性使用第一电压源和第二电压源这两者，包含当从第二电压源切换到第一电压源时的转变时段(例如，混合模式)以使得第一电压源可在时间间隔期间缓慢斜降。一旦第一电压源提供足以为I/O电路系统供电的电流，控制逻辑便可消除从第二电压源获得电力。响应于检测到供应给I/O电路系统的电流下降量大到足够使第二电压源再次可作为电力供应器的单独来源，控制逻辑可切换回到第二电压源供应电力并且关闭从第一电压源开始的路径。
更具体地，在各种实施例中，电压调节器与第一电压源(Vcc)耦合，且第一晶体管(例如，第一开关)耦合于电压调节器的输出与存储器装置的I/O电路系统之间。第二晶体管(例如，第二开关)可耦合于第二电压源(Vccq)与I/O电路系统之间。另外，控制逻辑可与第一晶体管和第二晶体管的栅极耦合。控制逻辑可执行如下操作：致使激活第二晶体管以准许电流例如在存储器装置起动之后即刻从第二电压源流到I/O电路系统。响应于检测到来自I/O电路系统的电流汲取满足第一阈值准则，控制逻辑可致使激活第一晶体管。控制逻辑可另外致使在期间通过第一电压源和第二电压源例如以混合模式为I/O电路系统供电的时间间隔内解除激活第二晶体管(例如，使用线性斜降信号)。
在这些实施例中，一旦通过第一电压源提供给I/O电路系统的电压超过第二电压源提供的电压，控制逻辑即刻致使完全解除激活第二晶体管，例如进入放大器模式。电压调节器可为运算放大器以允许反馈机制来控制偏移消除。在检测到I/O电路系统的电流汲取的下降满足第二阈值准则之后，控制逻辑可即刻致使完全解除激活第一晶体管并且完全激活第二晶体管以返回到其中第一电压源不辅助提供电力给I/O电路系统的短接模式。
因此，根据本公开的一些实施例实施的系统和方法的优点包含但不限于避免上文列出的始终停留在通过第一电压源(Vcc)为I/O电路系统供电的模式中的缺点，而是在需要满足来自I/O电路系统的电流汲取时可以平滑地转变到这类模式中。因此，选择性使用这两个电压源使得能够当不需要第一电源时，转变回到通过第二电压源(Vcc)提供电力，这更具电力效率。将论述其它优点，并且还有一些其它优点对受益于本公开的本领域的技术人员来说将是显而易见的。
图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类的组合。
存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)，及各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网市售装置中的计算机)，或这类包含存储器和处理装置的计算装置。
计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与……耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如不具有介入组件)，无论有线或无线，包含例如电连接、光学连接、磁连接等连接。
主机系统120可包括处理器芯片组和由所述处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用例如存储器子系统110将数据写入到存储器子系统110并从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1说明作为实例的存储器子系统110。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的一些实例包含“与非”(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来进行位存储。另外，与许多基于闪存的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包括例如二维NAND(2D NAND)和三维NAND(3D NAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可存储一个位每单元。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)和四层级单元(QLC)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分，以及MLC部分、TLC部分或QLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。
虽然描述了非易失性存储器组件，例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路系统以执行本文所描述的操作。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或其它合适的处理器。
存储器子系统控制器115可包含被配置成执行存储在本地存储器119中的指令的处理器117(例如，处理装置)。在所说明的实例中，存储器子系统控制器115的本地存储器119包含被配置成存储指令以用于执行控制存储器子系统110的操作(包含处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程的嵌入式存储器。
在一些实施例中，本地存储器119可以包含存储器寄存器，其存储存储器指针、提取的数据等。本地存储器119还可以包含用于存储微码的只读存储器(ROM)。虽然在图1中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一个实施例中，存储器子系统110不包含存储器子系统控制器115，而是替代地可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。
通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作以及与存储器装置130相关联的逻辑块地址(如，逻辑块地址(LBA)、名称空间)与物理块地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可另外包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统120接收的命令转换为命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换为主机系统120的信息。
存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可以包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，其可从存储器子系统控制器115接收地址且对地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以在存储器装置130的一或多个存储器单元上执行操作。外部控制器(例如，存储器系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130是受管理存储器装置，其包含具有裸片上的控制逻辑(例如，本地媒体控制器135)和用于同一存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。举例来说，存储器装置130可表示具有体现在其上的一些控制逻辑(例如，本地媒体控制器135)的单个裸片。在一些实施例中，可省略存储器子系统110的一或多个组件。
在一个实施例中，存储器装置130包含控制逻辑113，其可用以接收来自供应给I/O电路系统的电流的反馈并且控制第一晶体管和第二晶体管的栅极以选择性地启用对两个不同电压源的使用。通过控制逻辑113的此选择性控制可例如取决于每个电压源的电流预算限值和来自I/O电路系统的电流汲取的量，可通过第一电压源和第二电压源中的任一个或两个为所述I/O电路系统供电。
图2是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统的存储器子系统控制器115(例如，图1的存储器子系统110)形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。存储器子系统控制器115(例如，在存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置130包含逻辑上布置成行和列的存储器单元阵列204。逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列204的至少一部分的存储器单元(未个别地说明)能够经编程为至少两个目标数据状态中的一个。
提供行解码电路系统208和列解码电路系统210以解码地址信号。接收地址信号并对地址信号进行解码以存取存储器单元阵列204。存储器装置130还包含输入/输出(I/O)控制电路系统212，其用以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器214与I/O控制电路系统212和行解码电路系统208和列解码电路系统210通信以在解码之前锁存地址信号。命令寄存器224与I/O控制电路系统212和控制逻辑216通信以锁存传入命令。
控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令控制对存储器单元阵列204的存取，并生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135配置成对存储器单元阵列204执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统208和列解码电路系统210通信，以响应于地址控制行解码电路系统208和列解码电路系统210。本地媒体控制器135还可与I/O控制电路系统212、其它I/O电路系统以及I/O缓冲器耦合，所述I/O缓冲器缓冲正在存储到存储器单元阵列204中或正从存储器单元阵列204读出的数据。
本地媒体控制器135还与高速缓冲寄存器218通信。高速缓存寄存器218锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列204正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器218传递到数据寄存器22以传送到存储器单元阵列204；接着可将新数据从I/O控制电路212锁存于高速缓冲寄存器218中。在读取操作期间，数据可从高速缓冲寄存器218传送到I/O控制电路212以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器220传送到高速缓冲寄存器218。高速缓冲寄存器218和/或数据寄存器220可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器可另外包含感测装置(图2中未示出)，其用以例如通过感测连接到存储器单元阵列204的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器222可与I/O控制电路系统212和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。
存储器装置130经由控制链路232从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用(CE#)、命令锁存启用(CLE)、地址锁存启用(ALE)、写入启用(WE#)、读取启用(RE#)和写入保护(WP#)。取决于存储器装置130的性质，可另外经由控制链路232接收额外或替代性控制信号(未示出)。存储器装置130经由多路复用的输入/输出(I/O)总线234从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线234将数据输出到存储器子系统控制器115。
举例来说，可在I/O控制电路系统212处经由I/O总线234的输入/输出(I/O)引脚[7:0]接收命令并且接着可将所述命令写入到命令寄存器224中。可在I/O控制电路系统212处经由I/O总线234的输入/输出(I/O)引脚[7:0]接收地址并且接着可将所述地址写入到地址寄存器214中。可在I/O控制电路系统212处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据并且接着可将所述数据写入到高速缓冲寄存器218中。随后可将数据写入到数据寄存器220中以用于编程存储器单元阵列204。
在实施例中，可省略高速缓冲寄存器218，且可将数据直接写入到数据寄存器220中。还可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路系统和信号并且已简化图2的存储器装置130。应认识到，参考图2所描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图2的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以进行图2的单个块组件的功能性。
另外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图3A是根据实施例的其中通过两个电压源中的较小电压源为输入/输出(I/O)电路系统312供电的存储器装置330A的框图。图3B是根据另一个实施例的其中通过两个电压源中的较大电压源为I/O电路系统312供电的存储器装置330B的框图。存储器装置330A和330B中的每一个可包含核心存储器电路系统304、I/O缓冲器集316以及耦合于核心存储器电路系统304与I/O缓冲器316之间的I/O电路系统312，核心存储器电路系统304可包含存储器单元阵列204、页缓冲器和高速缓存器，以及参考图2论述的其它电路系统。I/O电路系统312可包含I/O控制电路系统212以及其它I/O电路系统，所述其它I/O电路系统可理解为用作在核心存储器电路系统304和I/O缓冲器316之间来回移动数据的大数据串行器。举例来说，I/O缓冲器316将在数据等待写入到核心存储器电路系统304或从核心存储器电路系统304读出并发送到主机系统120时缓冲所述数据。
在各种实施例中，第一电压源是电压共集电极(Vcc)源，为核心存储器电路系统304提供主要电力，所述核心存储器电路系统304是最大的电力消耗者。在一些实施例中，还提供第二电压源(或Vccq)以便为I/O缓冲器316供电并且任选地还为I/O电路系统供电。因而，第一电压源通常可具有高于第二电压源的电压的电压，且因此可在更为耗电的I/O电路的情况下供应更多电流或电力。
在图3A的实施例中，为便于说明，核心存储器电路系统304所需的电流是第一电流(I1)，I/O电路系统312所需的电流可为第二电流(I2)，I/O缓冲器316所需的电流可为第三电流(I3)。如由图3A的最右边图式所指示，Vccq的电流预算限值是Iccq限值，其可处置电流I2和I3。在电流I2和I3以组合方式接近Iccq限值时，存在足够的电流预算限值，且因此，此实施例可能不需要来自Vcc的较大电压的帮助。
在另一实施例中，图3B说明组合的电流I2和I3将如何超过电流预算限值Iccq。因此，为I/O电路系统312供电可切换到由第一电压源(Vcc)供电。在此实施例中，存储器装置330B另外包含耦合于Vcc与I/O电路系统312之间的电压调节器317。电压调节器317可调节来自Vcc的电压以供应第二电流I2，同时Vcc还供应第一电流，Icc电流限值可满足所述第一电流，如由图3B中的最右边图式所说明。然而，使用电压调节器317可能带来某些电力损耗和电压处理需求。另外，使用电压调节器317可引入与接通时间和输出电压稳定性有关的设计问题。举例来说，电压调节器317可能无法在待机和空闲模式期间供电。另外，电压调节器317将需要对供应额外电压快速做出反应，但它本身又是不会快速接通的类型的电组件。最后，电压调节器317将需要避开在调节器接通时的电压环状效应和瞬变，例如，这将需要管理大的去电容滤波器。因此，在起动时采用电压调节器317并且作为管理为I/O电路系统312设置电力供应器的永久性解决方案会存在缺点。
图4是根据实施例的其中通过两个电压源这两者选择性地为I/O电路系统312供电的存储器装置430的示意性框图。这两个电压源(或电源)可包含本文中先前所论述的第一电压源(Vcc)和第二电压源(Vccq)。存储器装置320可包含用以为I/O电路系统312供应第一电压源(Vcc)的电压调节器417，其可为运算放大器。在一个实施例中，电压调节器417是图3B的电压调节器317。电压调节器417可接收第二电压源(Vccq)以便执行偏移消除，如将参考图6更详细描述。
在各种实施例中，存储器装置430包含耦合于电压调节器417的输出与存储器装置430的I/O电路系统312之间的第一晶体管421(或第一开关)。存储器装置430可另外包含耦合于第二电压源(Vccq)与I/O电路系统312之间的第二晶体管425(或第二开关)，所述第二电压源为I/O缓冲器集316供电。因为第一晶体管421和第二晶体管425各自与I/O电路系统312耦合，所以第一晶体管421和第二晶体管425中的每一个的源极端子也在引向I/O电路系统312的节点Vcclo处耦合在一起。第一晶体管417的漏极可与电压调节器417耦合，且第二晶体管425的漏极可与第二电压源(Vccq)耦合。在一些实施例中，第一晶体管421和第二晶体管425各自为n型互补型金属氧化物半导体(NMOS)晶体管。在其它实施例中，第一晶体管421和第二晶体管425各自为p型互补型金属氧化物半导体(PMOS)晶体管。
图5是说明根据实施例的提供给与图4的两个电压源中的每一个电压源耦合的第一晶体管421和第二晶体管425的控制逻辑信号的曲线图的图表。在各种实施例中，存储器装置430另外包含与第一晶体管421的栅极(“EN”)和第二晶体管425的栅极(“JOIN”)耦合的控制逻辑113，以便促进第一电压源和第二电压源之间的电力供应器供应电力的选择性传送。控制逻辑113可适于执行操作，包含致使激活第二晶体管425以准许电流从第二电压源(Vccq)流到I/O电路系统412。仅激活第二晶体管425在图5中说明为第一“短接”时段，指示设置于Vccq与Vcclo之间的低电阻路径。
另外参考图4-5，由控制逻辑113执行的操作可另外包含响应于检测到来自I/O电路系统312的电流汲取满足第一阈值准则，致使激活第一晶体管。所述第一阈值准则可包含满足预先确定的电流值，超过从第二电压源(Vccq)汲取的第二电流的电流预算限值。图5中说明的此“混合”时间段使得存储器装置430能够将来自Vcc和Vccq这两者的电流提供给I/O电路系统312。所述操作可另外包含在其中通过第一电压源(Vcc)和第二电压源(Vccq)为I/O电路系统312供电的时间间隔(例如混合时段)期间致使解除激活第二晶体管425。在一个实施例中，控制逻辑113可缓慢地解除激活第二晶体管425。举例来说，控制逻辑113可致使第二晶体管425从完全激活以线性方式斜变到完全解除激活。通过缓慢地解除激活(或关断)第二晶体管425，电压调节器417可有效地斜升为提供较高电压，且因此使得电压调节器417能够在初始化电压调节器417的输出时保持稳定。以此方式，电压调节器417避免需要快速接通，避免环状效应和瞬变，并且避免需要大的去电容电路系统。举例来说，调节器放大器417的输出上的小电容器可足以吸收任何电压浪涌。
继续参考图4-5，所述操作可另外包含检测Vcclo处的电压何时变得高于电压调节器417的输出(例如，负电压)，此后，所述操作可包含致使完全解除激活第二晶体管425。第二晶体管425的解除激活可标记混合模式中的混合时段或操作的结束。存储器装置430可因此进入操作的“放大器”时段或放大器模式，其中仅第一电压源(Vcc)为I/O电路系统312提供电力供应。所述操作可另外包含检测I/O电路系统312的电流汲取的下降满足第二阈值准则。此第二准则可包含降至低于预先确定的电流，其中对两个电压源的电压需求可转回到短接时段或操作模式。因此，所述操作另外包含致使完全解除激活第一晶体管421并且致使完全激活第二晶体管425。以此方式，控制逻辑113可在第一电压源和第二电压源(例如其为两个不同的电力域)之间选择性地并且流畅地引导为I/O电路系统312供电。
图6是根据实施例的图4的存储器装置430的电压调节器417的示意性框图。在一些实施例中，电压调节器417可包含运算放大器617、耦合于第二电压源(Vccq)与运算放大器617的正输入端子之间的第一分压器630，以及耦合于运算放大器617的输出与运算放大器617的负输入端子之间的第二分压器640。在一个实施例中，第一分压器630的顶部电阻器(R1)可通过修整值进行调整(并且可变)以将运算放大器的偏移消除设置在第二电压源的电压的至少百分之一内。在一个实施例中，所述修整值经设置以使得运算放大器617的正输入端子处的输入电压在第二电压源(Vccq)供应的电压的数毫伏内。电压调节器417可另外包含输出级650，其包含NMOS(或PMOS)晶体管库。
图7A是根据另一个实施例的其中通过两个电压源这两者选择性地为I/O电路系统供电的存储器装置730的示意性框图。存储器装置730可包含控制逻辑713，其可为先前提及的控制逻辑113的部分或是所述控制逻辑113的补充。如前所述，控制逻辑713可与第一晶体管421和第二晶体管425的栅极耦合。标签Ron_1是指第一晶体管421的小内阻且标签Ron_2是指第二晶体管425的小内阻。另外，“ampout”信号可理解为电压放大器417的输出。
在各种实施例中，存储器装置730另外包含第一比较器721，其具有来自第一晶体管421的漏极和源极的输入并且借助于数字反馈将指示是否满足第二阈值准则的输出信号(Hi_curr)提供给控制逻辑713。此第二准则可包含I(Vcclo)降至低于预先确定的电流，其中对两个电压源的电压需求可转回到短接时段或操作模式。使第一比较器721跨第一晶体管421可用作在第一比较器721的电压阈值下跨Ron_1的电流感测操作。在一个实施例中，第一比较器721的源输入还连接到通向电压调节器417的负输入线的反馈线。
在各种实施例中，存储器装置730另外包含第二比较器725，其具有来自第二晶体管425的漏极和源极的输入并且借助于数字反馈将指示是否满足第一阈值准则的输出信号(Det_drop)提供给控制逻辑713。所述第一阈值准则可包含满足预先确定的电流值，所述预先确定的电流值超过从第二电压源(Vccq)汲取的第二电流的电流预算限值(Iccq)。使第二比较器725跨第二晶体管425可用作在第二比较器725的电压阈值下跨Ron_2的电流感测操作。
图7B是说明根据实施例的与比较器相关联的曲线图的图表，所述比较器提供反馈给控制逻辑以便控制I/O电路系统312汲取的电流量。从上到下，曲线图包含I/O电路系统312汲取的电流I、来自第一比较器721的输出信号(Hi_Curr)、通向I/O电路系统312的Vcclo处的与第二比较器725的阈值电压(Vth)重叠的电压电平，以及来自第二比较器725的输出信号(Det_drop)。图7B中的Vcclo曲线图上的电压(V1)可为可指配的以允许选择I(Vcclo)电流的所要值或优选值，此处的电流将开始例如根据电流预算限值规范还由Vcc供应。
在这些实施例中，另外参考图7A，在处于短接模式中时，当信号EN为零时，电压调节器417断开，信号OEN为零，且信号JOIN为一。另外，当信号EN为一时，电压调节器417接通，且根据I/O电路系统312汲取的I(Vcclo)电流的值和图8A中描述的切换顺序来启用第一晶体管421和第二晶体管425。
图8A是根据各种实施例的通过两个电压源中的一个或两个选择性地转换为I/O电路系统供电的实例方法800的流程图。方法800可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法800由图1的本地媒体控制器135的控制逻辑113和/或713和/或逻辑执行。图8B是说明根据各种实施例的与本文中所论述的存储器装置和图8A的方法关联的控制信号、供应电压以及供应电流和负载电流的曲线图的图表。
虽然以特定序列或次序来示出，但是除非另外规定，否则可修改操作的次序。因此，示出的实施例应仅作为实例理解，且示出的操作可以不同次序执行，且一些操作可并行执行。另外，在一些实施例中，可省略一或多个操作。因此，在每一实施例中并不要求所说明的全部操作，且其它处理流程是可能的。
在操作810处，存储器装置在短接模式中操作。更具体地，处理逻辑激活第二晶体管425(其中JOIN＝1)，使第一晶体管427保持解除激活(其中OEN＝0)，并且将第二比较器725的电压阈值(Vt)设置为零(“0”)。在零处，第二比较器的Vt处有V1(参见图7B)，其为某一经编程正电压以用于转变到还通过第一电压源(Vcc)为I/O电路系统312提供电力。
在操作820处，确定电压降。更具体地，处理逻辑确定是否已经触发第二比较器725的输出信号(Det_drop)，例如指示已经满足第一阈值准则。如果未触发第二比较器725的输出信号(值“0”)，那么方法800回到操作810。如果触发了第二比较器725的输出信号(值“1”)，那么方法800转到下一操作模式。
在操作830处，存储器装置转变到混合模式。更具体地，处理逻辑激活第一晶体管421(其中OEN＝1)，同时使第二晶体管425保持激活(JOIN＝1)，例如在混合模式中操作。处理逻辑还将第二比较器725的电压阈值(Vt)设置为值一(“1”)。在值一处，第二比较器725的电压阈值可为小于零的相对小电压值以在检测到负电压时被触发。负电压指示电压输出已超过仅第二电压源(Vccq)提供的电压输出，且因此，不再需要Vccq。
在操作840处，第二电压源斜变断开。更具体地，处理逻辑在其中通过第一电压源(Vcc)和第二电压源(Vccq)例如以混合模式为I/O电路系统312供电的时间间隔期间缓慢地解除激活第二晶体管425。举例来说，处理逻辑可致使JOIN信号朝向零线性地或逐步地斜变以提供从供应电力跨到电压调节器417处于放大器模式中的平滑转变。
在操作850处，确定电压降。更具体地，处理逻辑确定是否已经触发第二比较器725的输出信号(Det_drop)(值“1”)，例如指示已经满足新近设置的电压阈值(Vt)。在满足此新Vt之后，混合模式可即刻结束，原因是不再需要来自Vccq的贡献，且存储器装置可进入放大器模式。如果不满足此值(值“0”)，那么方法800可环回到操作810并且实际上重新开始。
在操作860处，存储器装置转变到放大器模式。更具体地，处理逻辑解除激活第二晶体管425(JOIN＝0)，使得可切断JOIN信号的递减斜变，并且将第一晶体管421保持激活(OEN＝1)。另外，处理逻辑现在关注第一比较器721的输出信号(hi_curr)以检测触发的阈值。
在操作870处，检测到电流降。更具体地，处理逻辑确定是否检测到I/O电路系统312的电流汲取下降。只要电流保持足够高，输出信号(hi_curr)将保持值一(“1”)并且继续到循环通过操作860。然而，响应于电流汲取的足够下降(例如，满足第二阈值准则)，第一比较器721的阈值电压(Vt)将触发到零值(“0”)输出信号(hi_curr)。响应于输出零，所述方法将环回到操作810并且实际上重新开始，将存储器装置放置回到短接模式中。
图9是根据实施例的从两个电压源中的一个到两个选择性地转换为I/O电路系统供电的实例方法900的流程图。所述方法900可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法900由图1的本地媒体控制器135的控制逻辑113和/或713和/或逻辑执行。
虽然以特定序列或次序来示出，但是除非另外规定，否则可修改操作的次序。因此，示出的实施例应仅作为实例理解，且示出的操作可以不同次序执行，且一些操作可并行执行。另外，在一些实施例中，可省略一或多个操作。因此，在每一实施例中并不要求所说明的全部操作，且其它处理流程是可能的。
在操作910处，采用第一电压源。更具体地，存储器装置致使使用第一电压源(Vcc)为存储器装置的核心存储器电路系统供电。
在操作920处，采用第二电压源。更具体地，存储器装置致使使用第二电压源(Vccq)为存储器装置的输入/输出(I/O)缓冲器集供电。
在操作930处，进入短接操作模式。更具体地，存储器装置的处理逻辑致使在存储器装置起动之后即刻激活第一晶体管，所述第一晶体管耦合于第二电压源与存储器装置的I/O电路系统之间。
在操作940处，存储器装置转变到混合模式。更具体地，处理逻辑致使响应于检测到来自所述I/O电路系统的电流汲取满足第一阈值准则而激活第二晶体管，所述第二晶体管耦合于所述第一电压源的电压调节器与所述I/O电路系统之间。
在操作950处，存储器装置通过混合模式。更具体地，处理逻辑致使在期间通过第一电压源和第二电压源为I/O电路系统供电的时间间隔内解除激活第一晶体管。
图10说明计算机系统1000的实例机器，所述实例机器内可执行用于致使所述机器执行本文中所论述的方法中的任一或多种方法的指令集。在一些实施例中，计算机系统1000可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用以执行控制器的操作(例如，执行操作系统以执行对应于图1的控制逻辑113的操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。
所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(依序或以其它方式)指定将由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。
实例计算机系统1000包含处理装置1002、主存储器1004(例如，只读存储器(ROM)、闪存存储器、动态随机存取存储器(DRAM)例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1006(例如，闪存存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统1018，其经由总线1030彼此通信。
处理装置1002表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1002也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等等。处理装置1002被配置成执行指令1026以用于执行本文中所论述的操作和步骤。计算机系统1000可另外包含网络接口装置1008以在网络1020上通信。
数据存储系统1018可包含机器可读存储媒体1024(也称为计算机可读媒体)，其上存储有一或多个指令集1026或体现本文中所描述的方法或功能中的任一或多种的软件。指令1026还可在由计算机系统1000执行期间完全或至少部分地驻存在主存储器1004内和/或处理装置1002内，主存储器1004和处理装置1002也构成机器可读存储媒体。机器可读存储媒体1024、数据存储系统1018和/或主存储器1004可对应于图1的存储器子系统110。
在一个实施例中，指令1026包含用以实施对应于引导不同电源(例如，图1的控制逻辑113)的功能性的指令。虽然在实例实施例中将机器可读存储媒体1024展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”或同样“非暂时性计算机可读媒体”还应被认为包含能够存储供机器执行的一组指令或对所述一组指令进行编码以及使机器执行本公开的方法中的任何一或多种的任何媒体。术语“机器可读存储媒体”因此应被视为包含但不限于固态存储器、光学媒体和磁性媒体。
已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。
然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可以指操控和变换计算机系统的寄存器和存储器内的表示为物理(电子)数量的数据为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文中的操作的设备。这一设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。
本公开可提供为计算机程序产品或软件，其可包含在其上储存有可用以编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、闪存存储器组件等。
在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书和图式。

Claims (20)

1.一种设备，其包括：
电压调节器，其与第一电压源耦合，所述第一电压源为存储器装置的核心存储器电路系统供应电力；
第一晶体管，其耦合于所述电压调节器的输出与所述存储器装置的输入/输出I/O电路系统之间；
第二晶体管，其耦合于第二电压源与所述I/O电路系统之间，所述第二电压源为I/O缓冲器集供电；和
控制逻辑，其与所述第一晶体管和所述第二晶体管的栅极耦合，所述控制逻辑执行包括以下操作的操作：
致使激活所述第二晶体管以准许电流从所述第二电压源流到所述I/O电路系统；
响应于检测到从所述I/O电路系统的电流汲取满足第一阈值准则，致使激活所述第一晶体管；和
致使在期间通过所述第一电压源和所述第二电压源为所述I/O电路系统供电的时间间隔内解除激活所述第二晶体管。
2.根据权利要求1所述的设备，其中所述第一电压源与所述第二电压源相比供应较高电压。
3.根据权利要求1所述的设备，其另外包括具有来自所述第二晶体管的漏极和源极的输入的比较器，其中所述比较器将指示是否满足所述第一阈值准则的输出信号提供给所述控制逻辑。
4.根据权利要求3所述的设备，其中为了在所述时间间隔内解除激活，所述第二晶体管以线性方式从完全激活斜变到完全解除激活，且其中所述操作另外包括：
响应于在所述时间间隔内致使解除激活所述第二晶体管而将用于切断所述比较器的阈值电压改变为小于零的值；和
响应于所述比较器检测到所述值小于零，致使完全解除激活所述第二晶体管。
5.根据权利要求1所述的设备，其中在完全解除激活所述第二晶体管之后，所述操作另外包括：
检测所述I/O电路系统的所述电流汲取的下降满足第二阈值准则；
致使完全解除激活所述第一晶体管；和
致使完全激活所述第二晶体管。
6.根据权利要求5所述的设备，其另外包括具有来自所述第一晶体管的漏极和源极的输入的比较器，其中所述比较器将指示是否满足所述第二阈值准则的输出信号提供给所述控制逻辑。
7.根据权利要求1所述的设备，其中所述第一晶体管和所述第二晶体管各自为n型互补型金属氧化物半导体NMOS晶体管。
8.一种系统，其包括：
第一电压源，其为存储器装置的核心存储器电路系统供应电力；
电压调节器，其与所述第一电压源耦合；
第一晶体管，其耦合于所述电压调节器的输出与输入/输出I/O电路系统之间；
第二电压源，其为所述存储器装置的I/O缓冲器集供应电力，所述第一电压源提供高于所述第二电压源的电压的电压；
第二晶体管，其耦合于所述第二电压源与所述I/O电路系统之间；和
控制逻辑，其与所述第一晶体管和所述第二晶体管的栅极耦合，所述控制逻辑执行包括以下操作的操作：
致使激活所述第二晶体管以准许电流从所述第二电压源流到所述I/O电路系统；
响应于检测到从所述I/O电路系统的电流汲取满足第一阈值准则，致使激活所述第一晶体管；和
致使在期间通过所述第一电压源和所述第二电压源为所述I/O电路系统供电的时间间隔内解除激活所述第二晶体管。
9.根据权利要求8所述的系统，其中所述电压调节器包括运算放大器，另外包括耦合于所述第二电压源与所述运算放大器的正输入端子之间的分压器，其中所述分压器的顶部电阻器可通过修整值进行调整以将所述运算放大器的偏移消除设置在所述第二电压源的电压的至少百分之一内。
10.根据权利要求8所述的系统，其另外包括具有来自所述第二晶体管的漏极和源极的输入的比较器，其中所述比较器将指示是否满足所述第一阈值准则的输出信号提供给所述控制逻辑。
11.根据权利要求10所述的系统，其中为了在所述时间间隔内解除激活，所述第二晶体管以线性方式从完全激活斜变到完全解除激活，且其中所述操作另外包括：
响应于在所述时间间隔内致使解除激活所述第二晶体管而将用于切断所述比较器的阈值电压改变为小于零的值；和
响应于所述比较器检测到所述值小于零，致使完全解除激活所述第二晶体管。
12.根据权利要求8所述的系统，其中在完全解除激活所述第二晶体管之后，所述操作另外包括：
检测所述I/O电路系统的所述电流汲取的下降满足第二阈值准则；
致使完全解除激活所述第一晶体管；和
致使完全激活所述第二晶体管。
13.根据权利要求12所述的系统，其另外包括具有来自所述第一晶体管的漏极和源极的输入的比较器，其中所述比较器将指示是否满足所述第二阈值准则的输出信号提供给所述控制逻辑。
14.根据权利要求8所述的系统，其中所述第一晶体管和所述第二晶体管各自为n型互补型金属氧化物半导体NMOS晶体管。
15.一种方法，其包括：
致使使用第一电压源为存储器装置的核心存储器电路系统供电；
致使使用第二电压源为所述存储器装置的输入/输出I/O缓冲器集供电；
通过所述存储器装置的控制逻辑致使在起动所述存储器装置之后即刻激活第一晶体管，所述第一晶体管耦合于所述第二电压源与所述存储器装置的I/O电路系统之间；
通过所述控制逻辑响应于检测到来自所述I/O电路系统的电流汲取满足第一阈值准则而致使激活第二晶体管，所述第二晶体管耦合于所述第一电压源的电压调节器与所述I/O电路系统之间；和
通过所述控制逻辑致使在期间通过所述第一电压源和所述第二电压源为所述I/O电路系统供电的时间间隔内解除激活所述第一晶体管。
16.根据权利要求15所述的方法，其另外包括通过所述控制逻辑在所述存储器装置的所述起动之后将比较器的阈值电压设置为所述第一阈值准则，所述比较器具有来自所述第一晶体管的漏极和源极的输入。
17.根据权利要求15所述的方法，其另外包括通过所述控制逻辑接收指示满足所述第一阈值准则的比较器状态，所述比较器具有来自所述第一晶体管的漏极和源极的输入。
18.根据权利要求17所述的方法，其中致使在所述时间间隔内解除激活所述第一晶体管包括致使所述第一晶体管以线性方式从完全激活斜变到完全解除激活，其另外包括：
通过所述控制逻辑响应于致使所述第一晶体管在所述时间间隔内解除激活所述第一晶体管而将用于切断所述比较器的阈值电压改变为小于零的值；和
响应于所述比较器检测到所述值小于零，致使完全解除激活所述第一晶体管。
19.根据权利要求15所述的方法，其另外包括：
通过所述控制逻辑在完全解除激活所述第一晶体管之后检测所述I/O电路系统的所述电流汲取的下降满足第二阈值准则；
致使完全解除激活所述第二晶体管；和
致使完全激活所述第一晶体管。
20.根据权利要求19所述的方法，其另外包括通过所述控制逻辑接收指示是否满足所述第二阈值准则的比较器状态，所述比较器具有来自所述第二晶体管的漏极和源极的输入。
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