DE102022001948A1 - Ausgleich des stromverbrauchs zwischen verschiedenen spannungsquellen - Google Patents

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Abstract

Eine Vorrichtung enthält einen Spannungsregler, der mit einer ersten Spannungsquelle gekoppelt ist, die eine Kernspeicherschaltung speist. Ein erster Transistor ist zwischen einem Ausgang des Spannungsreglers und einer Eingabe/Ausgabe-Schaltung (I/O-Schaltung) gekoppelt. Ein zweiter Transistor ist zwischen einer zweiten Spannungsquelle und der I/O-Schaltung gekoppelt, wobei die zweite Spannungsquelle einen Satz von I/O-Puffern speist. Eine mit den Gates des ersten und des zweiten Transistors gekoppelte Steuerlogik ist ausgestaltet, um Operationen durchzuführen, die umfassen: Bewirken, dass der zweite Transistor aktiviert wird, um einen Stromfluss von der zweiten Spannungsquelle zur I/O-Schaltung zu ermöglichen; Bewirken, als Reaktion auf das Erfassen einer Stromaufnahme von der I/O-Schaltung, die ein erstes Grenzwertkriterium erfüllt, dass der erste Transistor aktiviert wird; und Bewirken, dass der zweite Transistors über ein Zeitintervall, während dessen die I/O-Schaltung durch die erste Spannungsquelle und die zweite Spannungsquelle gespeist wird, deaktiviert wird.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung beziehen sich allgemein auf Speicher-Untersysteme und betreffen insbesondere den Ausgleich des Stromverbrauchs zwischen verschiedenen Spannungsquellen.
  • HINTERGRUND
  • Ein Speicher-Untersystem kann eine oder mehrere Speichervorrichtungen enthalten, die Daten speichern. Bei den Speichervorrichtungen kann es sich zum Beispiel um nichtflüchtige und flüchtige Speichervorrichtungen handeln. Allgemein kann ein Host-System ein Speicher-Untersystem verwenden, um Daten in den Speichervorrichtungen zu speichern und um Daten aus den Speichervorrichtungen abzurufen.
  • Figurenliste
  • Die vorliegende Erfindung wird anhand der nachstehenden detaillierten Beschreibung und der beigefügten Zeichnungen verschiedener Ausführungsformen der Erfindung vollständiger verstanden.
    • 1 ist ein beispielhaftes Computersystem gemäß einigen Ausführungsformen, das ein Speicher-Untersystem enthält.
    • 2 ist ein Blockdiagramm einer Speichervorrichtung in Kommunikation mit einem Speicher-Untersystem-Controller eines Speicher-Untersystems gemäß einer Ausführungsform.
    • 3A ist ein Blockdiagramm einer Speichervorrichtung, in der die Eingabe/Ausgabe-Schaltung (I/O-Schaltung) gemäß einer Ausführungsform durch eine kleinere von zwei Spannungsquellen mit Strom versorgt wird.
    • 3B ist ein Blockdiagramm der Speichervorrichtung, in der die I/O-Schaltung gemäß einer anderen Ausführungsform durch eine größere der beiden Spannungsquellen versorgt wird.
    • 4 ist ein schematisches Blockdiagramm einer Speichervorrichtung, bei der die I/O-Schaltung gemäß einer Ausführungsform selektiv von beiden Spannungsquellen versorgt wird.
    • 5 ist eine Darstellung, die Diagramme von Steuerlogiksignalen zeigt, die an Transistoren geliefert werden, die gemäß einer Ausführungsform mit jeder der beiden Spannungsquellen von 4 gekoppelt sind.
    • 6 ist ein schematisches Blockdiagramm eines Spannungsreglers der Speichervorrichtung von 4 gemäß einer Ausführungsform.
    • 7A ist ein schematisches Blockdiagramm einer Speichervorrichtung, in der die I/O-Schaltung gemäß einer anderen Ausführungsform selektiv von beiden Spannungsquellen versorgt wird.
    • 7B ist eine Darstellung, die Diagramme zeigt, die mit Komparatoren in Beziehung stehen, die gemäß einer Ausführungsform eine Rückkopplung zur Steuerlogik liefern, um eine Strommenge zu steuern, die von der I/O-Schaltung entnommen wird.
    • 8A ist ein Flussdiagramm eines beispielhaften Verfahrens zum selektiven Umschaltung der Stromversorgung der I/O-Schaltung mit einer oder beiden Spannungsquellen gemäß verschiedenen Ausführungsformen.
    • 8B ist eine Darstellung, das Diagramme von Steuersignalen, Versorgungsspannungen sowie Versorgungs- und Lastströmen zeigt, die gemäß verschiedenen Ausführungsformen mit den hier diskutierten Speichervorrichtungen und dem Verfahren von 8A in Beziehung stehen.
    • 9 ist ein Flussdiagramm eines beispielhaften Verfahrens zur selektiven Umschaltung der Stromversorgung der I/O-Schaltung von einer auf beide Spannungsquellen gemäß einer Ausführungsform.
    • 10 ist ein Blockdiagramm eines beispielhaften Computersystems, in dem Implementierungen der vorliegenden Erfindung ausgeführt werden können.
  • DETAILLIERTE BESCHREIBUNG
  • Aspekte der vorliegenden Erfindung beziehen sich auf den Ausgleich des Stromverbrauchs zwischen verschiedenen Spannungsquellen. Ein Speicher-Untersystem kann eine Speichervorrichtung, ein Speichermodul oder ein Hybrid aus einem Speichervorrichtung und einem Speichermodul sein. Beispiele für Speichervorrichtungen und Speichermodule werden weiter unten in Verbindung mit 1 beschrieben. Allgemein kann ein Host-System ein Speicher-Untersystem verwenden, das eine oder mehrere Komponenten enthält, wie zum Beispiel Speichervorrichtungen, die Daten speichern. Das Host-System kann Daten zur Verfügung stellen, die in dem Speicher-Untersystem gespeichert werden sollen, und kann Daten anfordern, die aus dem Speicher-Untersystem abgerufen werden sollen.
  • Ein Speicher-Untersystem kann nichtflüchtige Speichervorrichtungen mit hoher Dichte enthalten, bei denen die Speicherung von Daten erwünscht ist, wenn die Speichervorrichtung nicht mit Strom versorgt wird. Ein Beispiel für nichtflüchtige Speichervorrichtungen ist eine Negativ-Und-Speichervorrichtung (NAND-Speichervorrichtung). Weitere Beispiele für nichtflüchtige Speichervorrichtungen werden im Folgenden unter Bezugnahme auf 1 beschrieben. Eine nichtflüchtige Speichervorrichtung ist ein Paket aus einem oder mehreren Speicherelementen bzw. Speicherchips (Memory Die). Jedes Speicherelement kann eine oder mehrere Ebenen enthalten. Bei einigen Typen von nichtflüchtigen Speichervorrichtungen (z.B. NAND-Vorrichtungen) enthält jede Ebene einen Satz physischer Blöcke. Jeder Block umfasst eine Reihe von Seiten. Jede Seite enthält einen Satz von Speicherzellen („Zellen“). Eine Zelle ist eine elektronische Schaltung, die Informationen speichert. Je nach Zellentyp kann eine Zelle ein oder mehrere Bits binärer Informationen speichern und hat verschiedene logische Zustände, die mit der Anzahl der gespeicherten Bits korrelieren. Die logischen Zustände können durch binäre Werte wie „0“ und „1“ oder Kombinationen solcher Werte dargestellt werden.
  • In bestimmten Speichervorrichtungen können die Speicherzellen und andere Kernspeicherschaltungen (wie Seitenpuffer und dergleichen) von einer ersten Spannungsquelle gespeist werden, während die Eingabe/Ausgabe-Puffer (I/O-Puffer) von einer zusätzlichen (oder zweiten) Spannungsquelle gespeist werden. Die erste Spannungsquelle (z.B. der gemeinsame Kollektor oder Vcc) kann allgemein eine höhere Spannung haben als die zweite Spannungsquelle, die hier auch als Vccq bezeichnet wird. Die zweite Spannungsquelle (Vccq) kann zur Versorgung der I/O-Puffer und in einigen Fällen auch der I/O-Schaltung dienen, die zwischen den Kernspeicherschaltungen und den I/O-Puffern angeschlossen ist. Somit können die I/O-Schaltungen als große Daten-Serialisierer angesehen werden, die Daten zwischen den NAND-Kernschaltungen und den I/O-Puffern hin und her bewegen.
  • Wenn in einigen Speichervorrichtungen das Strombudget-Limit (z.B. Iccq) von der zweiten Spannungsquelle ausreicht, um die I/O-Schaltungen zusätzlich zu den I/O-Puffern zu betreiben, kann die gesamte Leistung von der zweiten Spannungsquelle bereitgestellt werden. Wenn jedoch das Strombudget-Limit der zweiten Spannungsquelle nicht ausreicht, um die I/O-Schaltungen zu betreiben, was bei größeren Speichervorrichtungen mit zunehmender Anzahl von I/O-Schaltungen der Fall sein wird, kann die gesamte Leistung von der ersten Spannungsquelle (Vcc) bereitgestellt werden. Das Betreiben der I/O-Schaltungen mit nur der ersten Spannungsquelle (anstelle der zweiten Spannungsquelle) kann gewisse Leistungsverluste mit sich bringen und erfordert die Verwendung eines speziellen Spannungsreglers, der wiederum einen großen dekapazitiven Filter verwendet. Darüber hinaus kann die Verwendung des Spannungsreglers Konstruktionsprobleme im Zusammenhang mit Einschaltzeiten und Ausgangsspannungsstabilität mit sich bringen, worauf noch näher eingegangen wird.
  • Durch Aspekte der vorliegenden Erfindung werden die obigen und andere Mängel behoben, indem eine Speichervorrichtung zur Verfügung gestellt wird, die eine selektive Verwendung sowohl der ersten als auch der zweiten Spannungsquelle ermöglicht, einschließlich einer Übergangsperiode (z.B. Hybridmodus) beim Umschalten von der zweiten Spannungsquelle zur ersten Spannungsquelle, so dass die erste Spannungsquelle während eines Zeitintervalls langsam heruntergefahren werden kann. Sobald die erste Spannungsquelle einen ausreichenden Strom für die Versorgung der I/O-Schaltung liefert, kann die Steuerlogik die Stromzufuhr von der zweiten Spannungsquelle abschalten. Als Reaktion auf das Erfassen eines Abfalls des Stroms, der der I/O-Schaltung zugeführt wird, der ausreichend hoch ist, so dass die zweite Spannungsquelle wieder als alleinige Quelle der Stromversorgung dienen kann, kann die Steuerlogik wieder zurück auf die zweite Spannungsquelle umschalten, die den Strom liefert, und den Pfad von der ersten Spannungsquelle abschalten.
  • Insbesondere ist in verschiedenen Ausführungsformen ein Spannungsregler mit der ersten Spannungsquelle (Vcc) gekoppelt, und ein erster Transistor (z.B. ein erster Schalter) ist zwischen einem Ausgang des Spannungsreglers und der I/O-Schaltung der Speichervorrichtung angeschlossen. Ein zweiter Transistor (z.B. ein zweiter Schalter) kann zwischen einer zweiten Spannungsquelle (Vccq) und der I/O-Schaltung angeschlossen sein. Ferner kann eine Steuerlogik mit den Gates des ersten Transistors und des zweiten Transistors gekoppelt sein. Die Steuerlogik kann Operationen durchführen, die bewirken, dass der zweite Transistor aktiviert wird, um einen Stromfluss von der zweiten Spannungsquelle zur I/O-Schaltung zu ermöglichen, z.B. beim Starten der Speichervorrichtung. Als Reaktion auf das Erfassen einer Stromaufnahme von der I/O-Schaltung, die ein erstes Grenzwertkriterium erfüllt, kann die Steuerlogik das Aktivieren des ersten Transistors veranlassen. Die Steuerlogik kann ferner bewirken, dass der zweite Transistor deaktiviert wird (z.B. unter Verwendung eines linear abfallenden Rampensignals), und zwar über ein Zeitintervall, in dem die I/O-Schaltung von der ersten Spannungsquelle und der zweiten Spannungsquelle mit Strom versorgt wird, z.B. im Hybridmodus.
  • In diesen Ausführungsformen veranlasst die Steuerlogik, wenn die von der ersten Spannungsquelle an die I/O-Schaltung gelieferte Spannung die von der zweiten Spannungsquelle gelieferte Spannung übersteigt, dass der zweite Transistor vollständig deaktiviert wird, um z.B. in einen Verstärkermodus einzutreten. Der Spannungsregler kann ein Operationsverstärker sein, um einen Rückkopplungsmechanismus zur Steuerung der Offset-Aufhebung zu ermöglichen. Wenn ein Abfall der Stromaufnahme der I/O-Schaltung festgestellt wird, der ein zweites Grenzwertkriterium erfüllt, kann die Steuerlogik bewirken, dass der erste Transistor vollständig deaktiviert und der zweite Transistor vollständig aktiviert wird, um in einen Kurzschlussmodus zurückzukehren, in dem die erste Spannungsquelle nicht zur Stromversorgung der I/O-Schaltung beiträgt.
  • Zu den Vorteilen der Systeme und Verfahren, die gemäß einigen Ausführungsformen der vorliegenden Erfindung implementiert werden, gehören daher, aber nicht hierauf beschränkt, das Vermeiden der oben aufgeführten Nachteile, die sich daraus ergeben, dass die I/O-Schaltung während der ganzen Zeit über die erste Spannungsquelle (Vcc) mit Strom versorgt wird, wobei gleichzeitig ein reibungsloser Übergang in einen solchen Modus ermöglicht wird, wenn dies erforderlich ist, um die Stromaufnahme der I/O-Schaltung zu decken. So ermöglicht die selektive Nutzung beider Spannungsquellen den Übergang zurück zur Stromversorgung durch die zweite Spannungsquelle (Vcc), die energieeffizienter ist, wenn die erste Spannungsquelle nicht benötigt wird. Weitere Vorteile werden erörtert, und noch andere werden für Fachleute, die mit dieser Erfindung vertraut sind, offensichtlich sein.
  • 1 zeigt ein beispielhaftes Computersystem 100, das ein Speicher-Untersystem 110 gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung enthält. Das Speicher-Untersystem 110 kann Medien enthalten, wie zum Beispiel eine oder mehrere flüchtige Speichervorrichtungen (z.B. Speichervorrichtung 140), eine oder mehrere nichtflüchtige Speichervorrichtungen (z.B. Speichervorrichtung 130) oder eine Kombination davon.
  • Ein Speicher-Untersystem 110 kann eine Speichervorrichtung, ein Speichermodul oder ein Hybrid aus einer Speichervorrichtung und einem Speichermodul sein. Beispiele für eine Speichervorrichtung sind ein Solid-State-Laufwerk (SSD), ein Flash-Laufwerk, ein USB-Flash-Laufwerk (Universal Serial Bus Laufwerk), ein eMMC-Laufwerk (Embedded Multi-Media Controller Laufwerk), ein UFS-Laufwerk (Universal Flash Storage Laufwerk), eine SD-Karte (Secure Digital Karte) und ein Festplattenlaufwerk (HDD). Beispiele für Speichermodule sind ein Dual-Inline-Speichermodul (DIMM), ein Small-Outline-DIMM (SO-DIMM) und verschiedene Arten von nichtflüchtigen Dual-Inline-Speichermodulen (NVDIMM).
  • Das Computersystem 100 kann eine Computervorrichtung sein, wie zum Beispiel ein Desktop-Computer, ein Laptop-Computer, ein Netzwerk-Server, eine mobile Vorrichtung, ein Fahrzeug (z.B. ein Flugzeug, eine Drohne, ein Zug, ein Auto oder ein anderes Transportmittel), eine loT-fähige Vorrichtung (Internet der Dinge fähige Vorrichtung), ein eingebetteter Computer (z.B. ein solcher, der in einem Fahrzeug, in einer Industrieanlage oder in einer vernetzten kommerziellen Vorrichtung enthalten ist) oder eine solche Computervorrichtung, die einen Speicher und eine Verarbeitungsvorrichtung enthält.
  • Das Computersystem 100 kann ein Host-System 120 umfassen, das mit einem oder mehreren Speicher-Untersystemen 110 gekoppelt ist. In einigen Ausführungsformen ist das Host-System 120 mit verschiedenen Typen von Speicher-Untersystemen 110 verbunden. 1 zeigt ein Beispiel für ein Host-System 120, das mit einem Speicher-Untersystem 110 gekoppelt ist. Wie hier verwendet, bezieht sich „gekoppelt an“ oder „gekoppelt mit“ im Allgemeinen auf eine Verbindung zwischen Komponenten, die eine indirekte kommunikative Verbindung oder eine direkte kommunikative Verbindung (z.B. ohne zwischengeschaltete Komponenten) sein kann, ob verdrahtet oder drahtlos, einschließlich Verbindungen, wie zum Beispiel elektrische, optische, magnetische Verbindungen, usw.
  • Das Host-System 120 kann einen Prozessor-Chipsatz und einen Software-Stapel enthalten, der von dem Prozessor-Chipsatz ausgeführt wird. Der Prozessor-Chipsatz kann einen oder mehrere Kerne, einen oder mehrere Caches, einen Speicher-Controller (z.B. NVDIMM-Controller) und einen Speicherprotokoll-Controller (z.B. PCIe-Controller, SATA-Controller) enthalten. Das Host-System 120 verwendet das Speicher-Untersystem 110, um beispielsweise Daten in das Speicher-Untersystem 110 zu schreiben und um Daten aus dem Speicher-Untersystem 110 zu lesen.
  • Das Host-System 120 kann über eine physische Host-Schnittstelle mit dem Speicher-Untersystem 110 gekoppelt sein. Beispiele für eine physische Host-Schnittstelle sind unter anderem eine SATA-Schnittstelle (Serial Advanced Technology Attachment Schnittstelle), eine PCIe-Schnittstelle (Peripheral Component Interconnect Express Schnittstelle), eine USB-Schnittstelle (Universal Serial Bus Schnittstelle), ein Fibre Channel, ein SAS (Serial Attached SCSI), ein DDR-Speicherbus (Double Data Rate Speicherbus), ein SCSI (Small Computer System Interface), eine DIMM-Schnittstelle (Dual In-Line Memory Module Schnittstelle) (z.B. eine DIMM-Sockelschnittstelle, die Double Data Rate (DDR) unterstützt), usw. Die physische Host-Schnittstelle kann zur Datenübertragung zwischen dem Host-System 120 und dem Speicher-Untersystem 110 verwendet werden. Das Host-System 120 kann außerdem eine NVM Express Schnittstelle (NVMe-Schnittstelle) verwenden, um auf Komponenten (z.B. Speichervorrichtung 130) zuzugreifen, wenn das Speicher-Untersystem 110 über die PCIe-Schnittstelle mit dem Host-System 120 gekoppelt ist. Die physische Host-Schnittstelle kann eine Schnittstelle zur Weiterleitung von Steuer-, Adressen-, Daten- und anderen Signalen zwischen dem Speicher-Untersystem 110 und dem Host-System 120 bereitstellen. In 1 ist ein Speicher-Untersystem 110 als ein Beispiel dargestellt. Allgemein kann das Host-System 120 über eine gemeinsame Kommunikationsverbindung, mehrere separate Kommunikationsverbindungen und/oder eine Kombination von Kommunikationsverbindungen auf mehrere Speicher-Untersysteme zugreifen.
  • Die Speichervorrichtungen 130, 140 können eine beliebige Kombination der verschiedenen Typen von nichtflüchtigen Speichervorrichtungen und/oder flüchtigen Speichervorrichtungen umfassen. Bei den flüchtigen Speichervorrichtungen (z.B. Speichervorrichtung 140) kann es sich um Direktzugriffsspeicher (RAM) handeln, wie z.B. dynamische Direktzugriffsspeicher (DRAM) und synchrone dynamische Direktzugriffsspeicher (SDRAM), ohne darauf beschränkt zu sein.
  • Einige Beispiele für nichtflüchtige Speichervorrichtungen (z.B. Speichervorrichtung 130) umfassen Flash-Speicher vom Typ Negativ-Und (NAND) und Write-in-Place-Speicher, wie zum Beispiel eine dreidimensionale Kreuzpunkt-Speichervorrichtung („3D-Kreuzpunkt“-Speichervorrichtung), die ein Kreuzpunkt-Array aus nichtflüchtigen Speicherzellen ist. Ein Kreuzpunkt-Array eines nichtflüchtigen Speichers kann eine Bitspeicherung auf Basis einer Änderung des Bahnwiderstands in Verbindung mit einem stapelbaren Kreuzgitter-Datenzugriffs-Array durchführen. Darüber hinaus kann ein nichtflüchtiger Kreuzpunkt-Speicher im Gegensatz zu vielen Flash-Speichern eine Write-in-Place-Operation durchführen, bei der eine nichtflüchtige Speicherzelle programmiert werden kann, ohne dass die nichtflüchtige Speicherzelle zuvor gelöscht wurde. Flash-Speicher vom Typ NAND umfassen beispielsweise zweidimensionalen NAND (2D NAND) und dreidimensionalen NAND (3D NAND).
  • Jede der Speichervorrichtungen 130 kann ein oder mehrere Arrays aus Speicherzellen enthalten. Ein Typ von Speicherzellen, zum Beispiel Single-Level-Zellen (SLC), kann ein Bit pro Zelle speichern. Andere Arten von Speicherzellen, wie zum Beispiel Multi-Level-Zellen (MLC), Triple-Level-Zellen (TLC) und Quad-Level-Zellen (QLC), können mehrere Bits pro Zelle speichern. In einigen Ausführungsformen kann jede der Speichervorrichtungen 130 ein oder mehrere Arrays aus Speicherzellen enthalten, wie zum Beispiel SLCs, MLCs, TLCs, QLCs oder eine beliebige Kombination davon. In einigen Ausführungsformen kann eine bestimmte Speichervorrichtung einen SLC-Bereich und einen MLC-Bereich, einen TLC-Bereich oder einen QLC-Bereich von Speicherzellen enthalten. Die Speicherzellen der Speichervorrichtungen 130 können als Seiten gruppiert werden, die sich auf eine logische Einheit der zum Speichern von Daten verwendeten Speichervorrichtung beziehen können. Bei einigen Speichertypen (z.B. NAND) können die Seiten zu Blöcken gruppiert werden.
  • Obwohl nichtflüchtige Speicherkomponenten, wie zum Beispiel ein 3D-Kreuzpunkt-Array aus nichtflüchtigen Speicherzellen und ein Flash-Speicher vom Typ NAND (z.B., 2D NAND, 3D NAND) beschrieben sind, kann die Speichervorrichtung 130 auf jedem anderen Typ von nichtflüchtigen Speichern basieren, wie zum Beispiel Festwertspeicher (ROM), Phasenänderungsspeicher (PCM), selbstselektierende Speicher, andere Chalcogenid-basierte Speicher, ferroelektrische Transistor-Direktzugriffsspeicher (FeTRAM), ferroelektrische Direktzugriffsspeicher (FeRAM), Magneto-Direktzugriffsspeicher (MRAM), STT-MRAM (Spin Transfer Torque MRAM), CBRAM (Conductive Bridging RAM), resistive Direktzugriffsspeicher (RRAM), Oxid-basierte RRAM (OxRAM), Negativ-Oder Flash-Memory (NOR Flash-Memory) und elektrisch löschbare programmierbare Festwertspeicher (EEPROM).
  • Ein Speicher-Untersystem-Controller 115 (oder der Einfachheit halber: Controller 115) kann mit den Speichervorrichtungen 130 kommunizieren, um Operationen, wie zum Beispiel Lesen von Daten, Schreiben von Daten oder Löschen von Daten in den Speichervorrichtungen 130, und andere solche Operationen durchzuführen. Der Speicher-Untersystem-Controller 115 kann Hardware, wie zum Beispiel eine oder mehrere integrierte Schaltungen und/oder diskrete Komponenten, einen Pufferspeicher oder eine Kombination davon enthalten. Die Hardware kann eine digitale Schaltung mit dedizierter (d.h. hartkodierter) Logik enthalten, um die hier beschriebenen Operationen durchzuführen. Der Controller des Speicher-Untersystems 115 kann ein Mikrocontroller, eine spezielle Logikschaltung (z.B. ein feldprogrammierbares Gate-Array (FPGA), eine anwendungsspezifische integrierte Schaltung (ASIC), usw.) oder ein anderer geeigneter Prozessor sein.
  • Der Speicher-Untersystem-Controller 115 kann einen Prozessor 117 (z.B. eine Verarbeitungsvorrichtung) enthalten, der ausgestaltet ist, um in einem lokalen Speicher 119 gespeicherte Instruktionen auszuführen. In dem gezeigten Beispiel umfasst der lokale Speicher 119 des Speicher-Untersystem-Controllers 115 einen eingebetteten Speicher, der ausgestaltet ist, um Befehle zur Durchführung verschiedener Prozesse, Operationen, logischer Abläufe und Routinen zu speichern, die den Betrieb des Speicher-Untersystems 110 steuern, einschließlich der Handhabung von Kommunikationen zwischen dem Speicher-Untersystem 110 und dem Host-System 120.
  • In einigen Ausführungsformen kann der lokale Speicher 119 Speicherregister enthalten, die Speicherzeiger, abgerufene Daten, usw. speichern. Der lokale Speicher 119 kann auch einen Festwertspeicher (ROM) zum Speichern von Mikro-Code enthalten. Obwohl das beispielhafte Speicher-Untersystem 110 in 1 so dargestellt ist, dass es den Speicher-Untersystem-Controller 115 enthält, kann ein Speicher-Untersystem 110 in einer anderen Ausführungsform der vorliegenden Erfindung keinen Speicher-Untersystem-Controller 115 enthalten und stattdessen auf eine externe Steuerung angewiesen sein (z.B. bereitgestellt durch einen externen Host oder durch einen vom Speicher-Untersystem getrennten Prozessor oder Controller).
  • Allgemein kann der Speicher-Untersystem-Controller 115 Befehle oder Operationen von dem Host-System 120 empfangen und die Befehle oder Operationen in Instruktionen oder geeignete Befehle umwandeln, um die gewünschte Zugriffe auf die Speichervorrichtung 130 zu erreichen. Der Speicher-Untersystem-Controller 115 kann für andere Operationen verantwortlich sein, wie zum Beispiel Abnutzungsausgleichsoperationen, Speicherbereinigungsoperationen, Fehlererkennungs- und Fehlerkorrektur-Code-Operationen (ECC-Operationen), Verschlüsselungsoperationen, Cache-Operationen und Adressenübersetzungen zwischen einer logischen Blockadresse (z.B. logische Blockadresse (LBA), Namespace) und einer physischen Blockadresse (z.B. physische Blockadresse), die mit den Speichervorrichtungen 130 in Beziehung stehen. Der Speicher-Untersystem-Controller 115 kann außerdem eine Host-Schnittstellenschaltung enthalten, um über die physische Host-Schnittstelle mit dem Host-System 120 zu kommunizieren. Die Host-Schnittstellenschaltung kann die vom Host-System 120 empfangenen Befehle in Befehlsinstruktionen umwandeln, um auf die Speichervorrichtungen 130 zuzugreifen und um die mit den Speichervorrichtungen 130 in Beziehung stehenden Antworten in Informationen für das Host-System 120 umwandeln.
  • Das Speicher-Untersystem 110 kann auch weitere Schaltungen oder Komponenten enthalten, die nicht dargestellt sind. In einigen Ausführungsformen kann das Speicher-Untersystem 110 einen Cache oder Puffer (z.B. DRAM) und Adressenschaltungen (z.B. einen Zeilen-Dekodierer und einen Spalten-Dekodierer) enthalten, die eine Adresse von dem Speicher-Untersystem-Controller 115 empfangen und die Adresse dekodieren können, um auf die Speichervorrichtungen 130 zuzugreifen.
  • In einigen Ausführungsformen umfassen die Speichervorrichtungen 130 lokale Medien-Controller 135, die in Verbindung mit dem Speicher-Untersystem-Controller 115 arbeiten, um Operationen auf einer oder mehreren Speicherzellen der Speichervorrichtungen 130 auszuführen. Ein externer Controller (z.B. der Speicher-Untersystem-Controller 115) kann die Speichervorrichtung 130 extern verwalten (z.B. Medienverwaltungsoperationen an der Speichervorrichtung 130 durchführen). In einigen Ausführungsformen ist eine Speichervorrichtung 130 eine verwaltete Speichervorrichtung, die eine Roh-Speichervorrichtung 130 mit einer Steuerlogik (z.B. lokaler Mediencontroller 135) auf dem Speicherelement bzw. Chip und einen Controller (z.B. Speicher-Untersystem-Controller 115) für die Medienverwaltung innerhalb desselben Speichervorrichtungspakets umfasst. Ein Beispiel für eine verwaltete Speichervorrichtung ist eine verwaltete NAND-Vorrichtung (MNAND). Die Speichervorrichtung 130 kann zum Beispiel ein einzelnes Speicherelement bzw. Speicher-Chip sein, auf dem eine Steuerlogik (z.B. der lokale Medien-Controller 135) integriert ist. In einigen Ausführungsformen können eine oder mehrere Komponenten des Speicher-Untersystems 110 weggelassen werden.
  • In einer Ausführungsform enthält die Speichervorrichtung 130 eine Steuerlogik 113, die verwendet werden kann, um eine Rückführung (Feedback) von dem Strom zu empfangen, der der I/O-Schaltung zugeführt wird, und um Gates des ersten und zweiten Transistors zu steuern, die selektiv die Verwendung von zwei verschiedenen Spannungsquellen ermöglichen. Diese selektive Steuerung durch die Steuerlogik 113 kann zum Beispiel von Strombudget-Limits von jeder Spannungsquelle und von einer Strommenge abhängen, die von der I/O-Schaltung aufgenommen wird, die von einer oder beiden der ersten und zweiten Spannungsquellen gespeist werden kann.
  • 2 ist ein vereinfachtes Blockdiagramm von einem ersten Gerät in der Form einer Speichervorrichtung 130, die gemäß einer Ausführungsform mit einem zweiten Gerät in der Form eines Speicher-Untersystem-Controllers 115 eines Speicher-Untersystems (z.B. das Speicher-Untersystem 110 aus 1) kommuniziert. Einige Beispiele für elektronische Systeme sind Personal Computer, Personal Digital Assistants (PDAs), Digitalkameras, digitale Medien-Abspielgeräte, digitale Aufnahmegeräte, Spiele, Geräte, Fahrzeuge, drahtlose Vorrichtungen, Mobiltelefone und dergleichen. Der Speicher-Untersystem-Controller 115 (z.B. ein Controller außerhalb der Speichervorrichtung 130) kann ein Speicher-Controller oder ein anderes externes Host-Gerät sein.
  • Die Speichervorrichtung 130 umfasst ein Array aus Speicherzellen 204, die logisch in Zeilen und Spalten angeordnet sind. Die Speicherzellen einer logischen Zeile sind typischerweise mit derselben Zugriffsleitung (z.B. einer Wortleitung) verbunden, während die Speicherzellen einer logischen Spalte typischerweise selektiv mit derselben Datenleitung (z.B. einer Bitleitung) verbunden sind. Eine einzelne Zugriffsleitung kann mit mehr als einer logischen Zeile von Speicherzellen in Beziehung stehen, und eine einzelne Datenleitung kann mit mehr als einer logischen Spalte in Beziehung stehen. Speicherzellen (nicht einzeln dargestellt) von mindestens einem Bereich des Arrays aus Speicherzellen 204 können auf einen von mindestens zwei Zieldatenzuständen programmiert werden.
  • Zeilen-Dekodierschaltungen 208 und Spalten-Dekodierschaltungen 210 sind vorgesehen, um Adressensignale zu dekodieren. Adressensignale werden empfangen und dekodiert, um auf das Array aus Speicherzellen 204 zuzugreifen. Die Speichervorrichtung 130 umfasst auch eine Eingabe/Ausgabe-Steuerschaltung 212 (I/O-Steuerschaltung), um die Eingabe von Befehlen, Adressen und Daten in die Speichervorrichtung 130 sowie die Ausgabe von Daten und Statusinformationen aus der Speichervorrichtung 130 zu verwalten. Ein Adressen-Register 214 steht in Verbindung mit der I/O-Steuerschaltung 212 und mit der Zeilen-Dekodierschaltung 208 und der Spalten-Dekodierschaltung 210, um die Adressensignale vor der Dekodierung zu verriegeln. Ein Befehls-Register 224 steht in Verbindung mit der I/O-Steuerschaltung 212 und der Steuerlogik 216, um eingehende Befehle zu verriegeln.
  • Ein Controller (z.B. der lokale Medien-Controller 135 innerhalb der Speichervorrichtung 130) steuert den Zugriff auf das Array aus Speicherzellen 204 in Reaktion auf die Befehle und erzeugt Statusinformationen für den externen Speicher-Untersystem-Controller 115, d.h., der lokale Medien-Controller 135 ist ausgestaltet, um Zugriffsoperationen (z.B. Leseoperationen, Programmieroperationen und/oder Löschoperationen) bezüglich des Arrays aus Speicherzellen 204 durchzuführen. Der lokale Medien-Controller 135 steht in Kommunikation mit der Zeilen-Dekodierschaltung 208 und der Spalten-Dekodierschaltung 210, um die Zeilen-Dekodierschaltung 208 und die Spalten-Dekodierschaltung 210 in Reaktion auf die Adressen zu steuern. Der lokale Medien-Controller 135 kann auch mit der I/O-Steuerschaltung 212, anderen I/O-Schaltungen sowie I/O-Puffern gekoppelt sein, die Daten puffern, die in dem Array aus Speicherzellen 204 gespeichert oder aus diesem ausgelesen werden.
  • Der lokale Medien-Controller 135 steht auch mit einem Cache-Register 218 in Verbindung. Das Cache-Register 218 speichert entweder eingehende oder ausgehende Daten gemäß den Instruktionen des lokalen Medien-Controllers 135, um Daten vorübergehend zu speichern, während das Array aus Speicherzellen 204 mit dem Schreiben bzw. Lesen anderer Daten beschäftigt ist. Während einer Programmieroperation (z.B. Schreiboperation) können Daten aus dem Cache-Register 218 an das Datenregister 22 zur Übertragung an das Array aus Speicherzellen 204 weitergeleitet werden; dann können neue Daten von der I/O-Steuerschaltung 212 in dem Cache-Register 218 zwischengespeichert werden. Während einer Leseoperation können Daten von dem Cache-Register 218 an die I/O-Steuerschaltung 212 zur Ausgabe an den Speicher-Untersystem-Controller 115 übergeben werden; dann können neue Daten von dem Daten-Register 220 an das Cache-Register 218 übergeben werden. Das Cache-Register 218 und/oder das Daten-Register 220 können einen Seitenpuffer der Speichervorrichtung 130 bilden (z.B. einen Teil davon). Ein Seitenpuffer kann ferner Erfassungsvorrichtungen (in 2 nicht dargestellt) enthalten, um einen Datenzustand einer Speicherzelle des Arrays aus Speicherzellen 204 zu erfassen, z.B. durch Erfassen eines Zustands einer mit dieser Speicherzelle verbundenen Datenleitung. Ein Status-Register 222 kann mit der I/O-Steuerschaltung 212 und dem lokalen Speicher-Controller 135 kommunizieren, um die Statusinformationen für die Ausgabe an den Speicher-Untersystem-Controller 115 zwischenzuspeichern.
  • Die Speichervorrichtung 130 empfängt Steuersignale an dem Speicher-Untersystem-Controller 115 von dem lokalen Medien-Controller 135 über eine Steuerverbindung 232. Die Steuersignale können zum Beispiel ein Chip-Enable (CE#), ein Befehls-Latch-Enable (CLE), ein Adressen-Latch-Enable (ALE), ein Schreib-Enable (WE#), ein Lese-Enable (RE#) und ein Schreib-Protekt (WP#) umfassen. Zusätzliche oder alternative Steuersignale (nicht dargestellt) können je nach Beschaffenheit der Speichervorrichtung 130 über die Steuerverbindung 232 empfangen werden. Die Speichervorrichtung 130 empfängt Befehlssignale (die Befehle darstellen), Adressensignale (die Adressen darstellen) und Datensignale (die Daten darstellen) von dem Speicher-Untersystem-Controller 115 über einen gemultiplexten Eingabe/Ausgabe-Bus 234 (I/O-Bus) und gibt Daten an den Speicher-Untersystem-Controller 115 über den I/O-Bus 234 aus.
  • Zum Beispiel können die Befehle über die Eingabe/Ausgabe-Pins (I/O-Pins) [7:0] des I/O-Busses 234 an der I/O-Steuerschaltung 212 empfangen werden und können dann in das Befehls-Register 224 geschrieben werden. Die Adressen können über die Eingabe/Ausgabe-Pins (I/O-Pins) [7:0] des I/O-Busses 234 an der I/O-Steuerschaltung 212 empfangen und dann in das Adressen-Register 214 geschrieben werden. Die Daten können über die Eingabe/Ausgabe-Pins (I/O-Pins) [7:0] für eine 8-Bit-Vorrichtung oder die Eingabe/Ausgabe-Pins (I/O-Pins) [15:0] für eine 16-Bit-Vorrichtung an der I/O-Steuerschaltung 212 empfangen und anschließend in das Cache-Register 218 geschrieben werden. Die Daten können anschließend in das Daten-Register 220 zur Programmierung des Arrays aus Speicherzellen 204 geschrieben werden.
  • In einer Ausführungsform kann das Cache-Register 218 weggelassen werden, und die Daten können direkt in das Daten-Register 220 geschrieben werden. Die Daten können auch über Eingabe/Ausgabe-Pins (I/O-Pins) [7:0] für eine 8-Bit-Vorrichtung oder über Eingabe/Ausgabe-Pins (I/O-Pins) [15:0] für eine 16-Bit-Vorrichtung ausgegeben werden. Obwohl auf I/O-Stifte Bezug genommen wird, können sie jeden leitenden Knoten umfassen, der eine elektrische Verbindung mit der Speichervorrichtung 130 durch eine externe Vorrichtung (z.B. den Speicher-Untersystem-Controller 115) ermöglicht, wie zum Beispiel leitende Pads oder leitende Bumps, wie sie üblicherweise verwendet werden.
  • Es ist für Fachleute offensichtlich, dass zusätzliche Schaltungen und Signale vorgesehen werden können, und dass die Speichervorrichtung 130 aus 2 vereinfacht wurde. Es sollte anerkannt werden, dass die Funktionalität der verschiedenen Blockkomponenten, die unter Bezugnahme auf 2 beschrieben werden, nicht notwendigerweise auf verschiedene Komponenten oder Komponententeile einer integrierten Schaltungsvorrichtung aufgeteilt werden müssen. Beispielsweise könnte eine einzelne Komponente oder eine Komponente einer integrierten Schaltung so angepasst werden, dass es die Funktionalität von mehr als einer Blockkomponente von 2 erfüllt. Alternativ können eine oder mehrere Komponenten oder Komponententeile einer integrierten Schaltung kombiniert werden, um die Funktionalität einer einzelnen Blockkomponente aus 2 zu erfüllen.
  • Obwohl die spezifischen I/O-Pins in Übereinstimmung mit den gängigen Konventionen für den Empfang und die Ausgabe der verschiedenen Signale beschrieben werden, wird zusätzlich darauf hingewiesen, dass andere Kombinationen oder Anzahlen von I/O-Pins (oder andere I/O-Knotenstrukturen) in den verschiedenen Ausführungsformen verwendet werden können.
  • 3A ist ein Blockdiagramm einer Speichervorrichtung 330A, in der die Eingabe/Ausgabe-Schaltung 312 gemäß einer Ausführungsform durch eine kleinere von zwei Spannungsquellen versorgt wird. 3B ist ein Blockdiagramm der Speichervorrichtung 330B, in der die I/O-Schaltung 312 durch eine größere der beiden Spannungsquellen gemäß einer anderen Ausführungsform versorgt wird. Jede der Speichervorrichtungen 330A und 330B kann eine Kernspeicherschaltung 304, einen Satz von I/O-Puffern 316 und die I/O-Schaltung 312 enthalten, die zwischen der Kernspeicherschaltung 304 und den I/O-Puffern 316 angeschlossen ist. Die Kernspeicherschaltung 304 kann neben anderen Schaltungen das Array aus Speicherzellen 204, Seitenpuffer und einen Cache enthalten, wie unter Bezugnahme auf 2 diskutiert wurde. Die I/O-Schaltung 312 kann die I/O-Steuerschaltung 212 zusammen mit anderen I/O-Schaltungen enthalten, die als große Daten-Serialisierer verstanden werden können, um Daten zwischen der Kernspeicherschaltung 304 und den I/O-Puffern 316 hin und her zu bewegen. Die I/O-Puffer 316 puffern Daten, während sie darauf warten, entweder in die Kernspeicherschaltung 304 geschrieben oder aus der Kernspeicherschaltung 304 ausgelesen und zum Beispiel an das Host-System 120 gesendet zu werden.
  • In verschiedenen Ausführungsformen ist eine erste Spannungsquelle eine Quelle mit gemeinsamem Kollektor (Vcc), die den Hauptstrom für die Kernspeicherschaltung 304 bereitstellt, die der größte Stromverbraucher ist. In einigen Ausführungsformen wird auch eine zweite Spannungsquelle (oder Vccq) bereitgestellt, um die I/O-Puffer 316 und optional auch die I/O-Schaltung zu versorgen. Die erste Spannungsquelle kann daher allgemein eine höhere Spannung haben als die zweite Spannungsquelle, und kann daher im Falle von leistungsintensiveren I/O-Schaltungen mehr Strom oder Leistung liefern.
  • In der Ausführungsform von 3A ist der von der Kernspeicherschaltung 304 benötigte Strom ein erster Strom (I1), der von der I/O-Schaltung 312 benötigte Strom kann ein zweiter Strom (I2) sein, und der von den I/O-Puffern 316 benötigte Strom kann ein dritter Strom (13) sein, um die Erklärung zu erleichtern. Wie aus der Darstellung ganz rechts in 3A hervorgeht, ist das Strombudget-Limit von Vccq das Iccq-Limit, das die Ströme I2 und I3 verarbeiten kann. Auch wenn die Ströme I2 und I3 zusammengenommen nahe am Iccq-Limit liegen, ist das Strombudget ausreichend, so dass diese Ausführungsform die Hilfe der größeren Spannung von Vcc nicht benötigt.
  • In einer anderen Ausführungsform zeigt 3B, wie die kombinierten Ströme I2 und I3 das Strombudget-Limit von Iccq überschritten hätten. Daher kann die Stromversorgung der I/O-Schaltung 312 auf die Stromversorgung durch die erste Spannungsquelle (Vcc) umgestellt werden. In dieser Ausführungsform enthält die Speichervorrichtung 330B außerdem einen Spannungsregler 317, der zwischen Vcc und der I/O-Schaltung 312 angeschlossen ist. Der Spannungsregler 317 kann die Spannung von Vcc regulieren, um den zweiten Strom I2 zu liefern, während Vcc auch den ersten Strom liefert, der das Icc-Strom-Limit einhalten kann, wie die rechte Darstellung in 3B zeigt. Die Verwendung des Spannungsreglers 317 kann jedoch gewisse Leistungsverluste und Anforderungen an die Spannungsverarbeitung mit sich bringen. Darüber hinaus kann die Verwendung des Spannungsreglers 317 Konstruktionsprobleme im Zusammenhang mit den Einschaltzeiten und der Stabilität der Ausgangsspannung mit sich bringen. So kann der Spannungsregler 317 beispielsweise nicht in der Lage sein, im Standby- und Leerlaufmodus Strom zu liefern. Außerdem müsste der Spannungsregler 317 schnell reagieren, um zusätzliche Spannung zu liefern, aber er gehört zu den elektrischen Komponenten, die sich nicht schnell einschalten. Schließlich müsste der Spannungsregler 317 Spannungsschwingungen und Transienten vermeiden, während er sich einschaltet, was z.B. einen großen dekapazitiven Filter erfordern würde. Der Einsatz des Spannungsreglers 317 bei der Inbetriebnahme und als dauerhafte Lösung zur Verwaltung der Stromversorgung der I/O-Schaltung 312 hat also Nachteile.
  • 4 ist ein schematisches Blockdiagramm einer Speichervorrichtung 430, bei der die I/O-Schaltung 312 gemäß einer Ausführungsform selektiv von beiden Spannungsquellen versorgt wird. Diese beiden Spannungsquellen (oder Stromversorgungen) können die erste Spannungsquelle (Vcc) und die zweite Spannungsquelle (Vccq) umfassen, wie zuvor hier diskutiert wurde. Die Speichervorrichtung 320 kann einen Spannungsregler 417 enthalten, der ein Operationsverstärker sein kann, um die erste Spannungsquelle (Vcc) an die I/O-Schaltung 312 zu liefern. In einer Ausführungsform ist der Spannungsregler 417 der Spannungsregler 317 aus 3B. Der Spannungsregler 417 kann die zweite Spannungsquelle (Vccq) empfangen, um eine Offset-Aufhebung durchzuführen, wie unter Bezugnahme auf 6 näher beschrieben wird.
  • In verschiedenen Ausführungsformen enthält die Speichervorrichtung 430 einen ersten Transistor 421 (oder ersten Schalter), der zwischen einem Ausgang eines Spannungsreglers 417 und der I/O-Schaltung 312 der Speichervorrichtung 430 angeschlossen ist. Die Speichervorrichtung 430 kann ferner einen zweiten Transistor 425 (oder zweiten Schalter) enthalten, der zwischen der zweiten Spannungsquelle (Vccq) und der I/O-Schaltung 312 geschaltet ist, wobei die zweite Spannungsquelle einen Satz von I/O-Puffern 316 versorgt. Da der erste Transistor 421 und der zweite Transistor 425 jeweils mit der I/O-Schaltung 312 gekoppelt sind, ist ein Source-Anschluss des ersten und des zweiten Transistors 421 und 425 ebenfalls am Knoten Vcclo, der zur I/O-Schaltung 312 führt, miteinander gekoppelt. Ein Drain des ersten Transistors 417 kann mit dem Spannungsregler 417 gekoppelt sein, und ein Drain des zweiten Transistors 425 kann mit der zweiten Spannungsquelle (Vccq) gekoppelt sein. In einigen Ausführungsformen sind der erste Transistor 421 und der zweite Transistor 425 jeweils ein komplementärer Metall-Oxid-Halbleiter-Transistor (NMOS) vom n-Typ. In anderen Ausführungsformen sind der erste Transistor 421 und der zweite Transistor 425 jeweils ein komplementärer Metall-Oxid-Halbleiter-Transistor (PMOS) vom p-Typ.
  • 5 ist eine Darstellung, das Diagramme von Steuerlogiksignalen zeigt, die an den ersten und zweiten Transistor 421 und 425 geliefert werden, die gemäß einer Ausführungsform mit jeder der beiden Spannungsquellen aus 4 gekoppelt sind. In verschiedenen Ausführungsformen enthält die Speichervorrichtung 430 ferner die Steuerlogik 113, die mit den Gates des ersten Transistors 421 („EN“) und des zweiten Transistors 425 („JOIN“) gekoppelt ist, um die selektive Übertragung der Stromversorgung zwischen der ersten und der zweiten Spannungsquelle zu erleichtern. Die Steuerlogik 113 kann ausgestaltet sein, um Operationen auszuführen, die die Aktivierung des zweiten Transistors 425 beinhalten, um einen Stromfluss von der zweiten Spannungsquelle (Vccq) zu den I/O-Schaltungen 412 zu ermöglichen. Dass nur der zweite Transistor 425 aktiviert ist, ist als die erste „kurzgeschlossene“ Periode in 5 dargestellt, die den niederohmigen Pfad zwischen Vccq und Vcclo anzeigt.
  • Unter weiterer Bezugnahme auf die 4-5 können die von der Steuerlogik 113 durchgeführten Operationen ferner umfassen, dass als Reaktion auf die Erfassung einer Stromaufnahme von der I/O-Schaltung 312, die ein erstes Grenzwertkriterium erfüllt, der erste Transistor aktiviert wird. Das erste Grenzwertkriterium kann beinhalten, dass ein vorbestimmter Stromwert erreicht wird, der das Strombudget-Limit für den zweiten Strom, der von der zweiten Spannungsquelle (Vccq) entnommen wird, überschreitet. Diese in 5 dargestellte „hybride“ Zeitspanne ermöglicht es der Speichervorrichtung 430, der I/O-Schaltung 312 Strom sowohl von Vcc als auch von Vccq zuzuführen. Die Operationen können ferner das Deaktivieren des zweiten Transistors 425 während eines Zeitintervalls umfassen, in dem die I/O-Schaltung 312 von der ersten Spannungsquelle (Vcc) und der zweiten Spannungsquelle (Vccq) mit Strom versorgt wird, z.B. die Hybrid-Periode. In einer Ausführungsform kann die Steuerlogik 113 den zweiten Transistor 425 langsam deaktivieren. Beispielsweise kann die Steuerlogik 113 bewirken, dass der zweite Transistor 425 linear vom vollständigen Aktivieren bis zum vollständigen Deaktivieren rampenförmig gesteuert wird. Durch langsames Deaktivieren (oder Abschalten) des zweiten Transistors 425 kann der Spannungsregler 417 effektiv auf eine höhere Spannung hochfahren und so den Spannungsregler 417 in die Lage versetzen, beim Initialisieren eines Ausgangs des Spannungsreglers 417 stabil zu sein. Auf diese Weise vermeidet der Spannungsregler 417 die Notwendigkeit eines schnellen Einschaltens, vermeidet Klingeln und Einschwingvorgänge sowie den Bedarf an großen dekapazitiven Schaltungen. Zum Beispiel kann ein kleiner Kondensator an einem Ausgang des Reglerverstärkers 417 ausreichen, um einen Spannungsstoß zu absorbieren.
  • Unter weiterer Bezugnahme auf die 4-5, können die Operationen ferner das Erfassen beinhalten, wenn die Spannung an Vcclo höher als eine Ausgabe des Spannungsreglers 417 (z.B. eine negative Spannung) wird, woraufhin die Operationen das vollständige Deaktivieren des zweiten Transistors 425 umfassen können. Das Deaktivieren des zweiten Transistors 425 kann ein Ende der Hybrid-Periode oder des Betriebs im Hybridmodus markieren. Die Speichervorrichtung 430 kann somit in die „Verstärker“-Periode oder den Verstärker-Betriebsmodus eintreten, in dem nur die erste Spannungsquelle (Vcc) die Stromversorgung der I/O-Schaltung 312 bereitstellt. Die Operationen können ferner das Erfassen eines Abfalls der Stromaufnahme der I/O-Schaltung 312 umfassen, der ein zweites Grenzwertkriterium erfüllt. Dieses zweite Kriterium kann das Unterschreiten eines vorbestimmten Stroms beinhalten, bei dem die Spannungsanforderung an die beiden Spannungsquellen zurück in die Kurzschlussperiode oder den Kurzschlussmodus verschoben werden kann. Die Operationen umfassen also auch das vollständige Deaktivieren des ersten Transistors 421 und das vollständige Aktivieren des zweiten Transistors 425. Auf diese Weise kann die Steuerlogik 113 die Stromversorgung der I/O-Schaltung 312 selektiv und reibungslos zwischen der ersten und der zweiten Spannungsquelle umschalten, bei denen es sich z.B. um zwei unterschiedliche Leistungsbereiche handelt.
  • 6 ist ein schematisches Blockdiagramm des Spannungsreglers 417 der Speichervorrichtung 430 aus 4 gemäß einer Ausführungsform. In einigen Ausführungsformen kann der Spannungsregler 417 einen Operationsverstärker 617, einen ersten Spannungsteiler 630, der zwischen der zweiten Spannungsquelle (Vccq) und einem positiven Eingangsanschluss des Operationsverstärkers 617 gekoppelt ist, und einen zweiten Spannungsteiler 640, der zwischen einem Ausgang des Operationsverstärkers 617 und dem negativen Eingangsanschluss des Operationsverstärkers 617 gekoppelt ist, umfassen. In einer Ausführungsform ist ein oberer Widerstand (R1) des ersten Spannungsteilers 630 mit einem Trimmwert einstellbar (und variabel), um eine Offset-Aufhebung des Operationsverstärkers einzustellen, die innerhalb von mindestens einem Prozent einer Spannung der zweiten Spannungsquelle liegt. In einer Ausführungsform ist der Trimmwert so eingestellt, dass die Eingangsspannung am positiven Eingangsanschluss des Operationsverstärkers 617 innerhalb einiger Millivolt einer von der zweiten Spannungsquelle (Vccq) gelieferten Spannung liegt. Der Spannungsregler 417 kann ferner eine Ausgangsstufe 650 enthalten, die eine Bank von NMOS-Transistoren (oder PMOS-Transistoren) umfasst.
  • 7A ist ein schematisches Blockdiagramm einer Speichervorrichtung 730, bei der die I/O-Schaltung gemäß einer anderen Ausführungsform selektiv von beiden Spannungsquellen versorgt wird. Die Speichervorrichtung 730 kann eine Steuerlogik 713 enthalten, die ein Teil der zuvor erwähnten Steuerlogik 113 oder zusätzlich zu dieser vorhanden sein kann. Wie auch zuvor, kann die Steuerlogik 713 mit den Gates des ersten Transistors 421 und des zweiten Transistors 425 gekoppelt sein. Die Bezeichnung Ron_1 bezieht sich auf einen kleinen Innenwiderstand des ersten Transistors 421, und die Bezeichnung Ron_2 bezieht sich auf einen kleinen Innenwiderstand des zweiten Transistors 425. Ferner kann das Signal „ampout“ als ein Ausgang des Spannungsverstärkers 417 verstanden werden.
  • In verschiedenen Ausführungsformen enthält die Speichervorrichtung 730 ferner einen ersten Komparator 721 mit Eingängen von einem Drain und einer Source des ersten Transistors 421, der ein Ausgangssignal (Hi_curr) über eine digitale Rückkopplung an die Steuerlogik 713 liefert, das anzeigt, ob das zweite Grenzwertkriterium erfüllt ist. Dieses zweite Kriterium kann beinhalten, dass I(Vcclo) unter einen vorbestimmten Strom fällt, bei dem die Spannungsanforderung an die beiden Spannungsquellen zurück in die Kurzschlussperiode oder den Kurzschlussmodus verschoben werden kann. Wenn der erste Komparator 721 über den ersten Transistor 421 geschaltet ist, kann dies wie ein Strommessbetrieb über Ron_1 bei einer Spannungsschwelle des ersten Komparators 721 funktionieren. In einer Ausführungsform ist der Source-Eingang des ersten Komparators 721 auch mit einer Rückkopplungsleitung mit der negativen Eingangsleitung des Spannungsreglers 417 verbunden.
  • In den verschiedenen Ausführungsformen umfasst die Speichervorrichtung 730 ferner einen zweiten Komparator 725 mit Eingängen von einem Drain und einer Source des zweiten Transistors 425, der ein Ausgangssignal (Det_drop) über eine digitale Rückkopplung an die Steuerlogik 713 liefert, das anzeigt, ob das erste Grenzwertkriterium erfüllt ist. Das erste Grenzwertkriterium kann das Erreichen eines vorbestimmten Stromwertes beinhalten, der das Strombudget-Limit (Iccq) für den zweiten Strom, der von der zweiten Spannungsquelle (Vccq) gezogen wird, überschreitet. Wenn der zweite Komparator 725 über den zweiten Transistor 425 geschaltet ist, kann dies als eine Strommessoperation über Ron_2 bei einer Spannungsschwelle des zweiten Komparators 725 funktionieren.
  • 7B ist eine Darstellung, die Diagramme im Zusammenhang mit Komparatoren zeigt, die eine Rückmeldung an die Steuerlogik liefern, um eine Strommenge zu steuern, die gemäß einer Ausführungsform von der I/O-Schaltung 312 aufgenommen wird. Von oben nach unten umfassen die Diagramme den von der I/O-Schaltung 312 aufgenommenen Strom I(Vcclo), das Ausgangssignal (Hi_Curr) des ersten Komparators 721, den Spannungspegel an Vcclo, der in die I/O-Schaltung 312 führt, überlagert mit der Grenzwertspannung (Vth) des zweiten Komparators 725, und das Ausgangssignal (Det_drop) des zweiten Komparators 725. Die Spannung (V1) auf dem Vcclo-Diagramm in 7B kann zugewiesen werden, um einen gewünschten oder bevorzugten Wert des I(Vcclo)-Stroms auszuwählen, bei dem der Strom beginnt, auch von Vcc geliefert zu werden, z.B. in Übereinstimmung mit den Strombudget-Limit-Spezifikationen.
  • In diesen Ausführungsformen, unter zusätzlicher Bezugnahme auf 7A, ist der Spannungsregler 417 ausgeschaltet, wenn das Signal EN Null ist, das Signal OEN ist Null, und das Signal JOIN ist Eins, während des Kurzschlussmodus. Wenn das Signal EN eins ist, ist der Spannungsregler 417 eingeschaltet, und der erste Transistor 421 und der zweite Transistor 425 werden entsprechend dem Wert des von der I/O-Schaltung 312 gezogenen Stroms I(Vcclo) und der in 8A beschriebenen Schaltfolge aktiviert.
  • 8A ist ein Flussdiagramm eines beispielhaften Verfahrens 800 zum selektiven Umschalten der Stromversorgung der I/O-Schaltung mit einer oder beiden der zwei Spannungsquellen gemäß verschiedenen Ausführungsformen. Das Verfahren 800 kann von einer Verarbeitungslogik durchgeführt werden, die Hardware (z.B. Verarbeitungsvorrichtung, Schaltungen, dedizierte Logik, programmierbare Logik, Mikro-Code, Hardware einer Vorrichtung, integrierte Schaltungen, usw.), Software (z.B. Instruktionen, die auf einer Verarbeitungsvorrichtung ausgeführt werden) oder eine Kombination davon umfassen kann. In einigen Ausführungsformen wird das Verfahren 800 von der Steuerlogik 113 und/oder 713 und/oder der Logik des lokalen Medien-Controllers 135 aus 1 durchgeführt. 8B ist eine Darstellung, das Diagramme von Steuersignalen, Versorgungsspannungen und Versorgungs- und Lastströmen zeigt, die mit den hier diskutierten Speichervorrichtungen und dem Verfahren von 8A gemäß verschiedenen Ausführungsformen in Beziehung stehen sind.
  • Obwohl in einer bestimmten Abfolge oder Reihenfolge dargestellt, kann die Reihenfolge der Operationen, sofern nicht anders angegeben, geändert werden. Daher sind die dargestellten Ausführungsformen nur als Beispiele zu verstehen, und die dargestellten Operationen können in einer anderen Reihenfolge ausgeführt werden, während einige Operationen parallel ausgeführt werden können. Außerdem können in einigen Ausführungsformen ein oder mehrere Operationen weggelassen werden. Daher sind nicht alle dargestellten Vorgänge in jeder Ausführungsform erforderlich, und andere Prozessabläufe sind möglich.
  • Bei Operation 810 arbeitet eine Speichervorrichtung in einem Kurzschlussmodus. Genauer gesagt aktiviert die Verarbeitungslogik den zweiten Transistor 425 (mit JOIN = 1), hält den ersten Transistor 427 deaktiviert (mit OEN = 0), und ein Spannungsgrenzwert (Vt) des zweiten Komparators 725 wird auf Null („0“) gesetzt. Bei Null liegt der Vt des zweiten Komparators bei V1 (siehe 7B), was eine programmierte positive Spannung für den Übergang zur Stromversorgung der I/O-Schaltung 312 durch die erste Spannungsquelle (Vcc) ist.
  • Bei Operation 820 wird ein Spannungsabfall bestimmt. Genauer gesagt, bestimmt die Verarbeitungslogik, ob das Ausgabesignal (Det_drop) des zweiten Komparators 725 ausgelöst wurde, z.B. um anzugeben, dass das erste Grenzwertkriterium erfüllt ist. Wenn das Ausgabesignal des zweiten Komparators 725 nicht ausgelöst wird (Wert „0“), kehrt das Verfahren 800 zu Operation 810 zurück. Wenn das Ausgabesignal des zweiten Komparators 725 ausgelöst wird (Wert „1"0), geht das Verfahren 800 zum nächsten Operationsmodus über.
  • Bei Operation 830 geht die Speichervorrichtung in einen Hybridmodus über. Genauer gesagt, aktiviert die Verarbeitungslogik den ersten Transistor 421 (mit OEN = 1), während der zweite Transistor 425 aktiviert bleibt (JOIN = 1), d.h. im Hybridmodus arbeitet. Die Verarbeitungslogik setzt auch den Spannungsgrenzwert (Vt) des zweiten Komparators 725 auf einen Wert von eins („1“). Bei einem Wert von eins kann der Spannungsgrenzwert des zweiten Komparators 725 ein relativ kleiner Spannungswert unter Null sein, um bei der Erfassung einer negativen Spannung auszulösen. Eine negative Spannung zeigt an, dass die Ausgangsspannung die von der zweiten Spannungsquelle (Vccq) allein gelieferte Spannung überschritten hat und daher Vccq nicht mehr erforderlich ist.
  • Im Vorgang 840 wird die zweite Spannungsquelle rampenförmig abgeschaltet. Genauer gesagt, deaktiviert die Verarbeitungslogik den zweiten Transistor 425 langsam während eines Zeitintervalls, in dem die I/O-Schaltung 312 von der ersten Spannungsquelle (Vcc) und der zweiten Spannungsquelle (Vccq) mit Strom versorgt wird, z.B. im Hybridmodus. Zum Beispiel kann die Verarbeitungslogik das JOIN-Signal veranlassen, linear oder progressiv gegen Null zu laufen, um einen sanften Übergang der Stromversorgung des Spannungsreglers 417 im Verstärkermodus zu schaffen.
  • Bei Operation 850 wird ein Spannungsabfall bestimmt. Genauer gesagt, bestimmt die Verarbeitungslogik, ob das Ausgabesignal (Det_drop) des zweiten Komparators 725 ausgelöst wurde (Wert „1“), wodurch z.B. angegeben wird, dass der neu eingestellte Spannungsgrenzwert (Vt) erreicht worden ist. Bei Erreichen dieses neuen Vt-Werts kann der Hybridmodus beendet werden, da der Beitrag von Vccq nicht mehr benötigt wird, und die Speichervorrichtung kann in den Verstärkermodus übergehen. Wenn dieser Wert nicht erreicht wird (Wert „0“), kann das Verfahren 800 zu Operation 810 zurückkehren und effektiv von vorne beginnen.
  • Bei Operation 860 geht die Speichervorrichtung in den Verstärkermodus über. Genauer gesagt, deaktiviert die Verarbeitungslogik den zweiten Transistor 425 (JOIN = 0), so dass die abnehmende Rampe des JOIN-Signals abgeschnitten werden kann, und hält den ersten Transistor 421 in Aktivierung (OEN = 1). Außerdem achtet die Verarbeitungslogik nun auf das Ausgabesignal (hi_curr) des ersten Komparators 721, um einen ausgelösten Grenzwert zu erfassen.
  • Bei Operation 870 wird ein Stromabfall erkannt. Genauer gesagt, bestimmt die Verarbeitungslogik, ob ein Abfall der Stromaufnahme der I/O-Schaltung 312 erfasst wird. Solange der Strom ausreichend hoch bleibt, bleibt das Ausgangssignal (hi_curr) auf einem Wert („1“) und durchläuft die Schleife von Operation 860. Als Reaktion auf einen ausreichenden Abfall der Stromaufnahme (z.B. Erfüllen des zweiten Grenzwertkriteriums) wird die Grenzwertspannung (Vt) des ersten Komparators 721 jedoch zu einem Ausgabesignal (hi_curr) mit einem Nullwert („0“) führen. Als Reaktion auf ein Ausgabesignal von Null kehrt das Verfahren in einer Schleife zur Operation 810 zurück und beginnt effektiv von vorn, wodurch die Speichervorrichtung wieder in den Kurzschlussmodus versetzt wird.
  • 9 ist ein Flussdiagramm eines beispielhaften Verfahrens 900 zum selektiven Umschalten der Stromversorgung der I/O-Schaltung von einer auf beide Spannungsquellen gemäß einer Ausführungsform. Das Verfahren 900 kann von einer Verarbeitungslogik durchgeführt werden, die Hardware (z.B. Verarbeitungsvorrichtung, Schaltungen, dedizierte Logik, programmierbare Logik, Mikro-Code, Hardware einer Vorrichtung, integrierte Schaltungen, usw.), Software (z.B. Instruktionen, die auf einer Verarbeitungsvorrichtung ausgeführt werden) oder eine Kombination davon umfassen kann. In einigen Ausführungsformen wird das Verfahren 900 von der Steuerlogik 113 und/oder 713 und/oder der Logik des lokalen Medien-Controllers 135 aus 1 durchgeführt.
  • Obwohl in einer bestimmten Abfolge oder Reihenfolge dargestellt, kann die Reihenfolge der Operationen, sofern nicht anders angegeben, geändert werden. Daher sollten die dargestellten Ausführungsformen nur als Beispiele verstanden werden, und die dargestellten Operationen können in einer anderen Reihenfolge ausgeführt werden, während einige Operationen parallel ausgeführt werden können. Außerdem können in einigen Ausführungsformen ein oder mehrere Operationen weggelassen werden. Daher sind nicht alle dargestellten Operationen in jeder Ausführungsform erforderlich, und andere Prozessabläufe sind möglich.
  • Bei Operation 910 wird eine erste Spannungsquelle verwendet. Genauer gesagt veranlasst eine Speichervorrichtung unter Verwendung der ersten Spannungsquelle (Vcc), dass Kernspeicherschaltungen einer Speichervorrichtung mit Strom versorgt werden.
  • Bei der Operation 920 wird eine zweite Spannungsquelle verwendet. Genauer gesagt veranlasst die Speichervorrichtung unter Verwendung einer zweiten Spannungsquelle (Vccq), dass ein Satz von Eingabe/Ausgabe-Puffern (I/O-Puffern) der Speichervorrichtung mit Strom versorgt wird.
  • Bei Operation 930 wird ein kurzgeschlossener Operationsmodus aktiviert. Genauer gesagt veranlasst die Verarbeitungslogik der Speichervorrichtung, dass beim Starten der Speichervorrichtung ein erster Transistor aktiviert wird, wobei der erste Transistor zwischen der zweiten Spannungsquelle und der I/O-Schaltung der Speichervorrichtung gekoppelt ist.
  • Bei Operation 940 geht die Speichervorrichtung in einen Hybridmodus über. Genauer gesagt veranlasst die Verarbeitungslogik als Reaktion auf das Erfassen einer Stromaufnahme von der I/O-Schaltung, die ein erstes Grenzwertkriterium erfüllt, dass ein zweiter Transistor aktiviert wird, wobei der zweite Transistor zwischen einem Spannungsregler der ersten Spannungsquelle und der I/O-Schaltung gekoppelt ist.
  • Bei Operation 950 durchläuft die Speichervorrichtung den Hybridmodus. Genauer gesagt veranlasst die Verarbeitungslogik, dass der erste Transistor über ein Zeitintervall deaktiviert wird, während dessen die I/O-Schaltung von der ersten Spannungsquelle und der zweiten Spannungsquelle mit Strom versorgt wird.
  • 10 zeigt eine beispielhafte Maschine eines Computersystems 1000, in dem ein Satz von Instruktionen ausgeführt werden kann, um die Maschine zu veranlassen, ein oder mehrere der hier besprochenen Verfahren durchzuführen. In einigen Ausführungsformen kann das Computersystem 1000 einem Host-System entsprechen (z.B. dem Host-System 120 aus 1), das ein Speicher-Untersystem (z.B. das Speicher-Untersystem 110 aus 1) enthält, mit diesem gekoppelt ist oder dieses nutzt, oder es kann verwendet werden, um die Operationen eines Controllers auszuführen (z.B. um ein Betriebssystem auszuführen, um Operationen durchzuführen, die der Steuerlogik 113 aus 1 entsprechen). In alternativen Ausführungsformen kann die Maschine mit anderen Maschinen in einem LAN, einem Intranet, einem Extranet und/oder dem Internet verbunden (z.B. vernetzt) sein. Die Maschine kann in der Funktion eines Servers oder einer Client-Maschine in einer Client-Server-Netzwerkumgebung, als Peer-Maschine in einer Peer-to-Peer-Netzwerkumgebung (oder einer verteilten Netzwerkumgebung) oder als Server oder Client-Maschine in einer Cloud-Computing-Infrastruktur oder Cloud-Computing-Umgebung arbeiten.
  • Die Maschine kann ein Personal Computer (PC), ein Tablet-PC, eine Set-Top-Box (STB), ein Personal Digital Assistant (PDA), ein Mobiltelefon, eine Web-Anwendung, ein Server, ein Netzwerk-Router, ein Switch oder eine Bridge oder eine beliebige Maschine sein, die in der Lage ist, einen Satz von Instruktionen (sequenziell oder anderweitig) auszuführen, die die von dieser Maschine auszuführenden Aktionen spezifizieren. Auch wenn eine einzelne Maschine dargestellt ist, umfasst der Begriff „Maschine“ auch eine beliebige Sammlung von Maschinen, die einzeln oder gemeinsam einen Satz (oder mehrere Sätze) von Instruktionen ausführen, um eine oder mehrere der hier erörterten Verfahren durchzuführen.
  • Das beispielhafte Computersystem 1000 umfasst eine Verarbeitungsvorrichtung 1002, einen Hauptspeicher 1004 (z.B. Festwertspeicher (ROM), Flash-Speicher, dynamische Direktzugriffsspeicher (DRAM), wie zum Beispiel synchrone DRAM (SDRAM) oder Rambus DRAM (RDRAM), usw.), einen statischen Speicher 1006 (z.B. Flash-Speicher, statische Direktzugriffsspeicher (SRAM), usw.) und ein Datenspeichersystem 1018, die über einen Bus 1030 miteinander kommunizieren.
  • Die Verarbeitungsvorrichtung 1002 stellt eine oder mehrere Mehrzweck-Verarbeitungsvorrichtungen dar, wie z.B. einen Mikroprozessor, eine zentrale Verarbeitungseinheit oder ähnliches. Insbesondere kann die Verarbeitungsvorrichtung ein CISC-Mikroprozessor (Complex Instruction Set Computing Mikroprozessor), ein RISC-Mikroprozessor (Reduced Instruction Set Computing Mikroprozessor), ein VLIW-Mikroprozessor (Very Long Instruction Word Mikroprozessor) oder ein Prozessor sein, der andere Sätze von Instruktionen implementiert, oder Prozessoren, die eine Kombination von Sätzen von Instruktionen implementieren. Bei der Verarbeitungsvorrichtung 1002 kann es sich auch um eine oder mehrere Verarbeitungsvorrichtungen für spezielle Zwecke handeln, wie zum Beispiel eine anwendungsspezifische integrierte Schaltung (ASIC), ein feldprogrammierbares Gate-Array (FPGA), einen digitalen Signalprozessor (DSP), einen Netzwerkprozessor oder Ähnliches. Die Verarbeitungsvorrichtung 1002 ist ausgestaltet, um Befehle 1026 zur Durchführung der hier besprochenen Operationen und Schritte auszuführen. Das Computersystem 1000 kann außerdem eine Netzwerk-Schnittstellenvorrichtung 1008 zur Kommunikation über das Netzwerk 1020 enthalten.
  • Das Datenspeichersystem 1018 kann ein maschinenlesbares Speichermedium 1024 (auch als computerlesbares Medium bekannt) enthalten, auf dem ein oder mehrere Sätze von Instruktionen 1026 oder Software gespeichert sind, die eine oder mehrere der hier beschriebenen Verfahren oder Funktionen verkörpern. Die Instruktionen 1026 können sich auch vollständig oder zumindest teilweise innerhalb des Hauptspeichers 1004 und/oder innerhalb der Verarbeitungsvorrichtung 1002 während ihrer Ausführung durch das Computersystem 1000 befinden, wobei der Hauptspeicher 1004 und die Verarbeitungsvorrichtung 1002 ebenfalls maschinenlesbare Speichermedien bilden. Das maschinenlesbare Speichermedium 1024, das Datenspeichersystem 1018 und/oder der Hauptspeicher 1004 können dem Speicher-Untersystem 110 aus 1 entsprechen.
  • In einer Ausführungsform enthalten die Instruktionen 1026 Instruktionen zum Implementieren von Funktionen, die der Steuerung verschiedener Spannungsquellen entsprechen (z.B. die Steuerlogik 113 aus 1). Obwohl das maschinenlesbare Speichermedium 1024 in einem Ausführungsbeispiel als ein einzelnes Medium dargestellt ist, soll der Begriff „maschinenlesbares Speichermedium“ so verstanden werden, dass er ein einzelnes Medium oder mehrere Medien umfasst, die den einen oder mehrere Sätze von Instruktionen speichern. Der Begriff „maschinenlesbares Speichermedium“ oder auch „nichttransitorisches computerlesbares Medium“ soll auch ein beliebiges Medium umfassen, das in der Lage ist, einen Satz von Instruktionen zur Ausführung durch die Maschine zu speichern oder zu kodieren, und das die Maschine veranlasst, ein oder mehrere der Verfahren der vorliegenden Erfindung durchzuführen. Der Begriff „maschinenlesbares Speichermedium“ soll folglich Solid-State-Speicher, optische Medien und magnetische Medien umfassen, ist aber nicht hierauf beschränkt.
  • Einige Teile der vorhergehenden detaillierten Beschreibungen wurden in Form von Algorithmen und symbolischen Darstellungen von Operationen an Datenbits in einem Computerspeicher dargestellt. Diese algorithmischen Beschreibungen und Darstellungen werden von Fachleuten auf dem Gebiet der Datenverarbeitung verwendet, um anderen Fachleuten den Inhalt ihrer Arbeit am effektivsten zu vermitteln. Ein Algorithmus wird hier und im Allgemeinen als eine in sich konsistente Folge von Operationen verstanden, die zu einem gewünschten Ergebnis führt. Bei den Operationen handelt es sich um solche, die physische Manipulationen von physikalischen Größen erfordern. Normalerweise, wenn auch nicht notwendigerweise, haben diese Größen die Form von elektrischen oder magnetischen Signalen, die gespeichert, kombiniert, verglichen und anderweitig manipuliert werden können. Zuweilen hat es sich als zweckmäßig erwiesen, diese Signale als Bits, Werte, Elemente, Symbole, Zeichen, Begriffe, Zahlen oder ähnliches zu bezeichnen, hauptsächlich aus Gründen des allgemeinen Sprachgebrauchs.
  • Es sollte jedoch bedacht werden, dass alle diese und ähnliche Begriffe mit den entsprechenden physikalischen Größen in Verbindung gebracht werden müssen und lediglich praktische Bezeichnungen für diese Größen sind. Die vorliegende Erfindung kann sich auf die Aktionen und Prozesse eines Computersystems oder einer ähnlichen elektronischen Computervorrichtungen beziehen, die Daten, die als physikalische (elektronische) Größen in den Registern und Speichern des Computersystems dargestellt werden, manipuliert und in andere Daten umwandelt, die in ähnlicher Weise als physikalische Größen in den Speichern oder Registern des Computersystems oder anderen derartigen Informationsspeichersystemen dargestellt werden.
  • Die vorliegende Erfindung bezieht sich auch auf ein Gerät zur Durchführung der hier beschriebenen Operationen. Dieses Gerät kann speziell für die beabsichtigten Zwecke konstruiert sein, oder es kann einen Mehrzweckcomputer umfassen, der durch ein in dem Computer gespeichertes Computerprogramm selektiv aktiviert oder rekonfiguriert wird. Ein solches Computerprogramm kann in einem computerlesbaren Speichermedium gespeichert werden, wie zum Beispiel, aber nicht beschränkt auf, jede Art von Disketten, einschließlich Disketten, optische Disketten, CD-ROMs und magnetisch-optische Disketten, Festwertspeicher (ROMs), Direktzugriffsspeicher (RAMs), EPROMs, EEPROMs, magnetische oder optische Karten oder jede Art von Medien, die zum Speichern elektronischer Instruktionen geeignet sind, jeweils gekoppelt mit einem Computersystembus.
  • Die hier vorgestellten Algorithmen und Anzeigen sind von Natur aus nicht an einen bestimmten Computer oder ein anderes Gerät gebunden. Verschiedene Mehrzwecksysteme können mit Programmen gemäß den hier dargelegten Lehren verwendet werden, oder es kann sich als zweckmäßig erweisen, ein spezielleres Gerät zur Durchführung des Verfahrens zu konstruieren. Die Struktur für eine Vielzahl dieser Systeme wird in der folgenden Beschreibung dargestellt. Darüber hinaus wird die vorliegende Erfindung nicht unter Bezugnahme auf eine bestimmte Programmiersprache beschrieben. Es ist offensichtlich, dass eine Vielzahl von Programmiersprachen verwendet werden kann, um die Lehren der Erfindung, wie hier beschrieben, zu implementieren.
  • Die vorliegende Erfindung kann als Computerprogrammprodukt oder Software bereitgestellt werden, die ein maschinenlesbares Medium mit darauf gespeicherten Instruktionen umfassen kann, die zum Programmieren eines Computersystems (oder anderer elektronischer Vorrichtungen) zur Durchführung eines Verfahrens gemäß der vorliegenden Erfindung verwendet werden können. Ein maschinenlesbares Medium umfasst jeden Mechanismus zum Speichern von Informationen in einer Form, die von einer Maschine (z.B. einem Computer) gelesen werden kann. In einigen Ausführungsformen umfasst ein maschinenlesbares (z.B. computerlesbares) Medium ein maschinenlesbares (z.B. computerlesbares) Speichermedium, wie zum Beispiel einen Festwertspeicher („ROM“), einen Direktzugriffsspeicher („RAM“), Magnetplatten-Speichermedien, optische Speichermedien, Flash-Speicherkomponenten, usw.
  • In der vorstehenden Beschreibung wurden Ausführungsformen der Erfindung unter Bezugnahme auf spezifische Ausführungsbeispiele beschrieben. Es ist offensichtlich, dass verschiedene Modifikationen daran vorgenommen werden können, ohne vom Grundgedanken und Umfang der Ausführungsformen der Erfindung, wie sie in den folgenden Ansprüchen dargelegt sind, abzuweichen. Die Beschreibung und die Zeichnungen sind folglich eher in einem illustrativen als in einem einschränkenden Sinne zu verstehen.

Claims (20)

  1. Vorrichtung, umfassend: einen Spannungsregler, der mit einer ersten Spannungsquelle gekoppelt ist, wobei die erste Spannungsquelle ausgestaltet ist, um eine Kernspeicherschaltung einer Speichervorrichtung mit Strom zu versorgen; einen ersten Transistor, der zwischen einem Ausgang des Spannungsreglers und einer Eingabe/Ausgabe-Schaltung (I/O-Schaltung) der Speichervorrichtung gekoppelt ist; einen zweiten Transistor, der zwischen einer zweiten Spannungsquelle und der I/O-Schaltung gekoppelt ist, wobei die zweite Spannungsquelle ausgestaltet ist, um einen Satz von I/O-Puffern zu speisen; und eine Steuerlogik, die mit Gates des ersten Transistors und des zweiten Transistors gekoppelt ist, wobei die Steuerlogik ausgestaltet ist, um Operationen durchzuführen, die umfassen: Bewirken, dass der zweite Transistor aktiviert wird, um einen Stromfluss von der zweiten Spannungsquelle zur I/O-Schaltung zu ermöglichen; Bewirken, als Reaktion auf das Erfassen einer Stromaufnahme von der I/O-Schaltung, die ein erstes Grenzwertkriterium erfüllt, dass der erste Transistor aktiviert wird; und Bewirken, dass der zweite Transistors über ein Zeitintervall, während dessen die I/O-Schaltung durch die erste Spannungsquelle und die zweite Spannungsquelle gespeist wird, deaktiviert wird.
  2. Vorrichtung nach Anspruch 1, wobei die erste Spannungsquelle eine höhere Spannung liefert als die zweite Spannungsquelle.
  3. Vorrichtung nach Anspruch 1, die außerdem einen Komparator mit Eingängen von einem Drain und einer Source des zweiten Transistors umfasst, wobei der Komparator ein Ausgabesignal an die Steuerlogik liefert, wodurch angegeben wird, ob das erste Grenzwertkriterium erfüllt ist.
  4. Vorrichtung nach Anspruch 3, wobei der zweite Transistor, um über das Zeitintervall deaktiviert zu werden, eine lineare Rampe vom vollständigen Aktivieren bis zum vollständigen Deaktivieren durchläuft, und wobei die Operationen ferner umfassen: Ändern einer Grenzwertspannung zum Auslösen des Komparators auf einen Wert kleiner als Null als Reaktion darauf, dass der zweite Transistor über das Zeitintervall deaktiviert wird; und Bewirken, als Reaktion darauf, dass der Komparator erfasst, dass der Wert kleiner als Null ist, dass der zweite Transistor vollständig deaktiviert wird.
  5. Vorrichtung nach Anspruch 1, wobei, nachdem der zweite Transistor vollständig deaktiviert ist, die Operationen ferner umfassen: Erfassen eines Abfalls in der Stromaufnahme der I/O-Schaltung, der ein zweites Grenzwertkriterium erfüllt; Bewirken, dass der erste Transistor vollständig deaktiviert wird; und Bewirken, dass der zweite Transistor vollständig aktiviert wird.
  6. Vorrichtung nach Anspruch 5, die außerdem einen Komparator mit Eingängen von einem Drain und einer Source des ersten Transistors umfasst, wobei der Komparator ein Ausgabesignal an die Steuerlogik liefert, wodurch angegeben wird, ob das zweite Grenzwertkriterium erfüllt ist.
  7. Vorrichtung nach Anspruch 1, wobei der erste Transistor und der zweite Transistor jeweils ein komplementärer Metall-Oxid-Halbleiter-Transistor (NMOS-Transistor) vom n-Typ ist.
  8. System, umfassend: eine erste Spannungsquelle, um eine Kernspeicherschaltung einer Speichervorrichtung mit Strom zu versorgen; einen Spannungsregler, der mit der ersten Spannungsquelle gekoppelt ist; einen ersten Transistor, der zwischen einem Ausgang des Spannungsreglers und einer Eingabe/Ausgabe-Schaltung (I/O-Schaltung) gekoppelt ist; eine zweite Spannungsquelle, um einen Satz von I/O-Puffern der Speichervorrichtung mit Strom zu versorgen, wobei die erste Spannungsquelle eine höhere Spannung liefert als die zweite Spannungsquelle; einen zweiten Transistor, der zwischen der zweiten Spannungsquelle und der I/O-Schaltung gekoppelt ist; und eine Steuerlogik, die mit Gates des ersten Transistors und des zweiten Transistors gekoppelt ist, wobei die Steuerlogik ausgestaltet ist, um Operationen durchzuführen, die umfassen: Bewirken, dass der zweite Transistor aktiviert wird, um einen Stromfluss von der zweiten Spannungsquelle zur I/O-Schaltung zu ermöglichen; Bewirken, als Reaktion auf das Erfassen einer Stromaufnahme von der I/O-Schaltung, die ein erstes Grenzwertkriterium erfüllt, dass der erste Transistor aktiviert wird; und Bewirken, dass der zweite Transistor über ein Zeitintervall, während dessen die I/O-Schaltung durch die erste Spannungsquelle und die zweite Spannungsquelle gespeist wird, deaktiviert wird.
  9. System nach Anspruch 8, wobei der Spannungsregler einen Operationsverstärker umfasst, der ferner einen Spannungsteiler umfasst, der zwischen die zweite Spannungsquelle und einen positiven Eingangsanschluss des Operationsverstärkers gekoppelt ist, wobei ein oberer Widerstand des Spannungsteilers mit einem Trimmwert einstellbar ist, um eine Offset-Aufhebung des Operationsverstärkers einzustellen, die innerhalb von mindestens einem Prozent einer Spannung der zweiten Spannungsquelle liegt.
  10. System nach Anspruch 8, das außerdem einen Komparator mit Eingängen von einem Drain und einer Source des zweiten Transistors umfasst, wobei der Komparator ein Ausgabesignal an die Steuerlogik liefert, wodurch angegeben wird, ob das erste Grenzwertkriterium erfüllt ist.
  11. System nach Anspruch 10, wobei der zweite Transistor, um über das Zeitintervall deaktiviert zu werden, eine lineare Rampe vom vollständigen Aktivieren bis zum vollständigen Deaktivieren durchläuft, und wobei die Operationen ferner umfassen: Ändern einer Grenzwertspannung zum Auslösen des Komparators auf einen Wert kleiner als Null als Reaktion darauf, dass der zweite Transistor über das Zeitintervall deaktiviert wird; und Bewirken, als Reaktion darauf, dass der Komparator erfasst, dass der Wert kleiner als Null ist, dass der zweite Transistor vollständig deaktiviert wird.
  12. System nach Anspruch 8, wobei, nachdem der zweite Transistor vollständig deaktiviert ist, die Operationen ferner umfassen: Erfassen eines Abfalls in der Stromaufnahme der I/O-Schaltung, der ein zweites Grenzwertkriterium erfüllt; Bewirken, dass der erste Transistor vollständig deaktiviert wird; und Bewirken, dass der zweite Transistor vollständig aktiviert wird.
  13. System nach Anspruch 12, das außerdem einen Komparator mit Eingängen von einem Drain und einer Source des ersten Transistors umfasst, wobei der Komparator ein Ausgabesignal an die Steuerlogik liefert, wodurch angegeben wird, ob das zweite Grenzwertkriterium erfüllt ist.
  14. System nach Anspruch 8, wobei der erste Transistor und der zweite Transistor jeweils ein komplementärer Metall-Oxid-Halbleiter-Transistor (NMOS-Transistor) vom n-Typ sind.
  15. Verfahren, umfassend: Bewirken, unter Verwendung einer ersten Spannungsquelle, dass eine Kernspeicherschaltung einer Speichervorrichtung mit Strom versorgt wird; Bewirken, unter Verwendung einer zweiten Spannungsquelle, dass ein Satz von Eingabe/Ausgabe-Puffern (I/O-Puffern) der Speichervorrichtung gespeist wird; Bewirken, durch die Steuerlogik der Speichervorrichtung, dass beim Starten der Speichervorrichtung ein erster Transistor aktiviert wird, wobei der erste Transistor zwischen der zweiten Spannungsquelle und der I/O-Schaltung der Speichervorrichtung gekoppelt ist; Bewirken, durch die Steuerlogik, als Reaktion auf das Erfassen einer Stromaufnahme von der I/O-Schaltung, die ein erstes Grenzwertkriterium erfüllt, dass ein zweiter Transistor aktiviert wird, wobei der zweite Transistor zwischen einem Spannungsregler der ersten Spannungsquelle und der I/O-Schaltung gekoppelt ist; und Bewirken, durch die Steuerlogik, dass der erste Transistor über ein Zeitintervall, während dessen die I/O-Schaltung durch die erste Spannungsquelle und die zweite Spannungsquelle mit Strom versorgt wird, deaktiviert wird.
  16. Verfahren nach Anspruch 15, ferner umfassend das Einstellen, durch die Steuerlogik nach dem Starten der Speichervorrichtung, einer Grenzwertspannung eines Komparators auf das erste Grenzwertkriterium, wobei der Komparator Eingänge von einem Drain und einer Source des ersten Transistors hat.
  17. Verfahren nach Anspruch 15, ferner umfassend das Empfangen, durch die Steuerlogik, eines Zustands eines Komparators, wodurch angegeben wird, dass das erste Grenzwertkriterium erfüllt ist, wobei der Komparator Eingänge von einem Drain und einer Source des ersten Transistors hat.
  18. Verfahren nach Anspruch 17, wobei das Bewirken, dass der erste Transistor über das Zeitintervall deaktiviert wird, das Bewirken umfasst, dass der erste Transistor eine lineare Rampe vom vollständigen Aktivieren bis zum vollständigen Deaktivieren durchläuft, ferner umfassend: Ändern, durch die Steuerlogik, als Reaktion auf das Bewirken, dass der erste Transistor über das Zeitintervall deaktiviert wird, einer Grenzwertspannung zum Auslösen des Komparators auf einen Wert kleiner als Null; und Bewirken, als Reaktion darauf, dass der Komparator erfasst, dass der Wert kleiner als Null ist, der erste Transistor vollständig deaktiviert wird.
  19. Verfahren nach Anspruch 15, ferner umfassend: Erfassen, durch die Steuerlogik, nachdem der erste Transistor vollständig deaktiviert ist, eines Abfalls in der Stromaufnahme der I/O-Schaltung, der ein zweites Grenzwertkriterium erfüllt; Bewirken, dass der zweite Transistor vollständig deaktiviert wird; und Bewirken, dass der erste Transistor vollständig aktiviert wird.
  20. Verfahren nach Anspruch 19, ferner umfassend das Empfangen, durch die Steuerlogik, eines Zustands eines Komparators, wodurch angegeben wird, ob das zweite Grenzwertkriterium erfüllt ist, wobei der Komparator Eingänge von einem Drain und einer Source des zweiten Transistors hat.
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