JP2000021182A

JP2000021182A - 半導体記憶装置

Info

Publication number: JP2000021182A
Application number: JP18484498A
Authority: JP
Inventors: Akifumi Kawahara; 昭文川原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】フラッシュメモリの書き込み判定において、
セルのＶｔが規格値近傍に存在する場合の判定動作の安
定化を図る。【解決手段】メモリセル１−１，１−２に対してビッ
ト線ＢＬ１，ＢＬ２が各々接続され、ビット線ＢＬ１は
選択ゲート３を介して、センスアンプ４及び書き込み回
路５に接続され、センスアンプ４は出力バッファ８を介
して、入出力バスＤＩＯに接続される。書き込み回路５
には、書き込みデータラッチ７を介した入出力バスＤＩ
Ｏの値と、判定データラッチ６を介した出力ＲＯＵＴが
入力され、出力ＢＢＤがセンスアンプ４に入力される。
センスアンプ４は書き込み判定レベルを２つ備え、出力
ＢＢＤで両者を切替える。判定データＢＢＤ＝“１”の
場合の判定レベルを、ＢＢＤ＝“０”の場合よりも高く
設定することにより、メモリセル１−１のＶｔが規格値
を超えた直後に、入出力バスＤＩＯに安定した判定デー
タが出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発記憶を実現
する半導体記憶装置に関するものである。

【０００２】

【従来の技術】フラッシュメモリは図１０に示すよう
に、セルトランジスタのＶｔを変化させることによりデ
ータ“０”，“１”を記憶する不揮発メモリである。

【０００３】情報の書き換え動作としては、消去動作に
よりメモリセル全体をデータ“１”とした後、所定のビ
ットに関してデータ“０”の書き込みを行う。

【０００４】書き込み動作は、図１０に示すデータ
“１”のセルトランジスタに対して、ホットエレクトロ
ン注入により、フローティングゲートに電子を注入し
て、Ｖｔを上昇させる（具体的には、セルトランジスタ
のドレインにＶＤＤを、ゲートにＶＧＰ（＞ＶＤＤ）を
印加する）。

【０００５】書き込みにおいては、規定したＶｔまで書
き込まれたことを保証するために、書き込み動作の合間
にデータを読み出すことにより、書き込み判定を行う。

【０００６】以下に、書き込み動作に関して説明する。

【０００７】図８は従来の半導体記憶装置における書き
込み・判定回路を示すブロック図である。メモリセル１
−１，１−２に対してビット線ＢＬ１，ＢＬ２が各々接
続されており、ビット線ＢＬ１は選択ゲート３を介し
て、センスアンプ４及び書き込み回路５に接続される。
そして、センスアンプ４は出力バッファ８を介して、入
出力バスＤＩＯに接続される。一方、書き込み回路５に
は、書き込みデータラッチ７を介した入出力バスＤＩＯ
の値と、判定データラッチ６を介したセンスアンプ出力
ＲＯＵＴの値が入力される。

【０００８】図９は図８のセンスアンプの回路概要を示
すブロック図である。センスアンプ入力ＰＧはトランス
ファゲート４−２を介し、判定時の負荷トランジスタ４
−１に接続される。負荷トランジスタ４−１のゲート
は、書き込み判定時にアクティブとなる制御信号ＮＪＸ
に接続される。

【０００９】センスアンプ起動信号ＮＳＡＡはセンスア
ンプ動作イネーブル回路４−３に接続され、このセンス
アンプ動作イネーブル回路４−３によりトランスファゲ
ート４−２を制御する。トランジスタ４−１，４−２に
つながるノードＮ０は、センスアンプ出力ゲート４−４
を介してセンスアンプ出力ＲＯＵＴに接続される。

【００１０】次に、図１１を用いて、図８の書き込み・
判定回路による書き込み動作のタイミングを説明する。

【００１１】まず、時間Ｔ１において、デコード線ＹＳ
Ｗが立ち上がることにより、センスアンプ入力ＰＧとビ
ット線ＢＬ１とが接続される。また、ワード線ＷＬが立
ち上がり、センスアンプ起動信号ＮＳＡＡ，判定時の制
御信号ＮＪＸがアクティブとなることにより、メモリセ
ル１−１のドレインノードは、選択ゲート３，トランス
ファーゲート４−２を介して、負荷トランジスタ４−１
に接続される。

【００１２】なお、負荷トランジスタ４−１のサイズ
は、セルのＶｔがＶｔｐより低い時（書き込み不足）に
Ｌが、セルのＶｔがＶｔｐより高い時（書き込み完了）
にＨがセンスアンプ出力ＲＯＵＴより出力されるように
調整されているものとする。

【００１３】ここで、セルのＶｔがＶｔｐより低い時
（書き込み不足）には、負荷トランジスタ４−１の電流
能力に比べてメモリセル１−１の電流能力が大きいた
め、図９のノードＮ０は下がり、センスアンプ４の出力
ＲＯＵＴはＬとなり、入出力バスＤＩＯにデータ“１”
が読み出される。

【００１４】反対に、セルのＶｔがＶｔｐを超えた時
（書き込み完了）には、メモリセル１−１の電流能力が
小さくなるため、センスアンプ出力ＲＯＵＴはＨとな
り、入出力バスＤＩＯにデータ“０”が読み出され、書
き込みが完了したことが分かる。

【００１５】以上のようにしてセルデータの書き込み判
定が可能であり、書き込みが不足している場合には、書
き込み動作を行う。

【００１６】次に、時間Ｔ２において、ワード線ＷＬ，
デコード線ＹＳＷが下がり、センスアンプ起動信号ＮＳ
ＡＡ，判定時の制御信号ＮＪＸが非アクティブとなり、
判定動作が完了する。同時に、判定データラッチ信号Ｂ
Ｂが立ち下がることにより、判定データを、判定データ
ラッチ６に保持する。

【００１７】時間Ｔ３においては、書き込みデータが入
出力バスＤＩＯに印加される。

【００１８】次に、時間Ｔ４において書き込み動作を行
う。書き込み動作は、通常複数ビット単位で行われる
が、ビット間のばらつきにより、書き込みが速い（Ｖｔ
がＶｔｐを超えるまでの時間が短い）ビットと遅いビッ
トが存在する。

【００１９】書き込み動作は、書き込み判定において遅
いビットが書き込み完了となるまで行われるため、書き
込みの速いセルのＶｔはＶｔｐに比して非常に高くな
り、信頼性的に好ましくない。そこで、図８の回路で
は、ビット毎に、書き込み完了のセルに対しては、ドレ
インがＶＤＤに駆動されないように回路的工夫を行って
いる。まず、入力データラッチ信号ＰＬがアクティブに
なり、ＤＩＯ上のデータが書き込みデータラッチ７に保
持される。そして、判定データラッチ６中のデータＢＢ
Ｄと、書き込みデータラッチ７中のデータＰＬＤ、書き
込み制御信号ＷＲが書き込み回路５で処理され、以下の
値の信号ＹＧを発生する。

【００２０】ＷＲ＝Ｌ：ＹＧ＝ＨｉＺ（１）ＷＲ＝ＨＢＢＤ＝Ｌ：ＹＧ＝ＨｉＺ（２）ＷＲ＝ＨＢＢＤ＝ＨＰＬＤ＝Ｌ：ＹＧ＝ＨｉＺ（３）ＷＲ＝ＨＢＢＤ＝ＨＰＬＤ＝Ｈ：ＹＧ＝ＶＤＤ（４）そして、選択ゲート３を介して、信号ＹＧによりメモリ
セル１−１のドレインをＶＤＤで駆動する。

【００２１】ここで、（２）は、書き込み判定の結果、
データが“０”（書き込み完了）となる場合であり、Ｂ
ＢＤ＝Ｌとなり、ＹＧはＨｉＺとなる。このとき、メモ
リセル１−１に対してドレインはＨｉＺとなり、セルの
Ｖｔは上昇しない。

【００２２】（３）は、書き込み判定の結果、データが
“１”（書き込み不足）となる場合であり、ＢＢＤ＝Ｈ
となるが、入力データ値が“１”であるため、ＹＧはＨ
ｉＺとなる。このとき、メモリセル１−１に対してドレ
インはＨｉＺとなり、セルのＶｔは上昇しない。

【００２３】（４）は、書き込み判定の結果、データが
“１”（書き込み不足）となる場合であり、ＢＢＤ＝Ｈ
となり、入力データ値が“０”であるため、ＹＧはＶＤ
Ｄとなる。このとき、メモリセル１−１に対してドレイ
ンはＶＤＤとなり、セルのＶｔが上昇する。以上のよう
に、判定データにより、ビット毎に書き込みを制御する
ことができる。

【００２４】最後に、時間Ｔ５において、書き込み制御
信号ＷＲ，ワード線ＷＬ，デコード線ＹＳＷを下げ、書
き込みを終了する。

【００２５】以上述べた動作では、メモリ外部に対して
は、入出力バスＤＩＯを介して書き込みが完了したか、
追加で書き込み動作を行う必要があるかどうかを判定
し、メモリ内部においては、判定データラッチ６により
書き込みをイネーブルするかどうかを決定する方式とな
っている。したがって、入出力バスＤＩＯを介して外部
に現れるデータ値と、内部で判定データラッチ６に保持
されるデータ値が同値であれば問題はない。

【００２６】しかし、書き込み判定時のセルのＶｔが判
定レベル（Ｖｔｐ）近傍にある場合、外部から入出力バ
スＤＩＯを参照するタイミングと、内部で判定データラ
ッチ６に判定データを取り込むタイミングが異なると、
不具合を起こし易い。

【００２７】例えば、ＢＢＤ＝Ｌにも関わらずＤＩＯ＝
Ｈと判定される場合も有りうる。すなわち、ＤＩＯ＝Ｈ
であるため、外部からは書き込み不足と判定し、書き込
み動作を行うが、ＢＢＤ＝Ｌであるため、前述したよう
にセルのＶｔは上昇しない。すると、次の判定動作にお
いても、ＢＢＤ＝Ｌにも関わらずＤＩＯ＝Ｈとなり、Ｄ
ＩＯはＨのままとなり、規定回数以内に書き込みが完了
しない。

【００２８】

【発明が解決しようとする課題】上述したような従来の
半導体記憶装置においては、書き込み判定結果がノード
ＤＩＯとラッチデータＢＢＤとで異なってくる可能性が
あり、判定時のＤＩＯがデータ“１”、ラッチデータＢ
ＢＤがデータ“０”の場合には、書き込み動作が終了し
ないという問題点がある。

【００２９】本発明は、前記の問題点に鑑みて、安定に
書き込みを行うことのできる半導体記憶装置を提供する
ことを目的とする。

【００３０】

【課題を解決するための手段】この目的を達成するため
の本発明は、メモリセルと、ビット線を介して前記メモ
リセルのドレインノードに接続される接続ゲート選択手
段と、この接続ゲート選択手段に接続されるセンスアン
プ回路と、このセンスアンプ回路の出力を入出力バスに
伝達する出力バッファと、前記接続ゲート選択手段に接
続される少なくとも１つ以上のデータ書き込み手段と、
前記入出力バスのデータを保持して前記データ書き込み
手段に入力するための第１データ記憶手段と、前記セン
スアンプ回路の出力データを保持して前記データ書き込
み手段及び前記センスアンプ回路に入力するための第２
データ記憶手段とを備えた構成としたものである。

【００３１】また本発明は、書き込み判定時において、
前記第２データ記憶手段の出力値により、少なくとも２
つ以上の書き込み判定レベルを規定するための、少なく
とも２つ以上の書き込み判定素子を前記センスアンプ回
路に備えた構成としたものである。

【００３２】また本発明は、メモリセルと、ビット線を
介して前記メモリセルのドレインノードに接続される接
続ゲート選択手段と、この接続ゲート選択手段に接続さ
れるセンスアンプ回路と、このセンスアンプ回路の出力
を入出力バスに伝達する出力バッファと、前記接続ゲー
ト選択手段に接続される少なくとも１つ以上のデータ書
き込み手段と、前記入出力バスのデータを保持して前記
データ書き込み手段に入力するための第１データ記憶手
段と、前記センスアンプ回路の出力データを保持するた
めの第２データ記憶手段と、この第２データ記憶手段の
出力に接続され、前記データ書き込み手段に接続された
少なくとも２つ以上の第３データ記憶手段とを備えた構
成としたものである。

【００３３】また本発明は、メモリセルと、ビット線を
介して前記メモリセルのドレインノードに接続される接
続ゲート選択手段と、この接続ゲート選択手段に接続さ
れるセンスアンプ回路と、このセンスアンプ回路の出力
を入出力バスに伝達する出力バッファと、前記接続ゲー
ト選択手段に接続される少なくとも１つ以上のデータ書
き込み手段と、前記入出力バスのデータを保持して前記
データ書き込み手段に入力するための第１データ記憶手
段と、前記センスアンプ回路の出力データを保持して前
記データ書き込み手段に入力するための第２データ記憶
手段と、この第２データ記憶手段に対して小パルスを入
力するためのパルス発生手段とを備えた構成としたもの
である。

【００３４】これにより、安定な書き込み動作を実現す
ることができる。

【００３５】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して詳細に説明する。なお、図８及び図
９に示す従来技術における部材と同一の部材および同一
の機能については同一の符号を付すことにより詳細な説
明は省略した。

【００３６】図１は本発明の第１実施形態の半導体記憶
装置にかかる書き込み・判定回路を示すブロック図、図
２は図１中のセンスアンプの回路概要を示すブロック
図、図３は本発明の第１実施形態における判定時のセル
トランジスタのＶｔを示すグラフである。

【００３７】メモリセル１−１，１−２に対してビット
線ＢＬ１，ＢＬ２が各々接続されており、ビット線ＢＬ
１は選択ゲート３を介して、センスアンプ４及び書き込
み回路５に接続される。そして、センスアンプ４は出力
バッファ８を介して、入出力バスＤＩＯに接続される。
一方、書き込み回路５には、書き込みデータラッチ７を
介した入出力バスＤＩＯの値と、判定データラッチ６を
介したセンスアンプ出力ＲＯＵＴの値が入力される。ま
た、判定データラッチ６の出力ＢＢＤがセンスアンプ４
に入力される。

【００３８】図２に示すセンスアンプ４は、図９に示し
た従来技術におけるセンスアンプ４に対して第２負荷ト
ランジスタ４−５を追加したものであり、センスアンプ
入力ＰＧはトランスファゲート４−２を介し、判定時の
第１負荷トランジスタ４−１及び第２負荷トランジスタ
４−５に接続される。第１負荷トランジスタ４−１及び
第２負荷トランジスタ４−５のゲートには、書き込み判
定時にアクティブとなる制御信号ＮＪＸ及び判定データ
ラッチ６の出力ＢＢＤをゲート処理した信号が接続され
ており、出力ＢＢＤの値により負荷トランジスタ４−
１，４−２を切り替える方式となっている。

【００３９】ここで、第２負荷トランジスタ４−５の電
流能力は、第１負荷トランジスタ４−１の電流能力より
も小さく設定されており、各々の判定時のセルトランジ
スタのＶｔは図３に示す関係となる（Ｖｔｐ１が第１負
荷トランジスタ４−１、Ｖｔｐ２が第２負荷トランジス
タ４−５のレベルに対応する）。

【００４０】次に、図１１の動作タイミングを用いて、
図１の書き込み・判定回路による書き込み動作について
説明する。

【００４１】まず、時間Ｔ１において、デコード線ＹＳ
Ｗが立ち上がることにより、センスアンプ入力ＰＧとビ
ット線ＢＬ１とが接続される。また、ワード線ＷＬが立
ち上がり、センスアンプ起動信号ＮＳＡＡ，判定時の制
御信号ＮＪＸがアクティブとなることにより、メモリセ
ル１−１のドレインノードは、選択ゲート３，トランス
ファーゲート４−２を介して、負荷トランジスタ４−１
または４−５に接続される。

【００４２】以上のようにして従来技術と同様に、セル
データの書き込み判定が可能であり、書き込みが不足し
ている場合には、書き込み動作を行う。

【００４３】次に、本発明における判定動作について説
明する。

【００４４】消去された状態（全領域データ“１”）か
ら書き込みを行う場合、最初の判定ではＶｔが充分低い
ため、入出力バスに読み出されるデータは“１”とな
る。同時に判定データラッチ６に保持されるデータＢＢ
ＤもＨとなり、この場合、図２に示すセンスアンプにお
いて、第２負荷トランジスタ４−５が選択される。この
状態では、Ｖｔが、第２負荷トランジスタ４−５によっ
て規定される書き込みレベルであるＶｔｐ２に比して充
分低いため、入出力バスＤＩＯを介して外部に現れるデ
ータ値と、内部で判定データラッチ６に保持されるデー
タ値は同値である。

【００４５】次に、書き込み動作と判定動作が何回か行
われてメモリセル１−１のＶｔがＶｔｐ２を超えた直後
では以下の動作となる。

【００４６】すなわち、メモリセル１−１のＶｔがＶｔ
ｐ２を超えた直後では、従来技術と同様に、判定データ
ラッチ６に判定データ“０”が保持されＢＢＤ＝Ｌとな
り、一方ＤＩＯはデータＨである可能性がある。この場
合に外部からは書き込み不足と判定し、書き込み動作を
行うが、ＢＢＤ＝Ｌであるため、セルのＶｔは上昇しな
い。しかし、次の判定動作においては、ＢＢＤ＝Ｌとな
っているため、図２で示すセンスアンプにおいて、第１
負荷トランジスタ４−１が選択される。このトランジス
タで規定される書き込みレベルは図３のＶｔｐ１とな
る。この状態では、メモリセル１−１のＶｔは、判定レ
ベル（Ｖｔｐ１）を充分超えた値となっているため、入
出力バスＤＩＯにもデータ“０”が出力され、書き込み
が完了する。

【００４７】このように構成したことにより、従来技術
においては書き込み判定において負荷トランジスタが１
つであるため、発明が解決しようとする課題の欄で述べ
た問題があったが、第１実施形態の半導体記憶装置によ
れば、負荷トランジスタが２つであるため、安定な書き
込み動作を実現することができるようになる。

【００４８】図４は本発明の第２実施形態の半導体記憶
装置にかかる書き込み・判定回路を示すブロック図、図
５は図４の書き込み判定回路における判定時の動作タイ
ミングを示すタイミングチャートである。

【００４９】メモリセル１−１，１−２に対してビット
線ＢＬ１，ＢＬ２が各々接続されており、ビット線ＢＬ
１は選択ゲート３を介して、センスアンプ４及び書き込
み回路５に接続される。そして、センスアンプ４は出力
バッファ８を介して、入出力バスＤＩＯに接続される。
一方、書き込み回路５には、書き込みデータラッチ７を
介した入出力バスＤＩＯの値と、判定データラッチ６を
介したセンスアンプ出力ＲＯＵＴの値が入力される。ま
た、判定データラッチ６の出力Ｎ１がフリップフロップ
９−１に、フリップフロップ９−１の出力Ｎ２がフリッ
プフロップ９−２に接続され、フリップフロップ９−２
の出力ＢＢＤが書き込み回路５に入力される。

【００５０】次に、図５を用いて、図４の書き込み・判
定回路による書き込みの動作タイミングについて説明す
る。但し、ＢＢＤ，Ｎ２の初期状態をＨとする。

【００５１】まず、時間Ｔ１において、デコード線ＹＳ
Ｗが立ち上がることにより、センスアンプ入力ＰＧとビ
ット線ＢＬ１とが接続される。また、ワード線ＷＬが立
ち上がり、センスアンプ起動信号ＮＳＡＡ，判定時の制
御信号ＮＪＸがアクティブとなることにより、メモリセ
ル１−１のドレインノードは、選択ゲート３，トランス
ファーゲート４−２を介して、センスアンプの負荷トラ
ンジスタに接続され、センスアンプ４で判定が行われ、
入出力バスＤＩＯに判定データが現れる。

【００５２】次に、時間Ｔ２において、ワード線ＷＬ，
デコード線ＹＳＷが下がり、センスアンプ起動信号ＮＳ
ＡＡ，判定時の制御信号ＮＪＸが非アクティブとなり、
判定動作が完了する。同時に、判定データラッチ信号Ｂ
Ｂが立ち下がることにより、判定データを、判定データ
ラッチ６に保持する。

【００５３】時間Ｔ３においては、書き込みデータが入
出力バスＤＩＯに印加される。

【００５４】次に、時間Ｔ４において、入力データラッ
チ信号ＰＬがアクティブになり、ＤＩＯ上のデータが書
き込みデータラッチ７に保持される。そして、判定デー
タラッチ６中のデータＢＢＤと、書き込みデータラッチ
７中のデータＰＬＤ、書き込み制御信号ＷＲが書き込み
回路５で処理され、書き込みが行われる。

【００５５】最後に、時間Ｔ５において、書き込み制御
信号ＷＲ，ワード線ＷＬ，デコード線ＹＳＷを下げ、書
き込みを終了する。

【００５６】ここで、書き込み判定時のセルのＶｔが判
定レベル（Ｖｔｐ）近傍にある場合、従来技術と同様、
判定データラッチ６に判定データ“０”が保持されＮ１
＝Ｌとなり、一方ＤＩＯはデータＨである可能性があ
る。しかし、フリップフロップ９−２が存在し、この時
のデータＢＢＤはまだＨであるため、Ｔ４〜Ｔ５の期間
においては、メモリセル１−１のドレインノードがＶＤ
Ｄにドライブされるため、Ｖｔが上昇する。

【００５７】このため、Ｖｔ判定に関してより安全な方
向となり、その後の書き込み判定動作（Ｔ６〜Ｔ７）に
おいては入出力バスＤＩＯにデータ“０”が出力され、
書き込みが完了する。

【００５８】以上説明したように第２実施形態の半導体
記憶装置を構成したことにより、安定な書き込み動作を
実現することができるようになる。

【００５９】図６は本発明の第３実施形態の半導体記憶
装置にかかる書き込み・判定回路を示すブロック図、図
７は図６の書き込み・判定回路における判定時の動作タ
イミングを示すタイミングチャートである。

【００６０】メモリセル１−１，１−２に対してビット
線ＢＬ１，ＢＬ２が各々接続されており、ビット線ＢＬ
１は選択ゲート３を介して、センスアンプ４及び書き込
み回路５に接続される。そして、センスアンプ４は出力
バッファ８を介して、入出力バスＤＩＯに接続される。
一方、書き込み回路５には、書き込みデータラッチ７を
介した入出力バスＤＩＯの値と、判定データラッチ６を
介したセンスアンプ出力ＲＯＵＴの値が入力される。ま
た、判定データラッチ制御信号ＢＢは、パルス発生回路
１０を介して判定データラッチ６に入力される。

【００６１】次に、図７を用いて、図６の書き込み・判
定回路による書き込みの動作タイミングについて説明す
る。

【００６２】まず、時間Ｔ１において、デコード線ＹＳ
Ｗが立ち上がることにより、センスアンプ入力ＰＧとビ
ット線ＢＬ１とが接続される。また、ワード線ＷＬが立
ち上がり、センスアンプ起動信号ＮＳＡＡ，判定時の制
御信号ＮＪＸがアクティブとなることにより、メモリセ
ル１−１のドレインノードは、選択ゲート３，トランス
ファーゲート４−２を介して、センスアンプの負荷トラ
ンジスタに接続される。センスアンプ４で判定が行わ
れ、入出力バスＤＩＯに判定データが現れる。

【００６３】同時に、パルス発生回路１０により、判定
データラッチ制御信号ＢＢはＴ１からｔ１後に立ち上が
り、さらにｔ２後に下がる。このとき、判定データを、
判定データラッチ６に保持する。

【００６４】次に、時間Ｔ２において、ワード線ＷＬ，
デコード線ＹＳＷが下がり、センスアンプ起動信号ＮＳ
ＡＡ，判定時の制御信号ＮＪＸが非アクティブとなり、
判定動作が完了する。

【００６５】時間Ｔ３においては、書き込みデータが入
出力バスＤＩＯに印加される。

【００６６】次に、時間Ｔ４において、入力データラッ
チ信号ＰＬがアクティブになり、ＤＩＯ上のデータが書
き込みデータラッチ７に保持される。そして、判定デー
タラッチ６中のデータＢＢＤと、書き込みデータラッチ
７中のデータＰＬＤ、書き込み制御信号ＷＲが書き込み
回路５で処理され、書き込みが行われる。

【００６７】最後に、時間Ｔ５において、書き込み制御
信号ＷＲ，ワード線ＷＬ，デコード線ＹＳＷを下げ、書
き込みを終了する。

【００６８】ここで、センスアンプを経由して判定デー
タが入出力バスＤＩＯに現れるが、書き込み判定時のセ
ルのＶｔが高ければ高いほど、センスアンプ４の負荷ト
ランジスタとメモリセル１−１との電流衝突は少なくな
るため、ＤＩＯ上に有効なデータが現れるまでのアクセ
スタイムは短くなる。

【００６９】このように、パルス発生回路１０で規定さ
れる時間ｔ１を可能な限り短くすることにより、ＢＢＤ
の値がＨを保持し易くする。その結果、時間ｔ１を短く
した分だけ、判定レベルが規格値Ｖｔｐに対して高くな
る（安全な方向）ため、ＢＢＤ＝Ｌの時は、ＤＩＯは安
定にデータ“０”を出力することが可能となり、書き込
み判定の安定化を図ることができる。

【００７０】

【発明の効果】以上、説明したように構成された本発明
によれば、センスアンプ回路において書き込み判定レベ
ルを２つ備えておき、判定データラッチの値で両者を切
り替え、判定データＢＢＤ＝Ｈの場合の判定レベルを、
ＢＢＤ＝Ｌの場合よりも高く設定することにより、メモ
リセルのＶｔが規格値を超えた直後に、入出力バスＤＩ
Ｏに安定した判定データが出力される。その結果、安定
な書き込み動作を実現することができるようになる。

【００７１】また、判定データラッチと書き込み回路と
の間にフリップフロップを備えたことにより、追加書き
込みが可能となるため、メモリセルのＶｔが規格値を超
えた直後でも、入出力バスＤＩＯに安定した判定データ
が出力される。

【００７２】また、判定データラッチへの判定データの
取り込みを早期に行うことにより、セルの判定レベルを
より高めに設定でき、書き込み判定の安定化を図ること
が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の半導体記憶装置にかか
る書き込み・判定回路を示すブロック図

【図２】図１中のセンスアンプの回路概要を示すブロッ
ク図

【図３】本発明の第１実施形態における判定時のセルト
ランジスタのＶｔを示すグラフ

【図４】本発明の第２実施形態の半導体記憶装置にかか
る書き込み・判定回路を示すブロック図

【図５】本発明の図４の書き込み・判定回路における判
定時の動作タイミングを示すタイミングチャート

【図６】本発明の第３実施形態の半導体記憶装置にかか
る書き込み・判定回路を示すブロック図

【図７】本発明の図６の書き込み・判定回路における判
定時の動作タイミングを示すタイミングチャート

【図８】従来技術における半導体記憶装置にかかる書き
込み・判定回路を示すブロック図

【図９】従来技術のセンスアンプの回路概要を示すブロ
ック図

【図１０】従来技術のセンスアンプにおける、判定時の
セルトランジスタのＶｔを示す説明図

【図１１】従来技術における書き込み・判定回路の判定
時の動作タイミングを示すタイミングチャート

【符号の説明】

１−１，１−２メモリセル３選択ゲート４，１１センスアンプ４−１第１負荷トランジスタ４−２トランスファーゲート４−３センスアンプ動作イネーブル回路４−４センスアンプ出力ゲート４−５第２負荷トランジスタ５書き込み回路６判定データラッチ７書き込みデータラッチ８出力バッファ９−１，９−２フリップフロップ１０パルス発生回路

Claims

【特許請求の範囲】

【請求項１】メモリセルと、ビット線を介して前記メ
モリセルのドレインノードに接続される接続ゲート選択
手段と、この接続ゲート選択手段に接続されるセンスア
ンプ回路と、このセンスアンプ回路の出力を入出力バス
に伝達する出力バッファと、前記接続ゲート選択手段に
接続される少なくとも１つ以上のデータ書き込み手段
と、前記入出力バスのデータを保持して前記データ書き
込み手段に入力するための第１データ記憶手段と、前記
センスアンプ回路の出力データを保持して前記データ書
き込み手段及び前記センスアンプ回路に入力するための
第２データ記憶手段とを備えたことを特徴とする半導体
記憶装置。
【請求項２】書き込み判定時において、前記第２デー
タ記憶手段の出力値により、少なくとも２つ以上の書き
込み判定レベルを規定するための、少なくとも２つ以上
の書き込み判定素子を前記センスアンプ回路に備えたこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項３】メモリセルと、ビット線を介して前記メ
モリセルのドレインノードに接続される接続ゲート選択
手段と、この接続ゲート選択手段に接続されるセンスア
ンプ回路と、このセンスアンプ回路の出力を入出力バス
に伝達する出力バッファと、前記接続ゲート選択手段に
接続される少なくとも１つ以上のデータ書き込み手段
と、前記入出力バスのデータを保持して前記データ書き
込み手段に入力するための第１データ記憶手段と、前記
センスアンプ回路の出力データを保持するための第２デ
ータ記憶手段と、この第２データ記憶手段の出力に接続
され、前記データ書き込み手段に接続された少なくとも
２つ以上の第３データ記憶手段とを備えたことを特徴と
する半導体記憶装置。
【請求項４】メモリセルと、ビット線を介して前記メ
モリセルのドレインノードに接続される接続ゲート選択
手段と、この接続ゲート選択手段に接続されるセンスア
ンプ回路と、このセンスアンプ回路の出力を入出力バス
に伝達する出力バッファと、前記接続ゲート選択手段に
接続される少なくとも１つ以上のデータ書き込み手段
と、前記入出力バスのデータを保持して前記データ書き
込み手段に入力するための第１データ記憶手段と、前記
センスアンプ回路の出力データを保持して前記データ書
き込み手段に入力するための第２データ記憶手段と、こ
の第２データ記憶手段に対して小パルスを入力するため
のパルス発生手段とを備えたことを特徴とする半導体記
憶装置。