JP2000173274A

JP2000173274A - 半導体記憶装置

Info

Publication number: JP2000173274A
Application number: JP34422798A
Authority: JP
Inventors: Masatoshi Shinagawa; 雅俊品川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-12-03
Filing date: 1998-12-03
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】メモリセルの閾値が、規格値近傍に存在する
に場合、書き込み判定結果がばらつくため、メモリセル
の閾値を余分に高く上げる必要があり、信頼性に欠け、
消去時間の増加という問題が発生するが、本発明では、
メモリセルの閾値を余分に上げず、安定した書き込み判
定を実現させる。【解決手段】メモリセル１−１は、ビット線ＢＬ１，
選択ゲート３を介して、センスアンプ４及び書き込み回
路５に接続される。センスアンプ４の出力ＲＯＵＴは、
フリップフロップ回路６及びＯＲ回路１１に入力され、
フリップフロップ回路６の出力は、ＯＲ回路１１，ＮＯ
Ｒ回路１２を介してフリップフロップ回路６のイネーブ
ル及びインバーター１３を介して書き込み回路５に入力
される。一方、書き込み回路５には、書き込みデータラ
ッチ回路７を介した入出力バスＤＩＯの値と、フリップ
フロップ回路６からの出力信号が入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性記憶を実
現する半導体記憶装置に関するものである。

【０００２】

【従来の技術】フラッシュメモリは図３のメモリセルの
閾値（横軸）とデータ（縦軸）の関係に示すように、メ
モリセルトランジスタの閾値（Ｖｔ）を変化させること
によりデータ‘０’，データ‘１’を記録する不揮発性
メモリである。

【０００３】通常、情報の書き換え動作としては、消去
動作によりメモリセルトランジスタ全体の閾値を下げ、
消去状態（データ‘１’）にした後、所定のビットに関
してホットエレクトロン注入により、閾値を上昇させ、
書き込み状態（データ‘０’）に設定することにより行
う。書き込み状態の閾値の設定は、規定した閾値まで書
き込まれたことを保証するために、規定した閾値より高
く設定される。このとき、書き込み動作をする上で、こ
の高く設定された閾値（ＶＴＰ）を大幅に超えた場合、
信頼性に欠け、消去時間の増大等の問題が発生する。こ
のため、書き込み動作を複数回に分け、書き込み動作の
合間にデータを読み出し、読み出されたデータが‘０’
になるまで繰り返し行われる。以下に従来の書き込み判
定回路について説明する。

【０００４】図４は従来技術における書き込み判定回路
を示す。メモリセル１−１，１−２に対してビット線Ｂ
Ｌ１，ＢＬ２が各々接続されており、ビット線ＢＬ１は
選択ゲート３を介して、センスアンプ（ＳＡ）４及び書
き込み回路５にそれぞれ接続される。そしてセンスアン
プ（ＳＡ）４は出力バッファー８を介して、入出力バス
ＤＩＯに接続される。一方、書き込み回路５には、書き
込みデータラッチ回路（ＬＡＴ）７を介した入出力バス
ＤＩＯの値と、判定データラッチ回路（ＬＡＴ）１０を
介したセンスアンプ４の出力ＲＯＵＴの値が入力され
る。

【０００５】次に図５の動作タイミングを用いて、図４
の書き込み判定回路による書き込み動作を説明する。

【０００６】まず、時間Ｔ１において、デコード線ＹＳ
Ｗが立ち上がることにより、センスアンプ４の入力ＰＧ
とビット線ＢＬ１とが接続される。さらに、ワード線Ｗ
Ｌが立ち上がり、センスアンプ４の起動信号ＮＳＡＡ
と、判定時の制御信号ＮＪＸがアクティブとなることに
より、メモリセル１−１のＶＴ値はセンスアンプ（Ｓ
Ａ）４にて判定される。センスアンプ（ＳＡ）４では、
書き込み不足の場合‘Ｌ’が、書き込み完了の場合
‘Ｈ’が出力ＲＯＵＴされるように調整されている。出
力バッファー８ではセンスアンプ（ＳＡ）４の出力ＲＯ
ＵＴの結果を受けて書き込み不足データ‘１’，書き込
み完了データ‘０’を入出力バスＤＩＯに出力する。

【０００７】次に時間Ｔ２において、ワード線ＷＬ，デ
コード線ＹＳＷが立ち下がり、センスアンプ４の起動信
号ＮＳＡＡと、判定時の制御信号ＮＪＸが非アクティブ
となり、判定動作が完了する。それと同時に判定データ
ラッチ信号ＢＢが立ち下がることにより、立ち下がりエ
ッジで判定結果を判定データラッチ回路（ＬＡＴ）１０
に保持する。

【０００８】時間Ｔ３においては、書き込みデータが入
出力バスＤＩＯに印加される。ここで、書き込み不足デ
ータ‘１’が出力された場合は、もう一度同じデータが
入出力バスＤＩＯに印加されるように設定される。

【０００９】次に、時間Ｔ４において書き込み動作を行
う。書き込み動作は、通常複数ビット単位で行われる
が、ビット間ばらつきにより、書き込みが速い（メモリ
セルトランジスタの閾値（ＶＴ）が書き込み完了となる
閾値（ＶＴＰ）を超えるまでの時間が短い。）ビットと
遅いビットが存在する。

【００１０】書き込み動作は、書き込み判定において遅
いビットが書き込み完了になるまで行われるため、書き
込みの速いメモリセルの閾値は書き込み完了となる閾値
（ＶＴＰ）より非常に高くなり、信頼性において好まし
くない。

【００１１】このため、図４の書き込み判定回路では、
ビット毎に、書き込み完了のメモリセルに対しては、メ
モリセルのドレインにＶＤＤが印加されないような回路
となっている。

【００１２】まず、入力データラッチ信号ＰＬがアクテ
ィブになり、入出力バスＤＩＯ上のデータが書き込みデ
ータラッチ回路（ＬＡＴ）７に保持される。

【００１３】そして、判定データラッチ回路（ＬＡＴ）
１０で保持されるデータＢＢＤと、書き込みデータラッ
チ回路（ＬＡＴ）７中のデータＰＬＤ、書き込み制御信
号ＷＲが書き込み回路５で処理され、以下の値のＹＧ信
号を発生する。

【００１４】ＷＲ＝Ｌ：ＹＧ＝Ｈｉｚ（１）ＷＲ＝ＨＢＢＤ＝Ｌ：ＹＧ＝Ｈｉｚ（２）ＷＲ＝ＨＢＢＤ＝ＨＰＬＤ＝Ｌ：ＹＧ＝Ｈｉｚ（３）ＷＲ＝ＨＢＢＤ＝ＨＰＬＤ＝Ｈ：ＹＧ＝ＶＤＤ（４）そして、選択ゲート３を介して、ＹＧ信号によりメモリ
セル１−１のドレインにＶＤＤを印加する。

【００１５】ここで、（１）は、書き込み動作禁止状態
であり、メモリセルの閾値(ＶＴ)は上昇しない。

【００１６】（２）は、書き込み判定の結果、データが
‘０’（書き込み完了）となる場合であり、ＢＢＤ＝Ｌ
となり、ＹＧ信号はＨｉｚとなる。このとき、メモリセ
ル１−１に対してドレインはＨｉｚになり、メモリセル
１−１の閾値(ＶＴ)は上昇しない。

【００１７】（３）は、書き込み判定の結果、データが
‘１’（書き込み不足）となる場合であり、ＢＢＤ＝Ｈ
となるが、入力データ値が１であるため、ＹＧ信号はＨ
ｉｚとなる。このとき、メモリセル１−１に対してドレ
インはＨｉｚとなり、メモリセルの閾値（ＶＴ）は上昇
しない。

【００１８】（４）は、書き込み判定の結果、データが
‘１’（書き込み不足）となる場合であり、ＢＢＤ＝Ｈ
となり、入力データ値が‘０’であるため、ＹＧ信号は
ＶＤＤとなる。このときメモリセル１−１に対してドレ
インはＶＤＤとなり、メモリセルの閾値（ＶＴ）が上昇
する。

【００１９】以上のように、判定データにより、ビット
毎に書き込みを制御することができる。

【００２０】最後に、時間Ｔ５において、書き込み制御
信号ＷＲ，ワード線ＷＬ，デコード線ＹＳＷを下げ、書
き込みを終了する。

【００２１】以上述べた書き込み動作は、入出力バスＤ
ＩＯ＝‘０’が出力されるまでＮ回繰り返される。

【００２２】この書き込み判定回路では、メモリ外部に
対しては、書き込みが完了したか、再度追加で書き込み
動作を行う必要があるか否かの判定結果を出力すること
ができない。このため、入出力バスＤＩＯを介して、デ
ータを出力し、メモリ外部で再度書き込みをするか否か
を判定している。すなわちメモリ内部の制御信号をメモ
リ外部から入力しているため、メモリ内部の制御信号は
メモリ外部の制御信号より遅く、メモリ内部の判定結果
を出力しても間に合わない。この結果、書き込みの判定
をメモリ内部とメモリ外部の２箇所で行う必要がある。

【００２３】このとき、書き込み判定時のメモリセルの
閾値が判定レベルの閾値（ＶＴＰ）の近傍にあった場
合、センスアンプ（ＳＡ）４の出力ＲＯＵＴがばらつ
き、安定せず、入出力バスＤＩＯを介して外部に出力さ
れるデータと、内部で判定される判定データラッチ回路
（ＬＡＴ）１０に保持されるデータ値が異なり、不具合
が発生する。

【００２４】例えば、ＤＩＯ＝‘１’（書き込み不足）
でＢＢＤ＝‘Ｈ’（書き込み完了）の場合について説明
する。ＤＩＯ＝‘１’であるため、外部からは書き込み
不足と判定し、書き込み動作を行うが、ＢＢＤ＝‘Ｈ’
であるため、前記説明により、メモリセルの閾値（Ｖ
Ｔ）は上昇しない。メモリセルの閾値（ＶＴ）が上昇し
なければ、次の判定動作においても、ＤＩＯ＝‘１’と
なる可能性が大きく、ＤＩＯ＝‘１’が出力される限
り、書き込み動作を繰り返すことになる。この結果、書
き込み回数はＮ＋αとなり、また、αが規定数を超えた
場合は、良品を不良判定することになる。

【００２５】この不具合に対し、センスアンプ（ＳＡ）
４の出力を安定させた従来の対策回路を図６に示す。図
６において、メモリセル１−１，１−２に対してビット
線ＢＬ１，ＢＬ２が各々接続されており、ビット線ＢＬ
１は選択ゲート３を介して、センスアンプ（ＳＡ）４及
び書き込み回路５にそれぞれ接続される。そしてセンス
アンプ（ＳＡ）４は出力バッファー８を介して、入出力
バスＤＩＯに接続される。一方、書き込み回路５には、
書き込みデータラッチ回路（ＬＡＴ）７を介した入出力
バスＤＩＯの値と、判定データラッチ回路（ＬＡＴ）１
０、追加書き込み用フリップフロップ回路（ＦＦ）９を
介したセンスアンプ４の出力ＲＯＵＴの値が入力され
る。

【００２６】次に、図５の動作タイミングを用いて、図
６の従来の対策回路動作を説明する。

【００２７】まず、時間Ｔ１において、デコード線ＹＳ
Ｗが立ち上がることにより、センスアンプ（ＳＡ）４の
入力ＰＧとビット線ＢＬ１とが接続される。さらに、ワ
ード線ＷＬが立ち上がり、センスアンプ（ＳＡ）４の起
動信号ＮＳＡＡと、判定時の制御信号ＮＪＸがアクティ
ブとなることにより、メモリセル１−１のＶＴ値はセン
スアンプ（ＳＡ）４にて判定される。センスアンプ（Ｓ
Ａ）４では、書き込み不足の場合‘Ｌ’が、書き込み完
了の場合‘Ｈ’がセンスアンプ４の出力ＲＯＵＴとして
出力されるように調整されている。出力バッファー８で
はセンスアンプ４の出力ＲＯＵＴの結果を受けて書き込
み不足データ‘１’、書き込み完了データ‘０’を入出
力バスＤＩＯに出力する。

【００２８】次に時間Ｔ２において、ワード線ＷＬ，デ
コード線ＹＳＷが立ち下がり、センスアンプ起動信号Ｎ
ＳＡＡと、判定時の制御信号ＮＪＸが非アクティブとな
り、判定動作が完了する。それと同時に判定データラッ
チ信号ＢＢが立ち下がることにより、立ち下がりエッジ
で判定結果を判定データラッチ回路（ＬＡＴ）１０に保
持する。

【００２９】時間Ｔ３においては、書き込みデータが入
出力バスＤＩＯに印加される。ここで、書き込み不足デ
ータ‘１’が出力された場合は、もう一度同じデータが
入出力バスＤＩＯに印加されるように設定される。

【００３０】次に、時間Ｔ４において書き込み動作を行
う。判定データラッチ回路（ＬＡＴ）１０の出力は、直
接書き込み回路５に出力されず、フリップフロップ回路
（ＦＦ）９の直前で止まる。そして、次の書き込み動作
で、書き込み回路５に入力される。

【００３１】最後に時間Ｔ５において書き込みを終了す
る。

【００３２】ここで、入出力バスＤＩＯ＝‘１’でＢＢ
Ｄ＝‘Ｈ’であっても書き込み回路５の入力は‘Ｌ’で
あるため、フリップフロップ回路（ＦＦ）９の１回分追
加書き込みが可能となる。再度書き込みを繰り返すこと
により、書き込み判定時のメモリセルの閾値は、図７に
示す対策後のメモリセル閾値のようにＶＴ１の値まで上
がり、判定レベルの閾値（ＶＴＰ）の近傍から外れ、セ
ンスアンプ４の出力は安定してデータ‘０’を出すこと
になる。ただし、この場合の書き込み回数は、追加書き
込み分１回分が増え、Ｎ＋１となる。

【００３３】

【発明が解決しようとする課題】上記のような従来の半
導体記憶装置では、メモリセルの閾値をセンスアンプの
出力が安定するところまで、余分に高く上げる必要があ
り、信頼性に欠け、かつ消去時間の増加という問題があ
った。本発明は上記従来の問題点を解決するもので、メ
モリセルの閾値を必要以上に上げることなく、安定して
書き込みを行うことを目的とする。

【００３４】

【課題を解決するための手段】本発明は上記目的を達成
するために、ビット線を介してメモリセルのドレインノ
ードに接続される接続ゲート選択手段と、前記接続ゲー
ト選択手段に接続されるセンスアンプ手段と、前記セン
スアンプ手段の出力を入出力バスに伝達する出力バッフ
ァーと、前記接続ゲート選択手段に接続される少なくと
も１つ以上のデータ書き込み手段と、前記入出力バスの
データを保持して前記データ書き込み手段に入力するた
めの第１のデータ記憶手段と、前記センスアンプ手段の
出力データを保持して前記データ書き込み手段に入力ま
たは前記入出力バスに出力するための第２のデータ記憶
手段と、前記第２のデータ記憶手段を書き込み毎に初期
化するまたは一定の時間記録データを固定する手段を備
えた構成を有している。

【００３５】本発明によれば、メモリセルの閾値を余分
に上げずに安定した書き込み判定を行うことができると
いう作用を有する。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態を図１
および図２を用いて説明する。

【００３７】図１は本発明の実施の形態における書き込
み判定回路を示す図である。図１に示すようにメモリセ
ル１−１，１−２に対してビット線ＢＬ１，ＢＬ２が各
々接続されており、ビット線ＢＬ１は選択ゲート３を介
して、センスアンプ（ＳＡ）４及び書き込み回路５にそ
れぞれ接続される。そしてセンスアンプ（ＳＡ）４の出
力ＲＯＵＴは、フリップフロップ回路（ＦＦ）６及びＯ
Ｒ回路１１に入力される。フリップフロップ回路（Ｆ
Ｆ）６の出力は、センスアンプ（ＳＡ）４の出力ＲＯＵ
Ｔが入力されるＯＲ回路１１、及びフリップフロップ回
路６のイネーブル信号が入力されるＮＯＲ回路１２、及
びインバーター１３を介して書き込み回路５に入力され
る。一方、書き込み回路５には、書き込みデータラッチ
回路（ＬＡＴ）７を介した入出力バスＤＩＯの値と、フ
リップフロップ回路（ＦＦ）６からの出力信号が入力さ
れる。

【００３８】次に、図２の動作タイミングを用いて、図
１の書き込み判定回路による書き込み動作を説明する。

【００３９】まず、時間Ｔ１において、フリップフロッ
プ回路（ＦＦ）６の初期化を行うためのＢＢＲ信号が立
ち上がる。ＢＢＲ信号が‘Ｈ’になることにより、フリ
ップフロップ回路（ＦＦ）６のＦＦＯの信号は‘Ｌ’、
ＢＢＤの信号が‘Ｈ’という書き込み前の初期状態に設
定される。

【００４０】次に時間Ｔ２において、選択ゲート３のデ
コード線ＹＳＷが立ち上がることにより、センスアンプ
（ＳＡ）４の入力ＰＧとビット線ＢＬ１とが接続され
る。さらに、ワード線ＷＬが立ち上がり、センスアンプ
４の起動信号ＮＳＡＡ、判定時の制御信号ＮＪＸがアク
ティブとなることにより、メモリセル１−１のＶＴ値は
センスアンプ（ＳＡ）４にて判定される。

【００４１】センスアンプ（ＳＡ）４では、書き込み不
足の場合‘Ｌ’が、書き込み完了の場合‘Ｈ’がセンス
アンプ４の出力ＲＯＵＴとして出力されるように調整さ
れている。

【００４２】図２のタイミングチャートでは、‘Ｌ’が
出力されるものとする。このとき、センスアンプ（Ｓ
Ａ）４からの出力ＲＯＵＴとフリップフロップ回路（Ｆ
Ｆ）６の出力ＦＦＯは、共に‘Ｌ’であり、センスアン
プ４の出力ＲＯＵＴとフリップフロップ回路（ＦＦ）６
の出力ＦＦＯが入力されるＯＲ回路１１は‘Ｌ’を出力
する。出力バッファー８ではＯＲ回路１１の出力‘Ｌ’
の結果を受けて書き込み不足データ‘１’を入出力バス
ＤＩＯに出力する。

【００４３】次に時間Ｔ３において、ワード線ＷＬ，デ
コード線ＹＳＷが下がり、センスアンプ４の起動信号Ｎ
ＳＡＡ、判定時の制御信号ＮＪＸが非アクティブとな
り、判定動作が完了する。同時にフリップフロップ回路
（ＦＦ）６に入力される先の判定時の制御信号ＮＪＸに
同期したＰＶ信号が立ち下がることにより、ＰＶ信号と
ＦＦＯ信号が入力されるＮＯＲ回路１２の出力ＰＶＣＫ
が立ち下がり、この立ち下がりエッジで判定結果をフリ
ップフロップ回路（ＦＦ）６に保持する。アドレスは入
出力バスＤＩＯの出力‘１’を受けてインクリメントさ
れないものとする。

【００４４】時間Ｔ４においては、書き込みデータが入
出力バスＤＩＯに印加される。この場合、書き込み不足
データ‘１’が出力されたため、再度、同一アドレスの
データ‘０’が入出力バスＤＩＯに印加される。

【００４５】さらに、ＷＬ，ＹＳＷ，ＷＲ，ＰＬ信号が
立ち上がり、書き込み動作を行う。フリップフロップ回
路（ＦＦ）６の出力は、時間Ｔ３のタイミングで‘Ｌ’
を保持したため、インバータ１３を介して‘Ｈ’出力が
書き込み回路５に入力される。書き込み回路５では書き
込みデータラッチ回路（ＬＡＴ）７の‘Ｈ’出力、ＷＲ
信号‘Ｈ’を受けて、センスアンプ（ＳＡ）４のドレイ
ンにＶＤＤを印加し、メモリセルの閾値（ＶＴ）を上昇
させる。

【００４６】時間Ｔ５においては、ＷＬ，ＹＳＷ，Ｗ
Ｒ，ＰＬ信号が立ち下がり、書き込み動作を終了する。
アドレスは、次に書き込み判定をするためインクリメン
トされないものとする。

【００４７】時間Ｔ６においては時間Ｔ２と同様な書き
込み判定が行われる。ただし、センスアンプ（ＳＡ）４
の出力ＲＯＵＴは、メモリセルの閾値（ＶＴ）が判定レ
ベルの閾値（ＶＴＰ…図３参照）の近傍にあり、安定し
ていないものとする。

【００４８】時間Ｔ７は、メモリ外部で判定するタイミ
ングを示したものであり、時間Ｔ８はメモリ内部での判
定するタイミングを示したものである。ここで、メモリ
内部の基本クロックは、メモリ外部から入力されてい
る。そのため、メモリ内部の基本クロック信号はメモリ
外部の基本クロックより遅い。また、メモリ内部の制御
信号をメモリ外部の判定結果により作成しているため、
メモリ内部での判定時間Ｔ８はメモリ外部の判定時間Ｔ
７より必ず遅くなる。そして時間Ｔ７と時間Ｔ８の判定
時間が異なるため、外部の判定と、内部の判定が異なる
場合がある。各判定結果をセンスアンプ（ＳＡ）４の出
力ＲＯＵＴで示すと以下のようになる。

【００４９】Ｔ７：ＲＯＵＴ＝‘Ｌ’ ，Ｔ８：ＲＯＵＴ＝‘Ｌ’ （１）Ｔ７：ＲＯＵＴ＝‘Ｌ’ ，Ｔ８：ＲＯＵＴ＝‘Ｈ’ （２）Ｔ７：ＲＯＵＴ＝‘Ｈ’ ，Ｔ８：ＲＯＵＴ＝‘Ｌ’ （３）Ｔ７：ＲＯＵＴ＝‘Ｈ’ ，Ｔ８：ＲＯＵＴ＝‘Ｈ’ （４）（１），（４）に示す条件では２つの判定結果が同じで
あり、問題はなく、さらに（３）の条件ではメモリセル
の閾値（ＶＴ）が判定レベルの閾値（ＶＴＰ）の近傍に
きていることが、外部で判定できるため、メモリ書き込
み判定動作としては、問題がない。しかし、（２）の場
合では、外部で書き込み不足、内部で書き込み完了と判
定するため、前記従来の書き込み判定回路での不具合が
発生する。

【００５０】図２のタイミングチャートでは不具合が発
生する（２）の条件で設定するものとする。

【００５１】時間Ｔ８では、ワード線ＷＬ，デコード線
ＹＳＷが立ち下がり、センスアンプ（ＳＡ）４の起動信
号ＮＳＡＡ、判定時の制御信号ＮＪＸが非アクティブと
なり、判定動作が完了する。また、内部判定となるフリ
ップフロップ回路（ＦＦ）６に‘Ｈ’が保持され、フリ
ップフロップ回路（ＦＦ）６の出力は、ＮＯＲ回路１２
を介して、フリップフロップ回路（ＦＦ）６のイネーブ
ル信号を‘Ｌ’に固定する。外部判定結果はデータ書き
込み不足なのでアドレスはインクリメントされない。

【００５２】時間Ｔ９では時間Ｔ２と同様に書き込み動
作が行われる。しかし、フリップフロップ回路６の出力
は‘Ｈ’が保持されているため、ＢＢＤ信号が‘Ｌ’と
なり、ＹＧ信号にＶＤＤが印加されず、メモリセルのド
レインＨｉｚとなる。このため、時間Ｔ２と異なり、メ
モリセルの閾値は上昇しない。

【００５３】時間Ｔ１０では、時間Ｔ５と同様に書き込
み動作を終了する。

【００５４】時間Ｔ１１では、時間Ｔ２と同様な書き込
み判定が行われる。このとき、時間Ｔ９でメモリセルの
閾値を上昇させなかったため、センスアンプ（ＳＡ）４
の出力ＲＯＵＴは、時間Ｔ６と同様安定していない。し
かし、フリップフロップ回路（ＦＦ）６の出力が‘Ｈ’
であるため、センスアンプ４の出力ＲＯＵＴが安定して
いなくてもＯＲ回路１１の出力はフリップフロップ回路
（ＦＦ）６の‘Ｈ’出力に依存され、入出力バスＤＩＯ
からは書き込み完了のデータ‘０’が出力される。

【００５５】時間Ｔ１２では時間Ｔ７と異なり、フリッ
プフロップ回路（ＦＦ）６の安定した出力‘Ｈ’によ
り、書き込み完了のデータ‘０’が判定される。

【００５６】時間Ｔ１３では時間Ｔ３と同様に書き込み
判定動作を終了する。フリップフロップ回路（ＦＦ）６
のイネーブル信号は既に‘Ｌ’固定されているため、再
度データをラッチしない。また、メモリ外部で書き込み
完了を判定したため、アドレスがインクリメントされ
る。

【００５７】時間Ｔ１４ではアドレスインクリメントを
受けて書き込み判定回路を初期化するための信号ＢＢＲ
が立ち上がる。

【００５８】時間Ｔ１５では時間Ｔ２と同様な動作をイ
ンクリメントしたアドレスについて行う。以降同一の動
作が繰り返されることになる。

【００５９】このようにメモリ内部とメモリ外部の判定
が異なった場合には、データをラッチする回数１回を加
え、Ｎ＋１回でメモリの書き込み動作を完了する。

【００６０】

【発明の効果】以上説明したように本発明は、メモリセ
ルの閾値を判定するセンスアンプ回路の出力をフリップ
フロップ回路でラッチすることにより、メモリセルの閾
値を必要以上に上げることなく、書き込み動作を安定し
て行うことができる半導体記憶装置を実現するものであ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態における書き込み判定回路
を示す図

【図２】本発明の実施の形態における書き込み判定回路
の動作タイミングを示すタイミングチャート

【図３】メモリセルの閾値とデータの関係を示す図

【図４】従来技術における書き込み判定回路を示す図

【図５】従来技術における書き込み判定回路の動作タイ
ミングを示すタイミングチャート

【図６】従来技術における対策後の書き込み判定回路を
示す図

【図７】従来技術における対策後のメモリセル閾値を示
す図

【符号の説明】

１−１，１−２メモリセル３選択ゲート４センスアンプ（ＳＡ）５書き込み回路６，９フリップフロップ回路７書き込みデータラッチ回路８出力バッファー１０判定データラッチ回路１１ＯＲ回路１２ＮＯＲ回路１３インバーター

Claims

【特許請求の範囲】

【請求項１】メモリセルと、ビット線を介して前記メ
モリセルのドレインノードに接続されるセンスアンプ回
路と、前記センスアンプ回路の出力結果を記憶する複数
の記憶手段と、前記センスアンプ回路から出力されるデ
ータ及び前記複数の記憶手段から出力されるデータ受け
て書き込み判定をする回路と、前記複数の記憶手段を書
き込み毎に初期化するまたは一定の時間記憶データを固
定する回路とを備えたことを特徴とする半導体記憶装
置。
【請求項２】メモリセルと、ビット線を介して前記メ
モリセルのドレインノードに接続されるセンスアンプ回
路と、前記センスアンプ回路の出力結果を記憶する複数
の記憶手段と、前記複数の記憶手段からの出力結果でメ
モリセルのドレインノードに電圧を印加するか否かを制
御する回路と、前記複数の記憶手段からの出力結果によ
り、前記センスアンプ回路の出力を安定化する回路とを
備えたことを特徴とする半導体記憶装置。