JPH0133864B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は複数処理装置の同期方式に係り、特に
マスターとなる処理装置の出力するクロツク信号
に他の処理装置を同期させるに好適な同期方式に
関する。

(b) 技術の背景 複数の処理装置（以下プロセツサと称す）が共
通バスを介して接続されるシステム（マルチプロ
セツサシステム）においては、各プロセツサのプ
ログラム実行動作を同期させる必要がある。これ
は、各プロセツサ間及び他のデイバスと、共通バ
ス上でタイムスロツトを割り付けて、データ転送
の高速化（即ち、１バスサイクルでデータのライ
トとリードを同時に行う）を図るよう構成されて
いる。

(c) 従来技術と問題点 第１図はマルチプロセツサシステムの一構成例
を示すブロツク図である。同図において１はマス
タープロセツサＭ−CPU、２はスレーブプロセ
ツサＳ−CPU、３は共通バス、４及び５はデイ
ジタル信号処理部DSPである。

同図に示すシステムは、モデムにおける送受信
データ処理を行うシステムであり、図示しない端
末装置からのデータ転送タイミング信号ST₁を受
けて、マスタプロセツサ１が各処理部２，４，５
へ同期クロツク信号FBOを送出する。周知の如
く、端末装置からタイミング信号ST₁が送出され
る位相は不定である。従つて、システムは、この
タイミング信号ST₁に基いて同期クロツク信号
FBOと同期した処理を行う必要がある。

特にマスタープロセツサ１とスレーブプロセツ
サ２とは、上述した如く１バスサイクルによるデ
ータ授受を行うため、その動作はマイクロプロセ
ツサのマシンサイクルレベルで同期する必要があ
る。従来においては、第２図に示す如く手法にて
マスターおよびスレーブプロセツサの同期をとつ
ていた。即ち、マスタープロセツサＭ−CPUは、
自己の同期クロツクFBOの立上りから所定サイ
クルｙ経過後に、同期クロツク信号の周期情報
（或いは、前のクロツクとの相対偏差情報）Z₁、
Z₂、Z₃……を共通バス３上に送出（Write）す
る。一方スレーブプロセツサＳ−CPUは、マス
タープロセツサからの同期クロツクFBOと同期
した自己の動作クロツクFBOSを有する。そして
このクロツクFBOSの立上りを基準にｙサイクル
経過後に、共通バス３上にあるデータを読込む
（READ）。これによつて、各動作クロツク周期
毎に、クロツク周期情報が両プロセツサ間でやり
とりされる。

例えば、時刻toで第１図に示す端末装置側から
のタイミング信号ST₁がの立下りを検出したとす
る。するとマスタープロセツサは、そのクロツク
周期内におけるクロツク周期情報送出時刻に、次
の同期クロツクFBOの立上り時刻を示す情報Z₃
を送出する。この周期情報Z₃を基に、スレーブプ
ロセツサは、自動の動作クロツクFNOSの次のク
ロツク立下り時刻を修正する。これにより、両プ
ロセツサ間の動作タイミング信号を常に一定にで
きるものである。

しかるに、上述した方法では、両プロセツサ間
で共通バス上のタイムスロツトを割付けて受け渡
しするデータの１つとして、信号ST₁の位相引込
み時だけでなく常に動作クロツク情報を含ませる
必要があり、両プロセツサの処理の負荷が大きく
なる欠点を有した。

(d) 発明の目的 本発明の目的は上述した従来の欠点を取除くべ
く、動作の同期をとるために各処理装置の負荷を
増大させることなく、しかも高精度のクロツク同
期を可能とする複数処理装置の同期方式を提供す
るにある。

(e) 発明の構成 上記目的を達成するため本発明においては、各
プロセツサの動作クロツクを比較する外部回路を
付加し、この外部回路により基準クロツクの供給
を制御して、各プロセツサの動作を同期させるよ
う構成したものである。以下、実施例を用いて本
発明を詳述する。

(f) 発明の実施例 第３図は本発明の一実施例を示すブロツク図で
あり、第１図と同一部分には同一符号を付すもの
とする。第４図は第３図に示す実施例動作を示す
タイムチヤートである。

マスタプロセツサ１及びスレーブプロセツサ
は、クロツク源１１より供給されるメインクロツ
ク（システムクロツク）CLKに基いてプログラ
ムの各ステツプを実行する。各プロセツサの動作
クロツクFBO、FBOSは、このメインクロツク
CLKを基に各プロセツサ内で作成されるもので
あり、１つの処理プログラムを実行するための周
期クロツクである。例えば第１図に示した端末側
からのデータ転送タイミングST₁が9600bps
（bit／sec）とする。またプロセツサが一度に４
ビツトのデータを処理するとすると、動作クロツ
クFBO、FBOSは2400Hzとなる。つまり、各プ
ロセツサは、この動作クロツクの一周期（１／
2400秒）に、４ビツトから成る１組のデータを処
理し、次の周期では、次の４ビツトデータの処理
を行うものである。従つて、両プロセツサ間で同
期をとる事は、この１組のデータに対する処理の
開始時刻を一致させることを意味するものであ
る。

第３図において、６は位相比較回路であり、両
プロセツサから出力される動作クロツクFBO、
FBOSの位相を比較し、そのずれを検出する。第
４図に示す如く、マスタプロセツサの動作クロツ
クａとスレーブプロセツサの動作クロツクｂとは
互いに逆位相のクロツクである。位相比較回路６
は両動作クロツクの基準となる立上り（スレーブ
FBOSは立上り）の時間差を検出し、第４図ｃに
示す如き出力を生じる。

位相比較回路６の出力は、アンドゲート７のゲ
ート制御信号となる。即ち、両動作クロツクのず
れに相当する時間、云い換えればスレーブ側の動
作クロツクが進んでいる時間、スレーブプロセツ
サに対するメインクロツクCLKの供給をストツ
プさせる。これによつて、次の動作クロツクの立
上り（立下り）が両プロセツサ間で完全に一致す
ることになる。

本実施例では、スレーブプロセツサ２の動作ク
ロツクFBOSがマスターのクロツクFBOより僅
かに早くなるように設定している。これにより、
位相比較回路６は、スレーブ側クロツクFBOSの
立下りが所定値以上マスタークロツクより進んだ
場合に、上述した検出出力を生じることになる。

両プロセツサの動作クロツクFBO及びFBOS
の周期の設定は、ソフト的に容易に設定され得
る。例えば上述した9600pbsの場合、マスタープ
ロセツサは、2400Hzの動作クロツクFBOを発す
る。

この動作クロツクFBOは、マスタープロセツ
サがメイクロツクCLKに基いて実行するプログ
ラム実行サイクル数にて設定できる。例えばメイ
ンクロツクCLKを11MHzとすると、マスタープ
ロセツサは、３０８サイクル実行後に動作クロツ
クFBOを立上げるように設定されている。一方
スレーブプロセツサは、３０７サイクル周期にて
動作クロツクFBOSを発するよう設定する。これ
により、マスター側クロツクFBO周期はスレー
ブ側クロツクFBOS周期より長く設定されたこと
になる。

第５図は第３図にて設明した位相比較回路の具
体的構成を示す一実施例である。第６図は第５図
に示す回路の動作を示すタイムテヤートである。

第５図において、第３図と同一部分は同一符号
または記号を付すものであり、８はNOR回路、
９はインバータ、１０はフリツプフロツプであ
る。今、第６図１および２に示す如く、マスター
側クロツクFBOとスレーブ側クロツクFBOSと
の間に位相ずれが存在するとする。これらのクロ
ツクの間のずれ量は、NOR回路８により検出さ
れる（第６図３）。このNOR回路８の出力ａは、
インバータ９を介してフリツプフロツプ１０のＪ
端子に、また出力ａそのものがＫ端子に入力され
る。フリツプフロツプ１０はメインクロツク
CLKに同期したタイミングで、NOR回路８の出
力を反転する（同図５）。この出力ｂが上述した
アンドゲート７のゲート制御信号として供給され
るもである。

この結果、第６図４に示すメインクロツク
CLKは、スレーブプロセツサのクロツクFBOSが
進んでいる分だけカツトされる（同図６）ことに
なる。このアンドゲート７の出力Ｃがスレーブプ
ロセツサへ供給され、クロツクがカツトされてい
る間、スレーブプロセツサは実質上停止している
ことになる。

プロセツサとして、例えばMBL8049Hを用い
た場合、このプロセツサは約10μsまで停止させる
ことができ、上述した位相調整のためのプロセツ
サ停止処理による支障は、何ら生じない事は明ら
かであろう。

以上説明した通り本実施例においは、簡単な外
部回路により両プロセツサの瞬時の同期をとるこ
とが可能となり、両プロセツサはお互いの動作タ
イミングを意識することなく、プログラムを実行
できる。この結果、プロセツサ側の負荷を軽減で
き、また従来クロツク同期のために用いていたタ
イムスロツトを、データ転送等のためのスロツト
として有効に利用できる。

尚、外部回路による位相同期制御は、端末側か
らのタイミング信号送出に基いて、第２図で示し
た手法で最初のクロツク同期（同期情報Z₃に相
応）が行われた後の、両クロツクの同期調整に用
いるものである。従つて、両プロセツサは、最初
のクロツク同期処理を行つた後は、そのクロツク
によるデータの一連の処理が終了する迄、クロツ
ク同期処理に関与する必要がないものである。

(g) 発明の効果 以上の通り本発明によれば、簡単な付加回路に
より、複数処理装置の高精度な同期をとることが
可能となり、各処理装置における、動作タイミン
グ同期のための負荷を解消できる。

【図面の簡単な説明】

第１図は本発明が適用できるマルチプロセツサ
システムの一例を示すブロツク図、第２図は従来
の同期方法を示す図、第３図及び第５図は本発明
の一実施例を示す図、第４図及び第６図は、それ
ぞれ第３図、第５図実施例の動作を示すタイムチ
ヤートである。１はマスタプロセツサ、２はスレ
ーブプロセツサ、６は位相比較回路、１１はクロ
ツク源である。

Claims (1)

1. 【特許請求の範囲】 １ 基準クロツクを発信する発振器と、 該発振器が発振する基準クロツクに基づいてプ
   ログラムの各ステツプを実行する処理装置を複数
   個備え、 該複数の処理装置のうち主となる処理装置の出
   力する１つの処理プログラムを実行するための周
   期クロツクであるタイミング信号に同期して副と
   なる処理装置がプログラムの実行を行なうプログ
   ラム実行システムにおいて、 上記副となる処理装置が自己の動作タイミング
   を示す主となる処理装置が出力する上記タイミン
   グ信号より僅かに早いタイミング信号を出力する
   よう構成するとともに、 上記主および副処理装置の出力するタイミング
   信号を比較する比較手段と、 該比較手段の比較結果に応じて上記副処理装置
   へ供給される上記発振器が出力する基準クロツク
   をゲートするゲート手段と、 を設け、 該ゲート手段により前記基準クロツクの供給を
   制御して副処理装置の動作タイミングシ信号を上
   記処理装置の動作タイミング信号に同期せしめる
   ことを特徴とする複数処理装置の同期方式。