JPS60160465A - マルチインタラプト装置 - Google Patents
マルチインタラプト装置Info
- Publication number
- JPS60160465A JPS60160465A JP59017460A JP1746084A JPS60160465A JP S60160465 A JPS60160465 A JP S60160465A JP 59017460 A JP59017460 A JP 59017460A JP 1746084 A JP1746084 A JP 1746084A JP S60160465 A JPS60160465 A JP S60160465A
- Authority
- JP
- Japan
- Prior art keywords
- computer
- master
- clock
- delay
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
肢」し１野一
本発明は、複数台の計算機を結合して同期処理を行う場
合に使用して好適なマルチインタラブド装置に関する。
合に使用して好適なマルチインタラブド装置に関する。
従】Ｕ１術−
複数台の計算機を結合して同期処理（実時間演算も含む
）を行う場合において、各計算機間の同期をとる装置が
必要になる。
）を行う場合において、各計算機間の同期をとる装置が
必要になる。
一般には、いずれかの計算機のクロック（時計）をマス
クとし、このクロックからの信号を他計算機へ割込信号
として加える方法をとっているが。
クとし、このクロックからの信号を他計算機へ割込信号
として加える方法をとっているが。
この場合、他のデータ交換装置によるデータ交換時期、
あるいは、各計算機の内部処理のタイミングに応じて、
割込信号の入るタイミングを調整することが必要になる
。この調整を従来は、ソフトウェアで行っているが、オ
ーバヘッド等のロスタイムを生じる。
あるいは、各計算機の内部処理のタイミングに応じて、
割込信号の入るタイミングを調整することが必要になる
。この調整を従来は、ソフトウェアで行っているが、オ
ーバヘッド等のロスタイムを生じる。
目 的
本発明は、上述のごとき問題点を解決するためになされ
たもので、特に、割込信号の入るタイミングを遅延回路
を用いたハードウェアで構成し。
たもので、特に、割込信号の入るタイミングを遅延回路
を用いたハードウェアで構成し。
上述のごときオーバヘッド等のロスタイムを生じないマ
ルチインタラブド装置を提供することを目的としてなさ
れたものである。
ルチインタラブド装置を提供することを目的としてなさ
れたものである。
璽−一戒
本発明によるマルチインタラブド装置は、同期処理装置
として独立のクロックを持ち、接続台数に応じた遅延回
路を有し、この遅延回路を経て各計算機へ同期用割込信
号を加えるようにしたちのであるが、この時、遅延時間
の設定方法として、次の２つのハードウェア構成をとる
ことが考えられる。
として独立のクロックを持ち、接続台数に応じた遅延回
路を有し、この遅延回路を経て各計算機へ同期用割込信
号を加えるようにしたちのであるが、この時、遅延時間
の設定方法として、次の２つのハードウェア構成をとる
ことが考えられる。
（１）遅延時間マスタセット型
（２）遅延時間スレーブセット型
第１図は、上記遅延時間マスタセット型の一実施例を示
す図で、図中、１０はボード、１１はマスタクロック、
１２１〜１２ｎは遅延回路、Ｏ３１〜ＤＳｎは遅延時間
設定信号、ＭＳはマスタクロック起動信号、ＭＴはマス
タクロック割込信号、Ｄ１〜Ｄｎは遅延同期信号、ＭＣ
はマスタクロック信号で、このマスタセット型は、マス
タクロック１１と遅延回路１２１〜１２ｎ を同一のボ
ード１０にのせ、マスタクロックの周期の設定、各遅延
回路の遅延時間の設定をこのマスタセット型ボードをも
つ主計算機のソフト指令、もしくは、該ボード上のディ
ジスイッチ等でセットするものである。
す図で、図中、１０はボード、１１はマスタクロック、
１２１〜１２ｎは遅延回路、Ｏ３１〜ＤＳｎは遅延時間
設定信号、ＭＳはマスタクロック起動信号、ＭＴはマス
タクロック割込信号、Ｄ１〜Ｄｎは遅延同期信号、ＭＣ
はマスタクロック信号で、このマスタセット型は、マス
タクロック１１と遅延回路１２１〜１２ｎ を同一のボ
ード１０にのせ、マスタクロックの周期の設定、各遅延
回路の遅延時間の設定をこのマスタセット型ボードをも
つ主計算機のソフト指令、もしくは、該ボード上のディ
ジスイッチ等でセットするものである。
第２図は、上記スレーブセット型の一実施例を示す図で
、このスレーブセット型は、複合計算機の親となる計算
機にマスタクロックボード２０をセットし、一方、遅延
回路ボード２１．〜２１ｎは、各スレーブ計算機側にセ
ットするようにしたもので、マスタクロックの周期は１
ｗ１４計算機がさだめ、かつ、このクロックの起動もマ
スク計算機がかける。一方、各スレーブ計算機にセット
された遅延回路１２１〜１２ｎは、その計算機が必要と
する最適な遅延時間がその計算機によりセットされる。
、このスレーブセット型は、複合計算機の親となる計算
機にマスタクロックボード２０をセットし、一方、遅延
回路ボード２１．〜２１ｎは、各スレーブ計算機側にセ
ットするようにしたもので、マスタクロックの周期は１
ｗ１４計算機がさだめ、かつ、このクロックの起動もマ
スク計算機がかける。一方、各スレーブ計算機にセット
された遅延回路１２１〜１２ｎは、その計算機が必要と
する最適な遅延時間がその計算機によりセットされる。
なお、実際のボード製作においては、１枚のボード上に
１つのマスタクロックと１つの遅延回路をもつボードを
作り、第２図に示したスレーブセット型を用い、いずれ
かの計算機にセットしたボードをマスクとし、他をスレ
ーブとして用いると良い。
１つのマスタクロックと１つの遅延回路をもつボードを
作り、第２図に示したスレーブセット型を用い、いずれ
かの計算機にセットしたボードをマスクとし、他をスレ
ーブとして用いると良い。
第３図は、上記本発明によるインタラブド装置を使用し
た時のタイミングの一例を示す図で、マスタクロックＭ
Ｃの周期をＴとし、各遅延回路の遅延時間をΔＴｌ、Δ
Ｔ２．ΔＴ３・・・とした場合の各スレーブ計算機ＳＬ
Ｉ〜ＳＬｎの割込タイミングを示す。この中でスレーブ
ＳＬ３は、マスタクロックの周期Ｔより長い遅延時間を
セットしたもので、この場合は、マスター周期の２倍の
周期の割込周期となるが、３倍、４倍の割込周期とする
ことも可能である。ただし、割込周期を２倍以上にする
場合は、遅延時間が経過しない間は遅延回路への割込を
無視するように回路を構成する必要がある。
た時のタイミングの一例を示す図で、マスタクロックＭ
Ｃの周期をＴとし、各遅延回路の遅延時間をΔＴｌ、Δ
Ｔ２．ΔＴ３・・・とした場合の各スレーブ計算機ＳＬ
Ｉ〜ＳＬｎの割込タイミングを示す。この中でスレーブ
ＳＬ３は、マスタクロックの周期Ｔより長い遅延時間を
セットしたもので、この場合は、マスター周期の２倍の
周期の割込周期となるが、３倍、４倍の割込周期とする
ことも可能である。ただし、割込周期を２倍以上にする
場合は、遅延時間が経過しない間は遅延回路への割込を
無視するように回路を構成する必要がある。
璽−一員
以上の説明から明らかなように、本発明によると、各計
算機に対応して設けられた遅延回路の遅延量を調整する
ことによって当該計算機に対する割込のタイミングを調
整するようにしたので、従来技術において必要としたオ
ーバヘッド等のロスタイムがなくなり、迅速かつ簡単に
各計算機に対する割込のタイミングを調整することがで
きる。
算機に対応して設けられた遅延回路の遅延量を調整する
ことによって当該計算機に対する割込のタイミングを調
整するようにしたので、従来技術において必要としたオ
ーバヘッド等のロスタイムがなくなり、迅速かつ簡単に
各計算機に対する割込のタイミングを調整することがで
きる。
第１図及び第２図は、それぞわ本発明の詳細な説明する
ための要部構成図、第３図は１本発明の動作説明をする
タイミングチャートである。 １０・・・ホード、１１・・・マスタクロック、１２１
〜１２ｎ・・・遅延回路、２０，２１．〜２１ｎ・・・
ボード。 第１図 １０ 区 第 ２ 図 １ ゜ −〜 Ｎ’ｌ ｃ Σ Ｊ Ｊ Ｊ−−−−−−−・− 偽 偽 偽 偽
ための要部構成図、第３図は１本発明の動作説明をする
タイミングチャートである。 １０・・・ホード、１１・・・マスタクロック、１２１
〜１２ｎ・・・遅延回路、２０，２１．〜２１ｎ・・・
ボード。 第１図 １０ 区 第 ２ 図 １ ゜ −〜 Ｎ’ｌ ｃ Σ Ｊ Ｊ Ｊ−−−−−−−・− 偽 偽 偽 偽
Claims (1)
- クロック信号発生装置と、各計算機に対応して設けられ
た複数の遅延回路とを有し、前記クロック信号発生装置
からのクロックを前記遅延回路を通して各計算機へ同期
用割込信号として供給するようにしたことを特徴とする
マルチインタラブド装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017460A JPS60160465A (ja) | 1984-02-01 | 1984-02-01 | マルチインタラプト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017460A JPS60160465A (ja) | 1984-02-01 | 1984-02-01 | マルチインタラプト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160465A true JPS60160465A (ja) | 1985-08-22 |
Family
ID=11944631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59017460A Pending JPS60160465A (ja) | 1984-02-01 | 1984-02-01 | マルチインタラプト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160465A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191215A (ja) * | 1988-01-26 | 1989-08-01 | Nec Corp | クロック遅延補正付リピータ回路 |
| US4965148A (en) * | 1988-09-28 | 1990-10-23 | Matsushita Electric Industrial Co., Ltd. | Packed batteries and method of making the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5151247A (ja) * | 1974-10-31 | 1976-05-06 | Fujitsu Ltd | Kurotsukuisochoseihoho |
| JPS5382142A (en) * | 1976-12-27 | 1978-07-20 | Fujitsu Ltd | Clock distributing system |
| JPS55960A (en) * | 1978-06-20 | 1980-01-07 | Fujitsu Ltd | Clock distributor |
-
1984
- 1984-02-01 JP JP59017460A patent/JPS60160465A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5151247A (ja) * | 1974-10-31 | 1976-05-06 | Fujitsu Ltd | Kurotsukuisochoseihoho |
| JPS5382142A (en) * | 1976-12-27 | 1978-07-20 | Fujitsu Ltd | Clock distributing system |
| JPS55960A (en) * | 1978-06-20 | 1980-01-07 | Fujitsu Ltd | Clock distributor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191215A (ja) * | 1988-01-26 | 1989-08-01 | Nec Corp | クロック遅延補正付リピータ回路 |
| US4965148A (en) * | 1988-09-28 | 1990-10-23 | Matsushita Electric Industrial Co., Ltd. | Packed batteries and method of making the same |
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