JPH0156416B2 - - Google Patents
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- Publication number
- JPH0156416B2 JPH0156416B2 JP60269316A JP26931685A JPH0156416B2 JP H0156416 B2 JPH0156416 B2 JP H0156416B2 JP 60269316 A JP60269316 A JP 60269316A JP 26931685 A JP26931685 A JP 26931685A JP H0156416 B2 JPH0156416 B2 JP H0156416B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- data
- data processing
- input
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 1
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 1
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 1
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、互に同期して共通のデータに基づく
データ処理動作を行なう複数のデータ処理装置に
対し、割込信号およびこれに伴なうデータを同時
に与えるための割込み入力回路に関するものであ
る。
データ処理動作を行なう複数のデータ処理装置に
対し、割込信号およびこれに伴なうデータを同時
に与えるための割込み入力回路に関するものであ
る。
〔従来の技術〕
マイクロコンピユータ等のデータ処理装置（以
下、CPU）によりデータ処理を行ない、各種の
制御を行なう場合等においては、処理結果の高信
頼性を得るため、複数のCPUにより多重系デー
タ処理装置を構成し、これらに同期動作による同
一処理を行なわせたうえ、各CPUから得られる
処理結果を示すデータ相互の比較により、また
は、各データ中同一論理値を示すものゝ多数決に
より信頼すべきデータを得るものとしており、特
に鉄道用の信号制御に適用する場合は、二重系以
上の多重系が用いられている。
下、CPU）によりデータ処理を行ない、各種の
制御を行なう場合等においては、処理結果の高信
頼性を得るため、複数のCPUにより多重系デー
タ処理装置を構成し、これらに同期動作による同
一処理を行なわせたうえ、各CPUから得られる
処理結果を示すデータ相互の比較により、また
は、各データ中同一論理値を示すものゝ多数決に
より信頼すべきデータを得るものとしており、特
に鉄道用の信号制御に適用する場合は、二重系以
上の多重系が用いられている。
このため、多重系データ処理装置では、割込処
理を行なう場合、割込信号を各CPUへ同時に与
えねばならず、従来は第２図に示す構成が一般に
用いられていた。
理を行なう場合、割込信号を各CPUへ同時に与
えねばならず、従来は第２図に示す構成が一般に
用いられていた。
すなわち、第１および第２のCPU１，２と対
応して第１および第２の入力部（以下、ID）３，
４を設け、ID３，４が入力データDiに応じて割
込信号Si1，Si2を各個に送出するものとし、これ
らの論理積をANDゲート５により抽出してから
分岐し、この分岐した割込信号Siを各CPU１，
２の割込入力INTへ同時に与えるものとしてい
る。
応して第１および第２の入力部（以下、ID）３，
４を設け、ID３，４が入力データDiに応じて割
込信号Si1，Si2を各個に送出するものとし、これ
らの論理積をANDゲート５により抽出してから
分岐し、この分岐した割込信号Siを各CPU１，
２の割込入力INTへ同時に与えるものとしてい
る。
なお、この際、各ID３，４は、ほゞ同時に割
込信号Si1，Si2を送出するが、数10nsecの時間差
でもCPU１，２の処理状況に差異を生じ、処理
結果に１ビツトの差を生じても不一致と判断され
るため、各CPU１，２へ割込信号Siを与えるタ
イミングは完全に一致していることを要し、第２
図の構成が必要とされている。
込信号Si1，Si2を送出するが、数10nsecの時間差
でもCPU１，２の処理状況に差異を生じ、処理
結果に１ビツトの差を生じても不一致と判断され
るため、各CPU１，２へ割込信号Siを与えるタ
イミングは完全に一致していることを要し、第２
図の構成が必要とされている。
しかし、第２図の構成においては、ANDゲー
ト５の部分が単一であり、その他は二重系であつ
ても全体として完全な二重系でなく、ANDゲー
ト５の部分に支障を生ずれば全般的な障害とな
り、二重系本来の高信頼性が失なわれる問題を生
ずる。
ト５の部分が単一であり、その他は二重系であつ
ても全体として完全な二重系でなく、ANDゲー
ト５の部分に支障を生ずれば全般的な障害とな
り、二重系本来の高信頼性が失なわれる問題を生
ずる。
前述の問題を解決するため、本発明はつぎの手
段により構成するものとなつている。
段により構成するものとなつている。
すなわち、互に同期して動作すると共に、各々
が少くとも第１および第２の割込入力を有し、こ
の各割込入力と対応した第１および第２のゲート
信号を送出する第１および第２のCPUと、入力
データに応じて割込信号を送出し各CPUの第１
の割込入力へ分岐して与える第１のIDと、入力
データに応じて割込信号を送出し各CPUの第２
の割込入力へ分岐して与える第２のIDと、各
CPUから送出される第１のゲート信号に応じて
オンとなり、第１のIDからの出力データを分岐
して各CPUへ与えるこれらの各CPUと対応して
設けた第１および第２のゲート回路と、各CPU
から送出される第２のゲート信号に応じてオンと
なり、第２のIDからの出力データを分岐して各
CPUへ与えるこれらの各CPUと対応して設けた
第３および第４のゲート回路とを少くとも備えた
ものである。
が少くとも第１および第２の割込入力を有し、こ
の各割込入力と対応した第１および第２のゲート
信号を送出する第１および第２のCPUと、入力
データに応じて割込信号を送出し各CPUの第１
の割込入力へ分岐して与える第１のIDと、入力
データに応じて割込信号を送出し各CPUの第２
の割込入力へ分岐して与える第２のIDと、各
CPUから送出される第１のゲート信号に応じて
オンとなり、第１のIDからの出力データを分岐
して各CPUへ与えるこれらの各CPUと対応して
設けた第１および第２のゲート回路と、各CPU
から送出される第２のゲート信号に応じてオンと
なり、第２のIDからの出力データを分岐して各
CPUへ与えるこれらの各CPUと対応して設けた
第３および第４のゲート回路とを少くとも備えた
ものである。
したがつて、各CPUは、各々の有する第１お
よび第２の割込入力中、先に割込信号の与えられ
たものに応じて割込処理を開始し、かつ、対応す
るゲート信号を送出し、先に割込信号の与えられ
たIDとの間へ挿入されたゲート回路をオンとす
るため、割込信号と対応したデータが各CPUへ
与えられるものとなり、各CPUが同時に同一デ
ータに基づく割込処理を実行する。
よび第２の割込入力中、先に割込信号の与えられ
たものに応じて割込処理を開始し、かつ、対応す
るゲート信号を送出し、先に割込信号の与えられ
たIDとの間へ挿入されたゲート回路をオンとす
るため、割込信号と対応したデータが各CPUへ
与えられるものとなり、各CPUが同時に同一デ
ータに基づく割込処理を実行する。
以下、実施例を示す第１図によつて本発明の詳
細を説明する。
細を説明する。
同図は構成を示すブロツク図であり、第１およ
び第２のCPU１，２が設けられ、この場合は、
CPU１のクロツクパルスCLKに基づき互に同期
した動作を行なつており、これらと対応して設け
たID３，４には、入力データDiが与えられてい
ると共に、ID３の出力データD1は分岐のうえ、
第１および第２のゲート回路（以下、GC）１１，
１２を介し各CPU１，２へ与えられ、ID４の出
力データD2も同様に分岐のうえ、第３および第
４のGC１３，１４を介し各CPU１，２へ与えら
れるものとなつている。
び第２のCPU１，２が設けられ、この場合は、
CPU１のクロツクパルスCLKに基づき互に同期
した動作を行なつており、これらと対応して設け
たID３，４には、入力データDiが与えられてい
ると共に、ID３の出力データD1は分岐のうえ、
第１および第２のゲート回路（以下、GC）１１，
１２を介し各CPU１，２へ与えられ、ID４の出
力データD2も同様に分岐のうえ、第３および第
４のGC１３，１４を介し各CPU１，２へ与えら
れるものとなつている。
また、ID３，４は、各々が入力データDiに応
じて割込信号Si1，Si2を送出するものとなつてお
り、各CPU１，２は、各々が第１および第２の
割込入力INT1，INT2を有し、割込信号Si1は分
岐して各CPU１，２の割込入力INT1へ与えら
れ、これと対応して各CPU１，２が第１のゲー
ト信号SG11，SG21を送出する一方、割込信号Si2も
同様に分岐して各CPU１，２の割込入力INT2へ
与えられ、これと対応して各CPU１，２が第２
のゲート信号SG12，SG22を送出し、これらにより
各GC１１，１２および１３，１４を各個にオン
へ転ずるものとなつている。
じて割込信号Si1，Si2を送出するものとなつてお
り、各CPU１，２は、各々が第１および第２の
割込入力INT1，INT2を有し、割込信号Si1は分
岐して各CPU１，２の割込入力INT1へ与えら
れ、これと対応して各CPU１，２が第１のゲー
ト信号SG11，SG21を送出する一方、割込信号Si2も
同様に分岐して各CPU１，２の割込入力INT2へ
与えられ、これと対応して各CPU１，２が第２
のゲート信号SG12，SG22を送出し、これらにより
各GC１１，１２および１３，１４を各個にオン
へ転ずるものとなつている。
なお、CPU１，２としては、例えばインテル
社製8259形等が用いられ、これらのCPUには割
込コントローラを備えており、各割込入力INT1，
INT2へ割込信号Si1，Si2の与えられる順位に応
じてCPU本体へ指令を与えるため、割込信号Si1，
Si2中の先に与えられたものと対応する割込処理
がCPU１，２において優先的に実行され、この
割込処理ルーチンにより、対応するゲート信号
SG11，SG21またはSG12，SG22の送出、および、デ
ータの取込処理が行なわれる。
社製8259形等が用いられ、これらのCPUには割
込コントローラを備えており、各割込入力INT1，
INT2へ割込信号Si1，Si2の与えられる順位に応
じてCPU本体へ指令を与えるため、割込信号Si1，
Si2中の先に与えられたものと対応する割込処理
がCPU１，２において優先的に実行され、この
割込処理ルーチンにより、対応するゲート信号
SG11，SG21またはSG12，SG22の送出、および、デ
ータの取込処理が行なわれる。
したがつて、ID3から先に割込信号Si1が送出さ
れると、これに応じてCPU１，２がゲート信号
SG11，SG21を送出し、GC１１，１２をオンとする
ため、ID３の出力データD1が分岐のうえGC１
１，１２を介してCPU１，２へ同時に与えられ
るものとなり、これに応ずる割込処理をCPU１，
２が同期して実行し、ID４からの割込信号Si2が
先に送出されゝば、これに応じてCPU１，２が
ゲート信号SG12，SG22を送出し、GC１３，１４を
オンとするため、ID４の出力データD2が分岐の
うえGC１３，１４を介してCPU１，２へ同時に
与えられ、これに基づく割込処理をCPU１，２
が同期して実行するものとなり、各CPU１，２
の処理結果が完全に一致する。
れると、これに応じてCPU１，２がゲート信号
SG11，SG21を送出し、GC１１，１２をオンとする
ため、ID３の出力データD1が分岐のうえGC１
１，１２を介してCPU１，２へ同時に与えられ
るものとなり、これに応ずる割込処理をCPU１，
２が同期して実行し、ID４からの割込信号Si2が
先に送出されゝば、これに応じてCPU１，２が
ゲート信号SG12，SG22を送出し、GC１３，１４を
オンとするため、ID４の出力データD2が分岐の
うえGC１３，１４を介してCPU１，２へ同時に
与えられ、これに基づく割込処理をCPU１，２
が同期して実行するものとなり、各CPU１，２
の処理結果が完全に一致する。
このため、第１図の構成によれば、全般的に完
全な二重系が構成され、装置としての高信頼性が
得られると共に、同期動作による割込処理が確実
となる。
全な二重系が構成され、装置としての高信頼性が
得られると共に、同期動作による割込処理が確実
となる。
なお、処理結果のデータを比較するには、本出
願人の別途出願による「高速信号比較器」（特願
昭54−91643号）を用いればよく、GC１１〜１４
としては、ANDゲート、NANDゲート等のほ
か、チツプセレクト端子またはこれと同等の端子
を有するバツフア回路等を用いることができると
共に、オフのときに高出力インピーダンスを呈す
るトライステート形またはオープンコレクタ形等
を用いれば好適である。
願人の別途出願による「高速信号比較器」（特願
昭54−91643号）を用いればよく、GC１１〜１４
としては、ANDゲート、NANDゲート等のほ
か、チツプセレクト端子またはこれと同等の端子
を有するバツフア回路等を用いることができると
共に、オフのときに高出力インピーダンスを呈す
るトライステート形またはオープンコレクタ形等
を用いれば好適である。
たゞし、CPU１，２をより多数とし、これに
応じてID３，４、GC１１〜１４を設けてもよい
と共に、ID３，４毎に別個の入力データDiを与
えてもよく、場合によつては、分岐用のブースタ
増幅器等を挿入しても同様であり、種々の変形が
自在である。
応じてID３，４、GC１１〜１４を設けてもよい
と共に、ID３，４毎に別個の入力データDiを与
えてもよく、場合によつては、分岐用のブースタ
増幅器等を挿入しても同様であり、種々の変形が
自在である。
以上の説明により明らかなとおり本発明によれ
ば、完全な多重系の構成される割込み入力回路が
実現し、装置としての高信頼性および割込処理上
の高信頼性が得られるため、各種の高信頼性を必
要とするデータの割込処理において顕著な効果が
得られる。
ば、完全な多重系の構成される割込み入力回路が
実現し、装置としての高信頼性および割込処理上
の高信頼性が得られるため、各種の高信頼性を必
要とするデータの割込処理において顕著な効果が
得られる。
第１図は本発明の実施例を示すブロツク図、第
２図は従来例のブロツク図である。 １，２……CPU（データ処理装置）、３，４…
…ID（入力部）、１１〜１４……GC（ゲート回
路）、Di……入力データ、D1，D2……出力デー
タ、Si1，Si2……割込信号、INT1，INT2……割
込入力、SG11，SG12，SG21，SG22……ゲート信号。
２図は従来例のブロツク図である。 １，２……CPU（データ処理装置）、３，４…
…ID（入力部）、１１〜１４……GC（ゲート回
路）、Di……入力データ、D1，D2……出力デー
タ、Si1，Si2……割込信号、INT1，INT2……割
込入力、SG11，SG12，SG21，SG22……ゲート信号。
Claims (1)
- １ 互に同期して動作すると共に各々が少くとも
第１および第２の割込入力を有し該各割込入力と
対応した第１および第２のゲート信号を送出する
第１および第２のデータ処理装置と、入力データ
に応じて割込信号を送出し前記各データ処理装置
の第１の割込入力へ分岐して与える第１の入力部
と、前記入力データに応じて割込信号を送出し前
記各データ処理装置の第２の割込入力へ分岐して
与える第２の入力部と、前記各データ処理装置か
ら送出される第１のゲート信号に応じてオンとな
り前記第１の入力部からの出力データを分岐して
前記各データ処理装置へ与える該各データ処理装
置と対応して設けた第１および第２のゲート回路
と、前記各データ処理装置から送出される第２の
ゲート信号に応じてオンとなり前記第２の入力部
からの出力データを分岐して前記各データ処理装
置へ与える該各データ処理装置と対応して設けた
第３および第４のゲート回路とを少くとも備えた
ことを特徴とする多重系データ処理装置の割込み
入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269316A JPS62130457A (ja) | 1985-12-02 | 1985-12-02 | 多重系デ−タ処理装置の割込み入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269316A JPS62130457A (ja) | 1985-12-02 | 1985-12-02 | 多重系デ−タ処理装置の割込み入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130457A JPS62130457A (ja) | 1987-06-12 |
| JPH0156416B2 true JPH0156416B2 (ja) | 1989-11-30 |
Family
ID=17470644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269316A Granted JPS62130457A (ja) | 1985-12-02 | 1985-12-02 | 多重系デ−タ処理装置の割込み入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130457A (ja) |
-
1985
- 1985-12-02 JP JP60269316A patent/JPS62130457A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62130457A (ja) | 1987-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |