JPH01228048A - アドレス自動割付け回路 - Google Patents
アドレス自動割付け回路Info
- Publication number
- JPH01228048A JPH01228048A JP5427288A JP5427288A JPH01228048A JP H01228048 A JPH01228048 A JP H01228048A JP 5427288 A JP5427288 A JP 5427288A JP 5427288 A JP5427288 A JP 5427288A JP H01228048 A JPH01228048 A JP H01228048A
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- Pending
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- 230000001934 delay Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000012423 maintenance Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000011144 upstream manufacturing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ネスト増設型の制御システム製品に使用され
るネストアドレス設定回路に係り、特にアドレス設定の
容易化に関する。 （従来の技術］ 本出願人は、例えば横河技報νｏ１．２ｉｐ、２（１９
７７）で公知の分散型総合計装システムを製潰している
。 この様な装置では、Ａニービクルとよばれる筐体の内部
にネストを収容し、このネストの内部に入出力や信号の
変換などの単機能の電子回路（カードという）を装着す
る、いわゆる多層構造を採用している。 そして制御対象により適宜ネストやカードを組合わせて
制御システムを構成している。そして、拡張をする場合
には従来ある基本部と同じネストを増設する事により対
処している。
るネストアドレス設定回路に係り、特にアドレス設定の
容易化に関する。 （従来の技術］ 本出願人は、例えば横河技報νｏ１．２ｉｐ、２（１９
７７）で公知の分散型総合計装システムを製潰している
。 この様な装置では、Ａニービクルとよばれる筐体の内部
にネストを収容し、このネストの内部に入出力や信号の
変換などの単機能の電子回路（カードという）を装着す
る、いわゆる多層構造を採用している。 そして制御対象により適宜ネストやカードを組合わせて
制御システムを構成している。そして、拡張をする場合
には従来ある基本部と同じネストを増設する事により対
処している。
【発明が解決しようとする課ｉ！ＪＩ】増設されたネス
トは、通信回線を介して接続された中央制御指令装置か
らアクセスできるようにアドレスが設定されていなけれ
ばならない、従来は、次の２手法が採用されていた。 ■ デイツプスイッチ型 各ネス■・に予めデイツプスイッチを装置 Ｌ、ておい
て、システム・スタートアップ時にアドレスを設定する
。簡単な構成で確実に動作する利点がある。 しかしユ、−ザが人手を用いて設定する必要があると共
に、ネスト数が増大すると１１Ｌ複した設定をしないよ
うに配慮しなければならない課題がある。 ■ デイ−ジ−チェーン方式 各ネスト内にデイ−ジ−チェーン回路を組み、返答する
権利をケーブル上流側より送ってアドレスを自動設定す
るらのである。 しかし、途中のネストの電源が切れている場合には自動
設定ができない、又、ケーブルに電源を通してネスト電
源か切れていても自動設定可能にした場合にも、ショー
ト等のトラブルの原因を増大させる課題が残るので、制
御システムの横染と保守性のよさの両立という要請から
は、最善のものとは言えない。 本発明はこのような課題を解決したもので、ネスト増設
型のシステム製品において、途中のネストの電源が断で
あってもアドレスを自動設定すると共に保守性のよいア
ドレス自動割付は回路を堤供することを目的とする。
トは、通信回線を介して接続された中央制御指令装置か
らアクセスできるようにアドレスが設定されていなけれ
ばならない、従来は、次の２手法が採用されていた。 ■ デイツプスイッチ型 各ネス■・に予めデイツプスイッチを装置 Ｌ、ておい
て、システム・スタートアップ時にアドレスを設定する
。簡単な構成で確実に動作する利点がある。 しかしユ、−ザが人手を用いて設定する必要があると共
に、ネスト数が増大すると１１Ｌ複した設定をしないよ
うに配慮しなければならない課題がある。 ■ デイ−ジ−チェーン方式 各ネスト内にデイ−ジ−チェーン回路を組み、返答する
権利をケーブル上流側より送ってアドレスを自動設定す
るらのである。 しかし、途中のネストの電源が切れている場合には自動
設定ができない、又、ケーブルに電源を通してネスト電
源か切れていても自動設定可能にした場合にも、ショー
ト等のトラブルの原因を増大させる課題が残るので、制
御システムの横染と保守性のよさの両立という要請から
は、最善のものとは言えない。 本発明はこのような課題を解決したもので、ネスト増設
型のシステム製品において、途中のネストの電源が断で
あってもアドレスを自動設定すると共に保守性のよいア
ドレス自動割付は回路を堤供することを目的とする。
【課Ｕを解決するための手Ｆ！１】
このような目的を達成する本発明は、メインネストと複
数のサブネストより構成されるシステム機器であって、
次の構成としたものである。 メインネストには、スタート信号によりクロック信号と
クロックイネーブル信号を同時にアクティブにするアド
レス自動割付はコントローラと、このクロックイネーブ
ル信号を所定時間遅延させる無電源ディレィ素子とを設
けている。 サブネストには前段より送られたクロック信号とクロッ
クイネーブル信号のアクティブとなった時間差を計数す
るカウンタと、このクロックイネーブル信号を所定時間
遅延させる！！電源ディレィ素子とを設けている。 そして、メインネストのネストアドレスを零とし、サブ
ネストのネストアドレスは当該カウンタの計数値から定
めることを特徴としている。 又、メインネストは、スタート信号によりクロックｆ言
号とクロックイネーブル信号をアクデイプにするアドレ
ス自動割付はコントローラと、このクロック信号とクロ
ックイネーブル信号のアクティブとなった時間差を計数
するカウンタと、このクロックイネーブル信号を所定時
間遅延させる無電源ディレィ素子とを設け、メインネス
ト及びサブネストのネストアドレスは当該カウンタの計
数値から定めるようにしてらよい。 ［作用］ 本発明の各構成要素はつぎの作用をする。ディレィ素子
はサブネストの接続段数に応じてクロック信号とクロッ
クイネーブル１８号との時間差を増大させる。カウンタ
はこの時間差を計数し、対応する値をネストアドレスと
して設定する。 メインネストのネストアドレスは零でもよく、或いはバ
イアス値を与えてもよい。ディレィ素子の遅延時間はク
ロック信号の１タロツク分相当とすれば計数値がそのま
まネストアドレスとして使用できるが、クロック信号に
対するクロックの曲の割合であっても適宜な演算を施し
てネストアドレスと出来る。
数のサブネストより構成されるシステム機器であって、
次の構成としたものである。 メインネストには、スタート信号によりクロック信号と
クロックイネーブル信号を同時にアクティブにするアド
レス自動割付はコントローラと、このクロックイネーブ
ル信号を所定時間遅延させる無電源ディレィ素子とを設
けている。 サブネストには前段より送られたクロック信号とクロッ
クイネーブル信号のアクティブとなった時間差を計数す
るカウンタと、このクロックイネーブル信号を所定時間
遅延させる！！電源ディレィ素子とを設けている。 そして、メインネストのネストアドレスを零とし、サブ
ネストのネストアドレスは当該カウンタの計数値から定
めることを特徴としている。 又、メインネストは、スタート信号によりクロックｆ言
号とクロックイネーブル信号をアクデイプにするアドレ
ス自動割付はコントローラと、このクロック信号とクロ
ックイネーブル信号のアクティブとなった時間差を計数
するカウンタと、このクロックイネーブル信号を所定時
間遅延させる無電源ディレィ素子とを設け、メインネス
ト及びサブネストのネストアドレスは当該カウンタの計
数値から定めるようにしてらよい。 ［作用］ 本発明の各構成要素はつぎの作用をする。ディレィ素子
はサブネストの接続段数に応じてクロック信号とクロッ
クイネーブル１８号との時間差を増大させる。カウンタ
はこの時間差を計数し、対応する値をネストアドレスと
して設定する。 メインネストのネストアドレスは零でもよく、或いはバ
イアス値を与えてもよい。ディレィ素子の遅延時間はク
ロック信号の１タロツク分相当とすれば計数値がそのま
まネストアドレスとして使用できるが、クロック信号に
対するクロックの曲の割合であっても適宜な演算を施し
てネストアドレスと出来る。
以下図面を用いて、本発明を説明する。
第１図は、本発明の一実施例を示す構成ブロック図であ
る０図中、メインネスト１０はアドレス自動割付はコン
トローラ１１とディレィ素子１３を備えている。アドレ
ス自動割付はコントローラ１１はスタート信号が入力さ
れると、クロック信号Ｃ【にとクロックイネーブル信号
ＣＩＫ ＥＮとを同時にアクティブにする。ディレィ素
子１３はクロック信号０１にの１クロック分の長さを基
準とする遅延時間を有するのがよく、電源がなくても動
作するディレィライン等の受動素子を使用する。メイン
ネスト１０のネストアドレスは零とする。 サブネスト２０はカウンタ２２とディレィ素子２３とを
備える。添字ａ、ｂ、ｃ・・・は上流側よりふす、カウ
ンタ２２は上流側より送られたクロック信号ＣＬＫとク
ロックイネーブル信号Ｃ［ＫＥＮとを入力し、この時間
差をクロック信号Ｃ［ににより計数し、ネストアドレス
に対応した値とするもので、例えば１３１９１やＬＳ３
９３が採用される。ディレィ素子１３．２３の遅延時間
が１クロック分であれば、添字ａ、ｂに対応して計数値
は１．２となる。ディレィ素子２３はディレィ素子１３
と同一素子を使用する。 ディレィ素子１３．２３の遅延時間が１クロック分でな
い場合は、添字ａ、ｂに対応して計数値が１゜２となる
ように変換したり、或いは計数値をそのまま採用したり
、要は一対一対応が付けばよい。 メインネスト１０とサブネスト２０の間は、クロック信
号Ｃ［にとクロックイネーブル信号でｒｉｒＦＴを伝送
する２本の通信線で接続されている。 第２図は本発明の他の実施例の構成ブロック図である。 尚第２図において、前記第１図と同一作用をするものに
は同一符号をつけ説明を省略し、相違する部分のみ説明
する０図中、カウンタ１２はアドレス自動割付はコント
ローラ１１の発生するクロック信号Ｃ［にとクロックイ
ネーブル信号ＣｔにＥＨの時間差を計測して、メインネ
スト１０のネストアドレスとする。ここでは、上位計算
機の指示にしたがって、アドレス自動割付はコントロー
ラ１１に入力される゛スタート信号は必ずしも同時にさ
れるわけではなく、まずタロツクイネーブル信号ＣＬＫ
ＥＮをＬにし、スタート信号の入力を待ってクロック
信号ＣＬＫを送信し、続いて入力されるスタート信号に
よりクロックイネーブル信号石１ＦＮをＨにして、カウ
ンタ１２に初期値を設定する。 尚、各サブネスト２０の構成をメインネスト１゜と同じ
くアドレス自動割付はコントローラ１１を含むようにし
て、上位計算機からの指示でいずれのサブネスト２０も
メインネスト１ｏとなり得るようにしてもよい。 このように構成された装置の動作を次に説明する。第３
図は第２図の装置の動作を説明するタイムチャートであ
る。アドレス自動割付はコントローラ１１よりクロック
信号ＣＬＫとクロックイネーブル信号ＣＬＫ ＥＮとを
送出する。スタート信号に一致したものを使用すると、
カウンタ１２ではクロック信号Ｃ［にが入力される前に
クロックイネーブル信号ＣＬＫ ＥＮがネゲートされる
ので、計数値は零であり、ネストアドレスは零となる。 サブネスト２０ａでは、クロック信号ＣＬＫに対してク
ロックイネーブル信号Ｃ【にＥＮがディレィ素子１３分
遅れてくるので、クロックイネーブル信号０１にＦＮが
ネゲートされる前にクロック信号Ｃ［にが１パルス分カ
ウンタ２２ａにカウントされる。 これにより、カウンタ２２ａの出力が１となり、ネスト
アドレスは１となる。 サブネスト２０ｂに付いては、同様にカウンタ２２ｂの
出力が２となり、ネストアドレスは２となる。このよう
にして連続してケーブル接続順にネストアドレスが付与
される。 【発明の効果］ 以上説明したように、本発明によれば２本の信号線を利
用してケーブル接続順に信号を伝送し、一方の信号線に
は各ネスト後とにディレィ素子を挿入して、２本の信号
線の時間差を利用しているので、次のような実用上の効
果がある。 ■ ケーブル接続順に各ネストにネストアドレスが付与
される。 ■ 途中のネストがＳ源断でも、無電源ディレィ素子を
使用して遅延時間を得ているので、割付はアドレスは変
化しない。 ■ 無電源ディレィ素子を使用して遅延時間を得ている
ので、ケーブル中に電源線を挿入しなくてすみ、信頼性
が高まる。 ■ 自動設定できるので、人手によるネストアドレス設
定作業が不要になる。
る０図中、メインネスト１０はアドレス自動割付はコン
トローラ１１とディレィ素子１３を備えている。アドレ
ス自動割付はコントローラ１１はスタート信号が入力さ
れると、クロック信号Ｃ【にとクロックイネーブル信号
ＣＩＫ ＥＮとを同時にアクティブにする。ディレィ素
子１３はクロック信号０１にの１クロック分の長さを基
準とする遅延時間を有するのがよく、電源がなくても動
作するディレィライン等の受動素子を使用する。メイン
ネスト１０のネストアドレスは零とする。 サブネスト２０はカウンタ２２とディレィ素子２３とを
備える。添字ａ、ｂ、ｃ・・・は上流側よりふす、カウ
ンタ２２は上流側より送られたクロック信号ＣＬＫとク
ロックイネーブル信号Ｃ［ＫＥＮとを入力し、この時間
差をクロック信号Ｃ［ににより計数し、ネストアドレス
に対応した値とするもので、例えば１３１９１やＬＳ３
９３が採用される。ディレィ素子１３．２３の遅延時間
が１クロック分であれば、添字ａ、ｂに対応して計数値
は１．２となる。ディレィ素子２３はディレィ素子１３
と同一素子を使用する。 ディレィ素子１３．２３の遅延時間が１クロック分でな
い場合は、添字ａ、ｂに対応して計数値が１゜２となる
ように変換したり、或いは計数値をそのまま採用したり
、要は一対一対応が付けばよい。 メインネスト１０とサブネスト２０の間は、クロック信
号Ｃ［にとクロックイネーブル信号でｒｉｒＦＴを伝送
する２本の通信線で接続されている。 第２図は本発明の他の実施例の構成ブロック図である。 尚第２図において、前記第１図と同一作用をするものに
は同一符号をつけ説明を省略し、相違する部分のみ説明
する０図中、カウンタ１２はアドレス自動割付はコント
ローラ１１の発生するクロック信号Ｃ［にとクロックイ
ネーブル信号ＣｔにＥＨの時間差を計測して、メインネ
スト１０のネストアドレスとする。ここでは、上位計算
機の指示にしたがって、アドレス自動割付はコントロー
ラ１１に入力される゛スタート信号は必ずしも同時にさ
れるわけではなく、まずタロツクイネーブル信号ＣＬＫ
ＥＮをＬにし、スタート信号の入力を待ってクロック
信号ＣＬＫを送信し、続いて入力されるスタート信号に
よりクロックイネーブル信号石１ＦＮをＨにして、カウ
ンタ１２に初期値を設定する。 尚、各サブネスト２０の構成をメインネスト１゜と同じ
くアドレス自動割付はコントローラ１１を含むようにし
て、上位計算機からの指示でいずれのサブネスト２０も
メインネスト１ｏとなり得るようにしてもよい。 このように構成された装置の動作を次に説明する。第３
図は第２図の装置の動作を説明するタイムチャートであ
る。アドレス自動割付はコントローラ１１よりクロック
信号ＣＬＫとクロックイネーブル信号ＣＬＫ ＥＮとを
送出する。スタート信号に一致したものを使用すると、
カウンタ１２ではクロック信号Ｃ［にが入力される前に
クロックイネーブル信号ＣＬＫ ＥＮがネゲートされる
ので、計数値は零であり、ネストアドレスは零となる。 サブネスト２０ａでは、クロック信号ＣＬＫに対してク
ロックイネーブル信号Ｃ【にＥＮがディレィ素子１３分
遅れてくるので、クロックイネーブル信号０１にＦＮが
ネゲートされる前にクロック信号Ｃ［にが１パルス分カ
ウンタ２２ａにカウントされる。 これにより、カウンタ２２ａの出力が１となり、ネスト
アドレスは１となる。 サブネスト２０ｂに付いては、同様にカウンタ２２ｂの
出力が２となり、ネストアドレスは２となる。このよう
にして連続してケーブル接続順にネストアドレスが付与
される。 【発明の効果］ 以上説明したように、本発明によれば２本の信号線を利
用してケーブル接続順に信号を伝送し、一方の信号線に
は各ネスト後とにディレィ素子を挿入して、２本の信号
線の時間差を利用しているので、次のような実用上の効
果がある。 ■ ケーブル接続順に各ネストにネストアドレスが付与
される。 ■ 途中のネストがＳ源断でも、無電源ディレィ素子を
使用して遅延時間を得ているので、割付はアドレスは変
化しない。 ■ 無電源ディレィ素子を使用して遅延時間を得ている
ので、ケーブル中に電源線を挿入しなくてすみ、信頼性
が高まる。 ■ 自動設定できるので、人手によるネストアドレス設
定作業が不要になる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は本発明の他の実施例の構成ブロック図、第３図は第
２図の装置の動作を説明する夕、イムチャートである。 １０・・・メインネスト、２０・・・サブネスト。 １１・・・アドレス自動割付はコントローラ、１２，２
２・・・カウンタ、１３．２３・・・ディレィ素子。 ＣＬＫ・・・クロック信号、ＣＬ、 Ｋ Ｅ Ｎ・・・
クロックイネーブル信号。 第１図
図は本発明の他の実施例の構成ブロック図、第３図は第
２図の装置の動作を説明する夕、イムチャートである。 １０・・・メインネスト、２０・・・サブネスト。 １１・・・アドレス自動割付はコントローラ、１２，２
２・・・カウンタ、１３．２３・・・ディレィ素子。 ＣＬＫ・・・クロック信号、ＣＬ、 Ｋ Ｅ Ｎ・・・
クロックイネーブル信号。 第１図
Claims (2)
- （１）メインネストと複数のサブネストより構成される
システム機器であつて、 メインネストには、スタート信号によりクロック信号と
クロックイネーブル信号を同時にアクティブにするアド
レス自動割付けコントローラと、このクロックイネーブ
ル信号を所定時間遅延させる無電源ディレイ素子とを設
け、 サブネストには前段より送られたクロック信号とクロッ
クイネーブル信号のアクティブとなった時間差を計数す
るカウンタと、このクロックイネーブル信号を所定時間
遅延させる無電源ディレイ素子とを設け、 メインネストのネストアドレスを零とし、サブネストの
ネストアドレスは当該カウンタの計数値から定めること
を特徴とするアドレス自動割付け回路。 - （２）メインネストと複数のサブネストより構成される
システム機器であつて、 メインネストには、スタート信号によりクロック信号と
クロックイネーブル信号をアクティブにするアドレス自
動割付けコントローラと、このクロック信号とクロック
イネーブル信号のアクティブとなった時間差を計数する
カウンタと、このクロックイネーブル信号を所定時間遅
延させる無電源ディレイ素子とを設け、 サブネストには前段より送られたクロック信号とクロッ
クイネーブル信号のアクティブとなつた時間差を計数す
るカウンタと、このクロックイネーブル信号を所定時間
遅延させる無電源ディレイ素子とを設け、 メインネスト及びサブネストのネストアドレスは当該カ
ウンタの計数値から定めることを特徴とするアドレス自
動割付け回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427288A JPH01228048A (ja) | 1988-03-08 | 1988-03-08 | アドレス自動割付け回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427288A JPH01228048A (ja) | 1988-03-08 | 1988-03-08 | アドレス自動割付け回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228048A true JPH01228048A (ja) | 1989-09-12 |
Family
ID=12965939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5427288A Pending JPH01228048A (ja) | 1988-03-08 | 1988-03-08 | アドレス自動割付け回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009277171A (ja) * | 2008-05-19 | 2009-11-26 | Nec Corp | スロット型ｃｐｕ装置 |
-
1988
- 1988-03-08 JP JP5427288A patent/JPH01228048A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009277171A (ja) * | 2008-05-19 | 2009-11-26 | Nec Corp | スロット型ｃｐｕ装置 |
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