JPS6344267A - モジユ−ル間バス方式 - Google Patents
モジユ−ル間バス方式Info
- Publication number
- JPS6344267A JPS6344267A JP18775386A JP18775386A JPS6344267A JP S6344267 A JPS6344267 A JP S6344267A JP 18775386 A JP18775386 A JP 18775386A JP 18775386 A JP18775386 A JP 18775386A JP S6344267 A JPS6344267 A JP S6344267A
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- JP
- Japan
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- modules
- module
- data
- bus system
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002574 poison Substances 0.000 description 1
- 231100000614 poison Toxicity 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多数のモジュールで構成され各モジュール
間で情報転送を行なうモジュール間バス方式に関するも
のである。
間で情報転送を行なうモジュール間バス方式に関するも
のである。
第５図および第６図はそれぞれ従来のモジール間バス方
式を示すブロック図であシ、特に第５図はマスターモジ
ュール１とスレーブモジュール２ａ〜２ｎ 間の制御情
報を個別な信号で行なう方式であり、第６図はマスター
モジュール１とスレーブモジュール２ａ〜２ｎ間の制御
情報をモジュール識別のアドレスバス３および並列デー
タバス４で行なう方式である。
式を示すブロック図であシ、特に第５図はマスターモジ
ュール１とスレーブモジュール２ａ〜２ｎ 間の制御情
報を個別な信号で行なう方式であり、第６図はマスター
モジュール１とスレーブモジュール２ａ〜２ｎ間の制御
情報をモジュール識別のアドレスバス３および並列デー
タバス４で行なう方式である。
上述した従来のモジュール間バス方式は、構成するモジ
ュールの数が多くなると、モジュール間の制御信号を接
続するためにコネクタのピン数が多くなシ、これが設計
上ビンネックになる。しかも、制御信号が１／φの２値
情報であるため、インテリジェントな制御機能を持たす
ことができないなどの問題点がある。
ュールの数が多くなると、モジュール間の制御信号を接
続するためにコネクタのピン数が多くなシ、これが設計
上ビンネックになる。しかも、制御信号が１／φの２値
情報であるため、インテリジェントな制御機能を持たす
ことができないなどの問題点がある。
この発明のモジュール間バス方式は、マスターモジュー
ルとスレーブモジュール間の制御に送υ・・受け１ビツ
トシリアルで行ない、かつシリアルデータをアドレスコ
ード、ファンクションコードおよびオペランドコードで
構成するようにしたものである。
ルとスレーブモジュール間の制御に送υ・・受け１ビツ
トシリアルで行ない、かつシリアルデータをアドレスコ
ード、ファンクションコードおよびオペランドコードで
構成するようにしたものである。
この発明はモジュール間のコネクター接続点数を減らす
ことができ、しかもインテリジェントな情報転送を行な
うことができる。
ことができ、しかもインテリジェントな情報転送を行な
うことができる。
第１図はこの発明に係るモジュール間バス方式の一夾施
例を示すブロック因である。同図において、５はその詳
細な機能ブロックを第２図に示すマスｒモジュール、６
ａ〜６ｎはその詳細な機能ブロックを第３図に示すスレ
ーブモジュール、７はマス八ジュール５からスレーブモ
ジュール６３〜６ｎにデータを送るための第１データ線
、８はスレーブモジュール５ａ〜６ｈカラマス≧毒ジユ
ール５にデータを送るための第２データ線、９はマス！
−ジュール５ カラスレープモジュール６ａ〜６ｎに同
期用クロック（ＣＬＫ）を送るためのクロック線である
。
例を示すブロック因である。同図において、５はその詳
細な機能ブロックを第２図に示すマスｒモジュール、６
ａ〜６ｎはその詳細な機能ブロックを第３図に示すスレ
ーブモジュール、７はマス八ジュール５からスレーブモ
ジュール６３〜６ｎにデータを送るための第１データ線
、８はスレーブモジュール５ａ〜６ｈカラマス≧毒ジユ
ール５にデータを送るための第２データ線、９はマス！
−ジュール５ カラスレープモジュール６ａ〜６ｎに同
期用クロック（ＣＬＫ）を送るためのクロック線である
。
なお、第２図に示すマスターモジュール５および第３図
に示すスレーブモジュール６ａ〜６ｎにおいて、１０．
１１および１２はセントラルグロセツシングユニット、
１３，１４．１５および１６はラッチ回路、１７および
１８はパラレル・シリアル変換部、１９および２０はシ
リアル・パラレル変換部、２１は１／ｎ分周カウンタ、
２２はコマンド線、２３はレスポンスａ、２４はフラグ
コードを検出し、指定されたフラグパターンを検出した
ときに検出信号を出力すると共にエラー検出を行なうフ
レームチエツクシーケンス、２５はカラ／り、２６はこ
のカウンタ２５の出力情報と自局モジュールのアドレス
設定情報とを比較し、一致したときラッチ信号をラッチ
回路１５に出力するコンパレータである。また、第４図
はシリアルチー タのフレームフォーマットを示す図で
おる。
に示すスレーブモジュール６ａ〜６ｎにおいて、１０．
１１および１２はセントラルグロセツシングユニット、
１３，１４．１５および１６はラッチ回路、１７および
１８はパラレル・シリアル変換部、１９および２０はシ
リアル・パラレル変換部、２１は１／ｎ分周カウンタ、
２２はコマンド線、２３はレスポンスａ、２４はフラグ
コードを検出し、指定されたフラグパターンを検出した
ときに検出信号を出力すると共にエラー検出を行なうフ
レームチエツクシーケンス、２５はカラ／り、２６はこ
のカウンタ２５の出力情報と自局モジュールのアドレス
設定情報とを比較し、一致したときラッチ信号をラッチ
回路１５に出力するコンパレータである。また、第４図
はシリアルチー タのフレームフォーマットを示す図で
おる。
次に上記構成によるモジュール間バス方式の動作につい
て説明する。まず、マスターモジュール５とスレーブモ
ジュール６ａ〜６ｎの間は送）・受け１ビツトのシリア
ルデータおよび同期用クロック（ＣＬＫ）でつながる。
て説明する。まず、マスターモジュール５とスレーブモ
ジュール６ａ〜６ｎの間は送）・受け１ビツトのシリア
ルデータおよび同期用クロック（ＣＬＫ）でつながる。
そして、このシリアルデータのフレーム部は第４図に示
すように、７レ一ム同期を取るフラグコード（ＦＪａＦ
）、必要なモジュール数だけ設けられ制御情報を乗せる
タイムスロット（ＴＳｏ ＝ ＴＳｎ ）およびエラー
検出のための７レームチエツクシーケンス（Ｆｅ２）で
構成されている。そして、各タイムスロット（Ｔ Ｓｏ
” ＴＳ ｎ ）は制御機能を示すファンクションコ
ード（ＦＡＣ）、モジュール識別用のアドレスコード（
ＡＤＣ）およびデータの転送先を示すオペラントコシト
（ＯＰＣ）で構成されている。
すように、７レ一ム同期を取るフラグコード（ＦＪａＦ
）、必要なモジュール数だけ設けられ制御情報を乗せる
タイムスロット（ＴＳｏ ＝ ＴＳｎ ）およびエラー
検出のための７レームチエツクシーケンス（Ｆｅ２）で
構成されている。そして、各タイムスロット（Ｔ Ｓｏ
” ＴＳ ｎ ）は制御機能を示すファンクションコ
ード（ＦＡＣ）、モジュール識別用のアドレスコード（
ＡＤＣ）およびデータの転送先を示すオペラントコシト
（ＯＰＣ）で構成されている。
次江ｃＡ）：マスターモジュール５が送りデータ（ｄａ
ｔａ（ｓ））ｆｔ第１データ線７ｔ−介してスレーブモ
ジュール６ａ〜６ｎに送出する場合、第２図に示すマス
ターモジュール５のセントラルブロセツシングユニット
１０は各スレーブモジュール６＆〜６ｎで必要とするコ
マンド（ＣＭＤ ）で人出して、同期クロック（ＣＬＫ
）をｌ ／ ｎ分周カウンタ２１で１／ｎ 分周したク
ロックによ）、このセントラルブロセツシングユニット
１０へＩ’Ｊ 込ミ（Ｉ ＮＴ１）を発生させ、同期さ
せて出力すると共にそのＶｎ分周し九クロックでラッチ
する。そして、このラッチされた信号を基本クロック（
ＣＬＫ）でパラレル・シリアル変換してスレーブモジュ
ール６＆〜６ｎへ送りデータ（ｄａｔａ（ｓ））として
第１信号線７に出力する。一方、このようにマスターモ
ジュール５から送出されたデータは第１データ＠７を介
して第３図に示すスレーブモジュール６龜〜６ｎのシリ
アル・パラレル変換部２０およびフレームチエツクシー
ケンス２４に入力する。したがって、このフレームチエ
ツクシーケンス２４はフラグコードの検出を行ない、指
定されたフラグパターンを検出したとき、検出信号をカ
ウンタ２５に出力する。このカウンタ２５はその検出信
号の入力によりリセットされる。そして、コンパレータ
２６はこのカウンタ２５の出力信号と自局アドレス設定
機構２７で設定された自局アドレス設定情報とを比較し
、一致したときシリアル・パラレル変換された自局タイ
ムスロットデータのランチを行なう。したがって、この
ラッチされたデータはセントラルブロセツシングユニッ
ト１２ヘダイレクトに入力して、必要な制御情報（ＣＯ
ＮＴ）を出力する。また、フレームチエツクシーケンス
２４はエラーを検出したときセントラルブロセツシング
ユニット１２へ割夛込み信号ＩＮＴを送出し、アラーム
処理を実行する。
ｔａ（ｓ））ｆｔ第１データ線７ｔ−介してスレーブモ
ジュール６ａ〜６ｎに送出する場合、第２図に示すマス
ターモジュール５のセントラルブロセツシングユニット
１０は各スレーブモジュール６＆〜６ｎで必要とするコ
マンド（ＣＭＤ ）で人出して、同期クロック（ＣＬＫ
）をｌ ／ ｎ分周カウンタ２１で１／ｎ 分周したク
ロックによ）、このセントラルブロセツシングユニット
１０へＩ’Ｊ 込ミ（Ｉ ＮＴ１）を発生させ、同期さ
せて出力すると共にそのＶｎ分周し九クロックでラッチ
する。そして、このラッチされた信号を基本クロック（
ＣＬＫ）でパラレル・シリアル変換してスレーブモジュ
ール６＆〜６ｎへ送りデータ（ｄａｔａ（ｓ））として
第１信号線７に出力する。一方、このようにマスターモ
ジュール５から送出されたデータは第１データ＠７を介
して第３図に示すスレーブモジュール６龜〜６ｎのシリ
アル・パラレル変換部２０およびフレームチエツクシー
ケンス２４に入力する。したがって、このフレームチエ
ツクシーケンス２４はフラグコードの検出を行ない、指
定されたフラグパターンを検出したとき、検出信号をカ
ウンタ２５に出力する。このカウンタ２５はその検出信
号の入力によりリセットされる。そして、コンパレータ
２６はこのカウンタ２５の出力信号と自局アドレス設定
機構２７で設定された自局アドレス設定情報とを比較し
、一致したときシリアル・パラレル変換された自局タイ
ムスロットデータのランチを行なう。したがって、この
ラッチされたデータはセントラルブロセツシングユニッ
ト１２ヘダイレクトに入力して、必要な制御情報（ＣＯ
ＮＴ）を出力する。また、フレームチエツクシーケンス
２４はエラーを検出したときセントラルブロセツシング
ユニット１２へ割夛込み信号ＩＮＴを送出し、アラーム
処理を実行する。
次Ｋ、ＣＢ）ニスレープモジュール６１〜６ｎが送りデ
ータ（ｄａｔａ■）を第２信号線８を介してマスターモ
ジュール５へ送出する場合、第３図のセントラルプロセ
ツシングユニット１２ Ｋｉｄミ込１れた情報（・ｖ＝
ｎｔ ）に応じて、タイムスロットＴＳｏ””ＴＳｎ
に乗せるデータに変換してラッチし、送りと同じクロッ
ク（ＣＬＫ）でパラレル・ンリアル変換して、図示せぬ
トライステート素子から受はデータとして出力する。こ
のとき、このトライステートは自局に相当するタイムス
ロットＴＳＯ間だけゲートが開き、それ以外はハイ・イ
ンピーダンス状態になる。一方、このように、スレーブ
モジュール６ａ〜６ｎから送出されたデータは第２デー
タ線８を介して第２図に示すマスク−モジュール５のシ
リアル・パラレル変換ジでシリアル・パラレル変換され
、ランチされたのチ、セントラルプロセツシングユニッ
ト１１へ割込みＣＩ ＮＴ２ ）同期させ読み込１れる
。そして、このセントラルプロセツシングユニット１１
Ｈ（−の受信データを各スレーブモジュール６＆〜６ｎ
からのレスポンス（ＲＰＳ）としてレスポンス線２３へ
出力することができる。
ータ（ｄａｔａ■）を第２信号線８を介してマスターモ
ジュール５へ送出する場合、第３図のセントラルプロセ
ツシングユニット１２ Ｋｉｄミ込１れた情報（・ｖ＝
ｎｔ ）に応じて、タイムスロットＴＳｏ””ＴＳｎ
に乗せるデータに変換してラッチし、送りと同じクロッ
ク（ＣＬＫ）でパラレル・ンリアル変換して、図示せぬ
トライステート素子から受はデータとして出力する。こ
のとき、このトライステートは自局に相当するタイムス
ロットＴＳＯ間だけゲートが開き、それ以外はハイ・イ
ンピーダンス状態になる。一方、このように、スレーブ
モジュール６ａ〜６ｎから送出されたデータは第２デー
タ線８を介して第２図に示すマスク−モジュール５のシ
リアル・パラレル変換ジでシリアル・パラレル変換され
、ランチされたのチ、セントラルプロセツシングユニッ
ト１１へ割込みＣＩ ＮＴ２ ）同期させ読み込１れる
。そして、このセントラルプロセツシングユニット１１
Ｈ（−の受信データを各スレーブモジュール６＆〜６ｎ
からのレスポンス（ＲＰＳ）としてレスポンス線２３へ
出力することができる。
以上詳細に説明したように、この発明に係るモジュール
間バス方式によれば、モジュール間の制？＃を１ビツト
の送り・受けで行なうので、モジュールに使用されるコ
ネクタの接続点数を大幅に削減できるうえ、インテリジ
ェントな情報転送を行なうことができる効果がおる。
間バス方式によれば、モジュール間の制？＃を１ビツト
の送り・受けで行なうので、モジュールに使用されるコ
ネクタの接続点数を大幅に削減できるうえ、インテリジ
ェントな情報転送を行なうことができる効果がおる。
第１図はこの発明に係るモジュール間パス方式の一実施
例を示すブロック図、第２図は第１図のマスターモジュ
ールの詳細なブロック図、第３図は第１図のスレーブモ
ジュールの詳細なブロック図、第４図はシリアルデータ
のフレームフォーマットを示す図、第５図、第６図はそ
れぞれ従来のモジュール間バス方式のブロック図である
。 １・・・・マスターモジュール、５ａ１１１１ｍマスタ
ーモジュール、６ａ〜６ｎ ＊昏・・スレーブモジエー
ル、７・・・・第１データ線、８・・・・第２データ線
、９争・・・クロック線、２２φ・・・コマンド線、２
３φΦ番・レスポンス線、２７ψ・・・自局アドレス設
定機構。 特許出耘人 日本電気株式会社
例を示すブロック図、第２図は第１図のマスターモジュ
ールの詳細なブロック図、第３図は第１図のスレーブモ
ジュールの詳細なブロック図、第４図はシリアルデータ
のフレームフォーマットを示す図、第５図、第６図はそ
れぞれ従来のモジュール間バス方式のブロック図である
。 １・・・・マスターモジュール、５ａ１１１１ｍマスタ
ーモジュール、６ａ〜６ｎ ＊昏・・スレーブモジエー
ル、７・・・・第１データ線、８・・・・第２データ線
、９争・・・クロック線、２２φ・・・コマンド線、２
３φΦ番・レスポンス線、２７ψ・・・自局アドレス設
定機構。 特許出耘人 日本電気株式会社
Claims (1)
- 多数のモジュールにより構成され、各モジュール間の情
報転送に並列バス方式もしくは個別な制御線で行なうモ
ジュール間バス方式において、マスターモジュールとス
レーブモジュールとの間の情報転送を送り・受け１ビッ
トシリアルで行ない、かつそのシリアルデータをモジュ
ールを区別するアドレスコード、機能を指示するファン
クションコードおよびデータの転送先を示すオペランド
コードで構成することを特徴とするモジュール間バス方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18775386A JPS6344267A (ja) | 1986-08-12 | 1986-08-12 | モジユ−ル間バス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18775386A JPS6344267A (ja) | 1986-08-12 | 1986-08-12 | モジユ−ル間バス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344267A true JPS6344267A (ja) | 1988-02-25 |
Family
ID=16211600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18775386A Pending JPS6344267A (ja) | 1986-08-12 | 1986-08-12 | モジユ−ル間バス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344267A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526490A (en) * | 1992-08-17 | 1996-06-11 | Matsushita Electric Industrial Co., Ltd. | Data transfer control unit using a control circuit to achieve high speed data transfer |
| JP2012181585A (ja) * | 2011-02-28 | 2012-09-20 | Seiko Epson Corp | デバイスシステムおよびチップ |
-
1986
- 1986-08-12 JP JP18775386A patent/JPS6344267A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526490A (en) * | 1992-08-17 | 1996-06-11 | Matsushita Electric Industrial Co., Ltd. | Data transfer control unit using a control circuit to achieve high speed data transfer |
| JP2012181585A (ja) * | 2011-02-28 | 2012-09-20 | Seiko Epson Corp | デバイスシステムおよびチップ |
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