JP2012181585A - デバイスシステムおよびチップ - Google Patents

Abstract

【課題】拡張性のよいシステムを提供する。
【解決手段】マスター（プロセッサー５２ａ）は送信先のスレーブ（ＳＤＲＡＭコントローラー３４）の識別情報Ｓ１と自身の識別情報Ｍ３とを格納してリクエストを送信し、ルーター５７は識別情報Ｓ１に基づいてポートＰ５６にリクエストを転送し、チップリンク５８，３９を介してリクエストを受信したルーター３７は識別情報Ｓ１に基づいてポートＰ３３にリクエストを転送する。スレーブは識別情報Ｍ３を格納してレスポンスを送信し、ルーター３７は識別情報Ｍ３に基づいてポートＰ３５にレスポンスを転送し、チップリンク３９，５８を介してレスポンスを受信したルーター５７は識別情報Ｍ３に基づいてポートＰ５１にレスポンスを転送する。これにより、マスターやスレーブ，各ルーターは、チップ内の通信と同様な処理でチップ３１，４７間の通信を行なうことができる。
【選択図】図２

Description

本発明は、登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載される複数のチップを接続してなるデバイスシステムおよびチップに関する。

従来より、複数のプロセッサーと、ルーターと、メモリー通信コントローラーと、ネットワークインターフェースコントローラーとから構成されるネットワークオンチップ（ＮＯＣ）を複数備えたデバイスシステムが提案されている（例えば、特許文献１参照）。このシステムでは、各プロセッサーがルーターにメモリー通信コントローラーやネットワークインターフェースコントローラーを介して接続され、メモリー通信コントローラーによりチップ内におけるプロセッサーとメモリー間の通信を制御し、ネットワークインターフェースコントローラーによりチップ間におけるプロセッサー相互の通信を制御するものとしている。

特開２００９−１１０５１２号公報

上述したシステムにおいては、チップ内の通信とチップ間の通信とがそれぞれ異なるコントローラーによって行なわれており、チップの数を増やしてシステムを拡張する際には各コントローラーをそれぞれ追加しなければならず、拡張に対する負担が大きなものとなってしまう。ここで、近年、このような複数のチップを備えるシステムが増加しており、搭載されるチップの数は今後さらに増えることが予想されるため、そのようなシステムの拡張に対する要請が高まることが考えられる。

本発明のデバイスシステムおよびチップは、拡張性のよいシステムを提供することを主目的とする。

本発明のデバイスシステムおよびチップは、上述の主目的を達成するために以下の手段を採った。

本発明のデバイスシステムは、
登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載される複数のチップを接続してなるデバイスシステムであって、
前記内部中継器に前記ポートを介して接続される第１の外部中継器と第２の外部中継器とを一組として、少なくとも該一組の外部中継器同士の接続により前記各チップが接続され、
前記マスターは、前記送信先として、自身が搭載されるチップ内のスレーブと、自身が搭載されるチップ内の前記第１の外部中継器を介して接続される接続先のチップ内のスレーブとが登録され、前記送信先に選択したスレーブの識別情報と自身の識別情報であるマスターの識別情報とを格納して前記リクエストを生成して送信し、
前記スレーブは、前記リクエスト内の前記マスターの識別情報を格納して前記レスポンスを生成して送信し、
前記内部中継器は、前記ポートに接続される接続先の識別情報と該ポートとの対応関係として、前記マスターの識別情報と該マスターに接続されるポートとの対応と、前記スレーブの識別情報と該スレーブに接続されるポートとの対応と、前記第１の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と該第１の外部中継器に接続されるポートとの対応と、前記第２の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と該第２の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、前記リクエストを受信すると該リクエスト内の前記スレーブの識別情報と前記対応関係とに基づいて選択したポートから該リクエストを送信し、前記レスポンスを受信すると該レスポンス内の前記マスターの識別情報と前記対応関係とに基づいて選択したポートから該レスポンスを送信し、
前記第１の外部中継器は、前記内部中継器から前記リクエストを受信すると接続先の前記第２の外部中継器に該リクエストを送信し、接続先の前記第２の外部中継器から前記レスポンスを受信すると前記内部中継器に該レスポンスを送信し、
前記第２の外部中継器は、接続先の前記第１の外部中継器から前記リクエストを受信すると該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると該レスポンスを接続先の前記第１の外部中継器に送信する
ことを要旨とする。

この本発明のデバイスシステムでは、内部中継器は、ポートに接続される接続先の識別情報とポートとの対応関係として、マスターの識別情報とマスターに接続されるポートとの対応と、スレーブの識別情報とスレーブに接続されるポートとの対応と、第１の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と第１の外部中継器に接続されるポートとの対応と、第２の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と第２の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、リクエストを受信するとマスターにより格納されたリクエスト内のスレーブの識別情報と対応関係とに基づいて選択したポートからリクエストを送信し、レスポンスを受信するとスレーブにより格納されたレスポンス内のマスターの識別情報と対応関係とに基づいて選択したポートからレスポンスを送信する。また、第１の外部中継器は、内部中継器からリクエストを受信すると接続先の第２の外部中継器にリクエストを送信し、接続先の第２の外部中継器からレスポンスを受信すると内部中継器にレスポンスを送信し、第２の外部中継器は、接続先の第１の外部中継器からリクエストを受信するとリクエストを内部中継器に送信し、内部中継器からレスポンスを受信するとレスポンスを接続先の第１の外部中継器に送信する。これにより、マスターやスレーブ、内部中継器における各処理をチップ内での通信とチップ間での通信とにおいて同様なものとすることができる。このため、チップ内の通信とチップ間の通信とを異なるコントローラーなどを用いて制御するものなどに比して、チップの数が増加した場合の対応が容易となるから、拡張性のよいシステムを提供することができる。

また、バスクロックの周波数が異なる前記チップを接続してなる本発明のデバイスシステムにおいて、前記第１の外部中継器は、接続先の前記第２の外部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数に合わせて前記内部中継器に該レスポンスを送信し、前記第２の外部中継器は、接続先の前記第１の外部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数に合わせて前記内部中継器に該リクエストを送信するものとすることもできる。こうすれば、バスクロックの周波数が異なるチップを接続する場合であっても、チップ内での通信とチップ間での通信とを同様なものとして対応することができ、容易にチップ間の通信を拡張することができる。

そして、前記チップ内の通信をパラレル形式のデータで行なう本発明のデバイスシステムにおいて、前記第１の外部中継器は、前記内部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数よりも高い周波数に基づいてパラレル形式からシリアル形式に変換するパラレルシリアル変換を施して接続先の前記第２の外部中継器に該リクエストを送信し、接続先の前記第２の外部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数に基づいてシリアル形式からパラレル形式に変換するシリアルパラレル変換を施して前記内部中継器に該レスポンスを送信し、前記第２の外部中継器は、接続先の前記第１の外部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数に基づいてシリアル形式からパラレル形式に変換するシリアルパラレル変換を施して該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数よりも高い周波数に基づいてパラレル形式からシリアル形式に変換するパラレルシリアル変換を施して該レスポンスを接続先の前記第１の外部中継器に送信するものとすることもできる。こうすれば、チップ間におけるリクエストやレスポンスの送信を効率よく行なうことができる。

さらに、本発明のデバイスシステムにおいて、媒体に画像を形成する画像形成装置に搭載されてなるものとすることもできる。液滴を吐出する複数のノズルが形成された吐出ヘッドを備え、該ノズルから液滴を吐出することにより前記媒体に画像を形成する画像形成装置に搭載されるこの態様の本発明のデバイスシステムにおいて、前記マスターとして前記複数のノズルからの液滴の吐出を制御するプロセッサーを備えると共に前記スレーブとして前記液滴の吐出に関するデータを記憶するメモリーへの該データの読み書きを制御するメモリーコントローラーを備えるものとすることもできる。ここで、このような吐出ヘッドには数百個から数千個のノズルが形成されており、将来的には数万個となることも予想されている。このため、プロセッサーの数も膨大なものとなり、システムの拡張の必要性が高まることが考えられるから、本発明を適用する意義が高い。さらに、この態様の本発明の画像形成装置において、前記プロセッサーとして前記複数のノズルを個々のノズル毎に制御するプロセッサーを該ノズルと同じ数だけ備えるものとすることもできるし、前記プロセッサーとして前記複数のノズルをいくつかのノズル毎にまとめて制御する複数のプロセッサーを備えるものとすることもできる。

本発明のチップは、
登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載されるチップであって、
前記内部中継器に前記ポートを介して接続される第１の外部中継器と第２の外部中継器とを一組として、少なくとも該一組の外部中継器同士の接続により他のチップと接続され、
前記マスターは、前記送信先として、前記チップ内のスレーブと、前記第１の外部中継器を介して接続される接続先のチップ内のスレーブとが登録され、前記送信先に選択したスレーブの識別情報と自身の識別情報であるマスターの識別情報とを格納して前記リクエストを生成して送信し、
前記スレーブは、前記リクエスト内の前記マスターの識別情報を格納して前記レスポンスを生成して送信し、
前記内部中継器は、前記ポートに接続される接続先の識別情報と該ポートとの対応関係として、前記マスターの識別情報と該マスターに接続されるポートとの対応と、前記スレーブの識別情報と該スレーブに接続されるポートとの対応と、前記第１の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と該第１の外部中継器に接続されるポートとの対応と、前記第２の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と該第２の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、前記リクエストを受信すると該リクエスト内の前記スレーブの識別情報と前記対応関係とに基づいて選択したポートから該リクエストを送信し、前記レスポンスを受信すると該レスポンス内の前記マスターの識別情報と前記対応関係とに基づいて選択したポートから該レスポンスを送信し、
前記第１の外部中継器は、前記内部中継器から前記リクエストを受信すると接続先のチップ内の前記第２の外部中継器に該リクエストを送信し、接続先のチップ内の前記第２の外部中継器から前記レスポンスを受信すると前記内部中継器に該レスポンスを送信し、
前記第２の外部中継器は、接続先のチップ内の前記第１の外部中継器から前記リクエストを受信すると該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると該レスポンスを接続先のチップ内の前記第１の外部中継器に送信する
ことを要旨とする。

この本発明のチップでは、内部中継器は、ポートに接続される接続先の識別情報とポートとの対応関係として、マスターの識別情報とマスターに接続されるポートとの対応と、スレーブの識別情報とスレーブに接続されるポートとの対応と、第１の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と第１の外部中継器に接続されるポートとの対応と、第２の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と第２の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、リクエストを受信するとマスターにより格納されたリクエスト内のスレーブの識別情報と対応関係とに基づいて選択したポートからリクエストを送信し、レスポンスを受信するとスレーブにより格納されたレスポンス内のマスターの識別情報と対応関係とに基づいて選択したポートからレスポンスを送信する。また、第１の外部中継器は、内部中継器からリクエストを受信すると接続先の第２の外部中継器にリクエストを送信し、接続先の第２の外部中継器からレスポンスを受信すると内部中継器にレスポンスを送信し、第２の外部中継器は、接続先の第１の外部中継器からリクエストを受信するとリクエストを内部中継器に送信し、内部中継器からレスポンスを受信するとレスポンスを接続先の第１の外部中継器に送信する。これにより、マスターやスレーブ、内部中継器における各処理をチップ内での通信とチップ間での通信とにおいて同様なものとすることができる。このため、チップ内の通信とチップ間の通信とを異なるコントローラーなどを用いて行なうものなどに比して、チップの数が増加しても容易にチップ間の通信を拡張することができるから、このチップを複数備えるものとすれば、拡張性のよいシステムを提供することができる。

プリンター２０の構成の概略を示す構成図。 メインチップ３１と印刷ヘッドコントローラー４７との構成を示す構成図。 チップリンク接続の概要を示す説明図。 チップ間の通信の一例を示すトランザクションチャート。 変形例のチップリンクの一例を示す説明図。 変形例のチップリンクの一例を示す説明図。 変形例のチップリンクの一例を示す説明図。 変形例の印刷ヘッドコントローラー１５０の構成を示す構成図。

次に、本発明の実施の形態を図面を用いて説明する。図１は、プリンター２０の構成の概略を示す構成図であり、図２は、メインチップ３１と印刷ヘッドコントローラー４７との構成を示す構成図である。本実施形態のプリンター２０は、図１に示すように、インクを吐出することにより用紙Ｓに印刷を行なう周知のインクジェット方式のプリンター機構２２と、液晶ディスプレイとしてのＬＣＤ２８と、装置各部の制御や装置各部の機能を実現するための各種処理などを行なうための処理制御部３０とを備える。

プリンター機構２２は、図２に示すように、シアン（Ｃ），マゼンタ（Ｍ），イエロー（Ｙ），ブラック（Ｋ）のＣＭＹＫのインクを吐出するノズル２４Ｃ，２４Ｍ，２４Ｙ，２４Ｋが各色毎に複数個配置された４列のノズル列２５Ｃ，２５Ｍ，２５Ｙ，２５Ｋが形成された印刷ヘッド２３と、印刷ヘッド２３を搭載する図示しないキャリッジを主走査方向に駆動するモーターや主走査方向に直交する副走査方向に用紙Ｓを搬送する図示しない搬送ローラーを駆動するモーターなどの各モーター２６とを備える。ここで、印刷ヘッド２３は、本実施形態では、圧電素子に電圧を印加してこの圧電素子を変形させることによりインクを加圧してインク滴を吐出する方式を採用するものとした。なお、発熱抵抗体（例えばヒーターなど）に電圧を印加してインクを加熱することにより発生した気泡によりインクを加圧してインク滴を吐出する方式を採用するものとしてもよい。また、ノズル２４Ｃ，２４Ｍ，２４Ｙ，２４Ｋをノズル２４と総称し、ノズル列２５Ｃ，２５Ｍ，２５Ｙ，２５Ｋをノズル列２５と総称する。なお、各ノズル２４からのインクの吐出により形成されるドットの大きさは、ノズル２４の圧電素子に印可する電圧の波形を変化させることにより、複数段階（例えば、大中小の３段階）に調整可能となっている。

処理制御部３０は、プリンター２０の主制御を司るメインプロセッサー３２やこのメインプロセッサー３２を介さずに各種コントローラーとワークメモリーとの間のデータのやり取りを制御するダイレクトメモリーアクセス（ＤＭＡ）コントローラー３３，ワークメモリーとしてのＳＤＲＡＭ３５へのデータの読み書きを制御するＳＤＲＡＭコントローラー３４とが搭載されるメインチップ３１と、各種コントローラー４１〜４９と、各種データなどを記憶した図示しないＲＯＭとを備える。なお、以下の説明では、メインチップ３１に対して各種コントローラー４１〜４９をサブチップと称することがあり、チップ内とはメインチップ３１内や各種コントローラー４１〜４９内を意味し、チップ間とは各種コントローラー４１〜４９のいずれかとメインチップ３１との間を意味する。

また、処理制御部３０は、各種コントローラー４１〜４９として、写真画像などの画像データが保存されたメモリーカードＭＣとデータのやり取りを行なうカードコントローラー４１と、例えばＵＳＢ規格やＩＥＥＥ１３９４規格などの所定規格に準拠して図示しない外部機器との通信を行なうＩ／Ｆコントローラー４３と、ＬＣＤ２８への画像の表示を制御するＬＣＤコントローラー４５と、プリンター機構２２の印刷ヘッド２３を制御する印刷ヘッドコントローラー４７と、プリンター機構２２の各モーター２６を制御するモーターコントローラー４９とを備え、これらは、後述するチップリンク接続（図中ＣＬ）によりメインチップ３１と通信可能に接続されている。一方、メインプロセッサー３２は、各種コントローラー４１〜４９を介して処理に必要なデータを入力したり、各種コントローラー４１〜４９に各種指令を出力したりする、また、メインプロセッサー３２は、カードコントローラー４１を介してメモリーカードＭＣから入力された画像データやＩ／Ｆコントローラー４３を介して外部機器から入力された画像データに対し、表示用の画像処理を施して生成した表示データや印刷用の画像処理を施して生成した印刷データをＳＤＲＡＭコントローラー３４を介してＳＤＲＡＭ３５に保存する。なお、印刷データとしては、ノズル２４の圧電素子に印加する電圧の波形を変化させるための駆動データが各ノズル２４毎のインク吐出データとして生成されてＳＤＲＡＭ３５に保存される。また、ＤＭＡコントローラー３３の制御により各コントローラー４１〜４９はメインプロセッサー３２を介さずにＳＤＲＡＭ３５（ＳＤＲＡＭコントローラー３４）と通信が可能となっており、例えば、カードコントローラー４１はメモリーカードＭＣから入力した画像データをＳＤＲＡＭ３５に保存したり、ＬＣＤコントローラー４５はＳＤＲＡＭ３５に保存された表示データを取得してＬＣＤ２８に画像を表示したり、印刷ヘッドコントローラー４７はＳＤＲＡＭ３５に保存された印刷データ（インク吐出データ）を取得して印刷ヘッド２３の各ノズル２４からのインクの吐出を制御したりする。

メインチップ３１は、上述したメインプロセッサー３２やＤＭＡコントローラー３３，ＳＤＲＡＭコントローラー３４以外に、図２に示すように、キャッシュメモリーとしてのＳＲＡＭ３６ａへのデータの読み書きを制御するＳＲＡＭコントローラー３６と、チップ内の通信を中継するルーター３７と、各種コントローラー４１〜４９（印刷ヘッドコントローラー４７を図示）とのチップ間の通信を中継するチップリンク３９とを備える。

メインプロセッサー３２やＤＭＡコントローラー３３は、ＳＤＲＡＭ３５やＳＲＡＭ３６ａなどのメモリーにリードやライトなどのリクエストを出力するマスターとして機能し、識別情報Ｍ１，Ｍ２が定められている。また、ＳＤＲＡＭコントローラー３４やＳＲＡＭコントローラー３６は、マスターからのリクエストに対するレスポンスを出力するスレーブとして機能し、識別情報Ｓ１，Ｓ２が定められている。そして、メインプロセッサー３２やＤＭＡコントローラー３３には、リクエストの送信先としてＳＤＲＡＭコントローラー３４（識別情報Ｓ１）やＳＲＡＭコントローラー３６（識別情報Ｓ２）が登録されている。また、メインプロセッサー３２やＤＭＡコントローラー３３は、送信元を示すＳＩＤ（SourceID）として識別情報Ｍ１あるいは識別情報Ｍ２を格納すると共に送信先を示すアドレス情報として送信先に選択したスレーブの識別情報Ｓ１や識別情報Ｓ２を格納し、リードやライトの種別などの情報も含めてリクエストを生成して送信する。なお、アドレス情報には、スレーブデバイスがメモリーにアクセスするためのアクセス情報なども含まれる。また、ＳＤＲＡＭコントローラー３４やＳＲＡＭコントローラー３６は、アドレス情報に基づいてメモリーにアクセスして必要なデータを読み出すと共にリクエスト内から読み出したＳＩＤを格納してレスポンスを生成して送信する。なお、本実施形態では、これらのリクエストやレスポンスは、送信側が有効に送信できるタイミングであることを示すValid信号や受信側の受信準備が整ったことを示すReady信号などの制御信号により送受信のタイミングが制御されながら、チップ内をパラレルデータとして中継されるものとした。

ルーター３７は、複数の接続用のポートＰを備えており、それらの各ポートＰのうち、ポートＰ３１にメインプロセッサー３２が接続され、ポートＰ３２にＤＭＡコントローラー３３が接続され、ポートＰ３３にＳＤＲＡＭコントローラー３４が接続され、ポートＰ３４にＳＲＡＭコントローラー３６が接続され、ポートＰ３５にチップリンク３９が接続されている。また、このルーター３７は、各ポートＰ３１〜Ｐ３５と接続先の識別情報とを対応付けた対応関係を登録している。具体的には、ポートＰ３１とメインプロセッサー３２の識別情報Ｍ１とを対応付け、ポートＰ３２とＤＭＡコントローラー３３の識別情報Ｍ２とを対応付け、ポートＰ３３とＳＤＲＡＭコントローラー３４の識別情報Ｓ１とを対応付け、ポートＰ３４とＳＲＡＭコントローラー３６の識別情報Ｓ２とを対応付けて、登録している。また、ポートＰ３５には、チップリンク接続先の印刷ヘッドコントローラー４７が備える後述するプロセッサー５２ａ，５２ｂ，５２ｃ，５２ｄの識別情報Ｍ３，Ｍ４，Ｍ５，Ｍ６を、接続先の識別情報として対応付けて登録するものとした。なお、図中の識別番号は、各ポートＰに対応付けて登録されている識別番号を示す（以下同じ）。

各コントローラー４１〜４９のうち印刷ヘッドコントローラー４７は、図２に示すように、ノズル列２５Ｃ，２５Ｍ，２５Ｙ，２５Ｋを列毎に個別に制御するプロセッサー５２ａ，５２ｂ，５２ｃ，５２ｄと、キャッシュメモリーとしてのＳＲＡＭ５６ａへのデータの読み書きを制御するＳＲＡＭコントローラー５６と、メインチップ３１との通信を中継するチップリンク５８とを備える。ここで、プロセッサー５２ａ，５２ｂ，５２ｃ，５２ｄは、ＳＲＡＭ５６ａなどのメモリーにリクエストを出力するマスターとして機能し、メインチップ３１のマスターとは異なる識別情報Ｍ３，Ｍ４，Ｍ５，Ｍ６が定められている。また、ＳＲＡＭコントローラー５６は、リクエストに対するレスポンスを出力するスレーブとして機能し、メインチップ３１のスレーブとは異なる識別情報Ｓ３が定められている。また、プロセッサー５２ａ，５２ｂ，５２ｃ，５２ｄには、リクエストの送信先としてＳＲＡＭコントローラー５６（識別情報Ｓ３）の他、メインチップ３１のＳＤＲＡＭコントローラー３４（識別情報Ｓ１）やＳＲＡＭコントローラー３６（識別情報Ｓ２）が登録されている。なお、印刷ヘッドコントローラー４７におけるリクエストやレスポンスの生成などは、上述したメインチップ３１と同様である。

ルーター５７は、複数の接続用のポートＰを備えており、それらの各ポートＰのうち、ポートＰ５１にプロセッサー５２ａが接続され、ポートＰ５２にプロセッサー５２ｂが接続され、ポートＰ５３にプロセッサー５２ｃが接続され、ポートＰ５４にプロセッサー５２ｄが接続され、ポートＰ５５にＳＲＡＭコントローラー５６が接続され、ポートＰ５６にチップリンク５８が接続されている。また、このルーター５７は、各ポートＰ５１〜Ｐ５６と接続先の識別情報とを対応付けた対応関係を登録している。具体的には、ポートＰ５１とプロセッサー５２ａの識別情報Ｍ３とを対応付け、ポートＰ５２とプロセッサー５２ｂの識別情報Ｍ４とを対応付け、ポートＰ５３とプロセッサー５２ｃの識別情報Ｍ５とを対応付け、ポートＰ５４とプロセッサー５２ｄの識別情報Ｍ６とを対応付け、ポートＰ５５とＳＲＡＭコントローラー５６の識別情報Ｓ３とを対応付けて、登録している。また、ポートＰ５６には、チップリンク接続先のメインチップ３１のＳＤＲＡＭコントローラー３４の識別情報Ｓ１やＳＲＡＭコントローラー３６の識別情報Ｓ２を、接続先の識別情報として対応付けて登録するものとした。

ここで、チップリンク接続について、チップリンク３９とチップリンク５８との接続を例として説明する。図３は、チップリンク接続の概要を示す説明図である。図示するように、チップリンク３９は、トランスミッター（Tx）３９ａと、レシーバー（Rx）３９ｂとを備え、チップリンク５８は、レシーバー３９ｂに接続されたトランスミッター（Tx）５８ａと、トランスミッター（Tx）３９ａに接続されたレシーバー（Rx）５８ｂとを備える。トランスミッター５８ａは、ルーター５７から転送されるパラレルデータであるリクエストをシリアルデータに変換するパラレル−シリアル変換を行なってレシーバー３９ｂに送信する。このとき、トランスミッター５８ａは、チップ内のバスクロックを所定数倍（数十倍や百倍など）の周波数とする図示しないＰＬＬ（Phase Locked Loop）回路からのクロック信号に基づいて、シリアルデータに変換する。また、トランスミッター５８ａは、リクエストのデータと共にシリアルデータの先頭を示すHeader信号や上述したReady信号やValid信号などの制御信号をレシーバー３９ｂに送信する。そして、レシーバー３９ｂは、トランスミッター５８ａから送信されるシリアルデータであるリクエストを受信したときには、チップ内のバスクロックに基づいて、パラレルデータに変換するシリアル−パラレル変換を行なって、リクエストのデータと共に送信された制御信号を用いた送受信の制御を伴って、ルーター３７に送信する。なお、本実施形態では、メインチップ３１のバスクロックの周波数と印刷ヘッドコントローラー４７のバスクロックの周波数とは異なるものとした。一方、トランスミッター３９ａは、ルーター３７から転送されるパラレルデータであるレスポンスを受信したときには、チップ内のバスクロックを所定数倍（数十倍や百倍など）の周波数とする図示しないＰＬＬ回路からのクロック信号に基づいて、シリアルデータに変換する。また、トランスミッター３９ａは、レスポンスのデータと共にシリアルデータの先頭を示すHeader信号や上述したReady信号やValid信号などの制御信号をレシーバー５８ｂに送信する。そして、レシーバー５８ｂは、トランスミッター３９ａから送信されるシリアルデータであるレスポンスを受信したときには、チップ内のバスクロックに基づいて、パラレルデータに変換するシリアル−パラレル変換を行なって、レスポンスのデータと共に送信された制御信号を用いた送受信の制御を伴って、ルーター５７に送信する。このように、本実施形態では、印刷ヘッドコントローラー４７からメインチップ３１にリクエストが送信されたりメインチップ３１から印刷ヘッドコントローラー４７にレスポンスが送信されたりするものであり、チップリンク５８がリクエストを送信するリクエスター（Requester）として機能しチップリンク３９がレスポンスを送信するレスポンダー（Responder）として機能するものといえる。

次に、こうして構成された本実施形態のプリンター２０における動作、特にチップ内の通信とチップ間の通信とにおける各動作について説明する。まず、チップ内の通信として、印刷ヘッドコントローラー４７内のプロセッサー５２ａとＳＲＡＭコントローラー５６との通信について説明する。まず、プロセッサー５２ａは、ＳＲＡＭコントローラー５６の識別情報Ｓ３をアドレス情報として格納すると共に自身の識別情報Ｍ３をＳＩＤとして格納してリクエストを生成し、生成したリクエストをルーター５７に送信する。このリクエストを受信したルーター５７は、リクエスト内のアドレス情報から識別情報Ｓ３を読み出して上述した対応関係から識別情報Ｓ３に対応付けられたポートＰとしてポートＰ５５を選択し、選択したポートＰ５５からリクエストを転送する。このリクエストを受信したＳＲＡＭコントローラー５６は、必要なデータをＳＲＡＭ５６ａから読み出すと共にリクエスト内のＳＩＤなどの必要な情報を格納してレスポンスを生成し、生成したレスポンスをルーター５７に送信する。このレスポンスを受信したルーター５７は、レスポンス内のＳＩＤから識別情報Ｍ３を読み出して上述した対応関係から識別情報Ｍ３に対応付けられたポートＰとしてポートＰ５１を選択し、選択したポートＰ５１からレスポンスを転送して、一連の処理が終了する。このようにして、チップ内の通信が行なわれて、レスポンスがプロセッサー５２ａに送信されることになる。なお、他のプロセッサー５２ｂ，５２ｃ，５２ｄとＳＲＡＭコントローラー５６との通信や他のチップ内の通信も同様に行なわれる。

次に、チップ間の通信として、印刷ヘッドコントローラー４７とメインチップ３１との通信について説明する。ここでは、印刷ヘッドコントローラー４７のプロセッサー５２ａとメインチップ３１のＳＤＲＡＭコントローラー３４との通信を例として説明する。図４は、チップ間の通信の一例を示すトランザクションチャートである。なお、このような通信は、例えば、印刷ヘッドコントローラー４７からメインチップ３１のＳＤＡＲＭコントローラー３４に格納された印刷データ（インク吐出データ）を取得する場合などに行なわれる。

まず、プロセッサー５２ａは、登録された送信先の中から選択したＳＤＲＡＭコントローラー３４の識別情報Ｓ１をアドレス情報として格納すると共に自身の識別情報Ｍ３をＳＩＤとして格納してリクエストを生成し（ステップＳ１００）、生成したリクエストをルーター５７に送信する（ステップＳ１１０）。このリクエストを受信したルーター５７は、リクエスト内のアドレス情報から識別情報Ｓ１を読み出して上述した対応関係から識別情報Ｓ１に対応付けられたポートＰとしてポートＰ５６を選択し（ステップ１２０）、選択したポートＰ５６からリクエストを転送する（ステップＳ１３０）。このようなポートＰの選択やレスポンスの転送は、チップ内の通信における処理と同様に行なわれる。上述したように、ポートＰ５６には、識別情報Ｓ１，Ｓ２を対応付けて登録すると共にチップリンク５８が接続されているから、リクエストはチップリンク５８に転送されることになる。そして、チップリンク５８は、リクエストが転送されると、チップ内（印刷ヘッドコントローラー４７内）のバスクロックを所定数倍の周波数としたクロック信号に基づいてトランスミッター５８ａによりパラレルデータであるリクエストをシリアルデータに変換するパラレル−シリアル変換を行なって（ステップＳ１４０）、メインチップ３１のチップリンク３９（レシーバー３９ｂ）に送信する（ステップＳ１５０）。これにより、チップ間のリクエストの送信を効率よく行なうことができる。なお、送信されるリクエストは、上述したように、リクエストのデータと共に各制御信号が送信される。

こうしてリクエストが送信されると、チップリンク３９は、レシーバー３９ｂにより、メインチップ３１内のバスクロックに基づいてシリアルデータであるリクエストをパラレルデータに変換するシリアル−パラレル変換を行なって（ステップＳ１６０）、ルーター３７に送信する（ステップＳ１７０）。これにより、印刷ヘッドコントローラー４７からのリクエストは、メインチップ３１内のバスクロックに合わせてルーター３７に送信されることになる。このため、バスクロックの周波数が異なるチップ間を接続してリクエストを送信する場合であっても適切に対応することができる。また、このとき、リクエストのデータと共に送信される各制御信号を用いて送受信のタイミングが制御されながら、ルーター３７に送信される。このため、ルーター３７は、バスクロックの異なる印刷ヘッドコントローラー４７からのリクエストであっても、チップ内のリクエストと同様に受信することができる。そして、リクエストを受信したルーター３７は、リクエスト内のアドレス情報から識別情報Ｓ１を読み出して上述した対応関係から識別情報Ｓ１に対応付けられたポートＰとしてポートＰ３３を選択し（ステップ１８０）、選択したポートＰ３３からリクエストを転送する（ステップＳ１９０）。このようなポートＰの選択やレスポンスの転送は、チップ内の通信における処理と同様に行なわれる。

リクエストを受信したＳＤＲＡＭコントローラー３４は、必要なデータをＳＤＲＡＭ３４ａから読み出すと共にリクエスト内のＳＩＤなどの必要な情報を格納してレスポンスを生成し（ステップＳ２００）、生成したレスポンスをルーター３７に送信する（ステップＳ２１０）。このレスポンスを受信したルーター５７は、レスポンス内のＳＩＤから識別情報Ｍ３を読み出して上述した対応関係から識別情報Ｍ３に対応付けられたポートＰとしてポートＰ３５を選択し（ステップＳ２２０）、選択したポートＰ３５からレスポンスを転送する（ステップＳ２３０）。このようなポートＰの選択やレスポンスの転送は、チップ内の通信における処理と同様に行なわれる。ここで、上述したように、ポートＰ３５には、識別情報Ｍ３，Ｍ４，Ｍ５，Ｍ６を対応付けて登録すると共にチップリンク３９が接続されているから、レスポンスはチップリンク３９に転送されることになる。そして、チップリンク３９は、レスポンスが転送されると、トランスミッター３９ａによりメインチップ３１内のバスクロックを所定数倍の周波数としたクロック信号に基づいてパラレルデータであるレスポンスをシリアルデータに変換するパラレル−シリアル変換を行なって（ステップＳ２４０）、印刷ヘッドコントローラー４７のチップリンク５８（レシーバー５８ｂ）に送信する（ステップＳ２５０）。これにより、チップ間のレスポンスの送信を効率よく行なうことができる。なお、送信されるレスポンスは、上述したように、レスポンスのデータと共に各制御信号が送信される。

こうしてレスポンスが送信されると、チップリンク５８は、レシーバー５８ｂにより、チップ内（印刷ヘッドコントローラー４７内）のバスクロックに基づいてシリアルデータであるレスポンスをパラレルデータに変換するシリアル−パラレル変換を行なって（ステップＳ２６０）、ルーター５７に送信する（ステップＳ２７０）。これにより、メインチップ３１からのレスポンスは、印刷ヘッドコントローラー４７のバスクロックに合わせてルーター５７に送信されることになる。このため、バスクロックの周波数が異なるチップ間を接続してレスポンスを送信する場合であっても適切に対応することができる。また、このとき、レスポンスのデータと共に送信される各制御信号を用いて送受信のタイミングが制御されながら、ルーター５７に送信される。このため、ルーター５７では、チップリンク５８からのレスポンスを、チップ内の通信と同様に受信することができる。そして、ルーター５７は、レスポンス内のＳＩＤから識別情報Ｍ３を読み出して上述した対応関係から識別情報Ｍ３に対応付けられたポートＰとしてポートＰ５１を選択し（ステップ２８０）、選択したポートＰ５１からレスポンスを転送して（ステップＳ２９０）、一連の処理が終了する。このようなポートＰの選択やレスポンスの転送は、チップ内の通信におけるリクエストの処理と同様に行なわれる。このようにしてチップ間の通信が行なわれて、レスポンスがプロセッサー５２ａに送信されることになる。なお、レスポンスとしてノズル２４Ｃのインク吐出データを受けたプロセッサー５２ａは、所定の吐出タイミングとなったときに、そのインク吐出データに基づいてノズル列２５Ｃの各ノズル２４Ｃ（圧電素子）を駆動制御する。また、他のプロセッサー５２ｂ，５２ｃ，５２ｄとＳＲＡＭコントローラー５６との通信や他のチップ間の通信も同様に行なわれる。このように、チップ間の通信であっても、マスター（プロセッサー５２ａ）やスレーブ（ＳＲＡＭコントローラー５６やＳＤＲＡＭコントローラー３４），ルーター（ルーター３７，５７）は、チップ内の通信と同様な処理を行なうことができる。即ち、チップリンク接続により、マスターやスレーブ，ルーターは、チップ内の通信とチップ間の通信とを区別することなく同様に処理することができるのである。このため、チップ内の通信とチップ間の通信とを異なるコントローラーなどを用いて制御するものなどに比して、チップの数が増加した場合の対応が容易となるから、拡張性のよいシステムを提供することができる。

ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のメインプロセッサー３２やＤＭＡコントローラー３３，プロセッサー５２ａ〜５２ｄが本発明の「マスター」に相当し、ＳＤＲＡＭコントローラー３４やＳＲＡＭコントローラー３６，５６が「スレーブ」に相当し、ルーター３７，５７が「内部中継器」に相当し、チップリンク５９が「第１の外部中継器」に相当し、チップリンク３９が「第２の外部中継器」に相当する。

以上詳述した本実施形態のプリンター２０によれば、マスターとしてのプロセッサー５２ａは送信先のスレーブとしてのＳＤＲＡＭコントローラー３４の識別情報Ｓ１と自身の識別情報Ｍ３とを格納してルーター５７にリクエストを送信し、ルーター５７は識別情報Ｓ１に基づいてポートＰ５６にリクエストを転送し、チップリンク５８，３９のチップリンク接続を介してリクエストを受信したルーター３７は識別情報Ｓ１に基づいてポートＰ３３にリクエストを転送する。また、スレーブとしてのＳＤＲＡＭコントローラー３４は識別情報Ｍ３を格納してレスポンスを送信し、ルーター３７は識別情報Ｍ３に基づいてポートＰ３５にレスポンスを転送し、チップリンク３９，５８のチップリンク接続を介してレスポンスを受信したルーター５７は識別情報Ｍ３に基づいてポートＰ５１にレスポンスを転送する。これにより、マスターやスレーブ，各ルーターは、チップ内の通信と同様な処理でチップ３１，４７間の通信を行なうことができる。このため、チップ内の通信とチップ間の通信とを異なるコントローラーなどを用いて制御するものなどに比して、チップの数が増加した場合の対応が容易となるから、拡張性のよいシステムを提供することができる。

また、チップリンク３９によりメインチップ３１内のバスクロックに合わせてリクエストがルーター３７に送信されると共にチップリンク５８により印刷ヘッドコントローラー４７内のバスクロックに合わせてレスポンスがルーター５７に送信されるから、バスクロックの周波数が異なるチップ間を接続する場合であっても適切に対応することができる。また、チップリンク５８によりバスクロックを所定数倍の周波数としたクロック信号に基づいてリクエストにパラレル−シリアル変換を行なってチップリンク３９に送信したり、チップリンク３９によりバスクロックを所定数倍の周波数としたクロック信号に基づいてレスポンスにパラレル−シリアル変換を行なってチップリンク５８に送信したりするから、チップ間のリクエストやレスポンスの送信を効率よく行なうことができる。

なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。

上述した実施形態では、各チップがリクエスターとして機能するチップリンクかレスポンダーとして機能するチップリンクかのいずれかを備えるものとしたが、これに限られず、各チップがリクエスターとして機能するチップリンクとレスポンダーとして機能するチップリンクとのいずれも備えるものとしてもよい。図５は、変形例のチップリンク接続の一例を示す説明図である。図示するように、チップ１１０とチップ１２０とがチップリンク接続されている。チップ１１０は、マスターとしてのプロセッサー１１２と、スレーブとしてのメモリー（コントローラーを含む、以下同じ）１１６と、ルーター１１７と、リクエスターとして機能するチップリンク１１８と、レスポンダーとして機能するチップリンク１１９とを備える。また、チップ１２０は、チップ１１０と同一の構成を備えているため、各構成要素はチップ１１０の各構成要素の符号に値１０を加えた符号を付して、その説明を省略する。この例では、リクエスターとして機能するチップリンク１１８とレスポンダーとして機能するチップリンク１２９とがチップリンク接続されると共にリクエスターとして機能するチップリンク１２８とレスポンダーとして機能するチップリンク１１９とがチップリンク接続されている。また、プロセッサー１１２，１２２には、リクエストの送信先として、それぞれメモリー１１６（識別情報Ｓ１１）やメモリー１２６（識別情報Ｓ１２）が登録されている。そして、ルーター１１７，１１８の各ポート（図示省略）には、上述した実施形態と同様に、各ポートと接続先の識別情報とを対応付けて登録している。特に、チップ間の通信を行なうために、ルーター１１７のチップリンク１１８が接続されるポートにチップ１２０のメモリー１２６の識別情報Ｓ１２を対応付け、チップリンク１１９が接続されるポートにチップ１２０のプロセッサー１２２の識別情報Ｍ１２を対応付けて登録している。また、ルーター１２７のチップリンク１２８が接続されるポートにチップ１１０のメモリー１１６の識別情報Ｓ１１を対応付け、チップリンク１２９が接続されるポートにチップ１１０のプロセッサー１１２の識別情報Ｍ１１を対応付けて登録している。これにより、チップ１１０のプロセッサー１１２からチップ１２０のメモリー１２６へのリクエストが出力されると、ルーター１１７，チップリンク１１８，チップリンク１２９，ルーター１２７を順に介してメモリー１２６に到達し、メモリー１２６からレスポンスが出力されると、ルーター１２７，チップリンク１２９，チップリンク１１８，ルーター１１７を順に介してプロセッサー１１２に到達する。同様に、チップ１２０のプロセッサー１２２からチップ１１０のメモリー１１６へのリクエストが送信されると、ルーター１２７，チップリンク１２８，チップリンク１１９，ルーター１１７を順に介してメモリー１１６に到達する。また、メモリー１１６からレスポンスが送信されると、ルーター１１７，チップリンク１１９，チップリンク１２８，ルーター１２７を順に介してプロセッサー１２２に到達する。このように、リクエスターとして機能するチップリンクとレスポンダーとして機能するチップリンクとを各チップにそれぞれ設けて接続することで、各チップのマスターから接続先のチップのスレーブに相互にアクセスすることができる。

上述した実施形態では、印刷ヘッドコントローラー４７とメインチップ３１との２つのチップをチップリンク接続するものとしたが、これに限られず、３つ以上のチップをチップリンク接続するものとしてもよい。図６，７は、変形例のチップリンク接続の一例を示す説明図であり、チップ１１０，１２０，１３０の３つのチップがチップリンク接続される様子を示す。ここで、詳細な説明は省略するが、３つ以上の複数のチップをチップリンク接続した場合であっても、チップ内のマスターやスレーブ，ルーターはチップ内の通信と同様にチップ間の通信を行なうことができる。例えば、図６のチップ１１０のプロセッサー１１２（識別情報Ｍ１１）からチップ１３０のメモリー１３６（識別情報Ｓ１３）へのリクエストが送信されると、ルーター１１７，チップリンク１１８，チップリンク１２９，ルーター１２７，チップリンク１２８，チップリンク１３９，ルーター１３７を順に介してメモリー１３６に到達する。また、メモリー１３６からレスポンスが送信されると、ルーター１３７，チップリンク１３９，チップリンク１２８，ルーター１２７，チップリンク１２９，チップリンク１１８，ルーター１１７を順に介してプロセッサー１１２に到達する。なお、図６に示すように、チップ１１０（１３０）は他のチップに未接続のチップリンク１１８，１１９（１３８，１３９）を備えているから、それらのチップリンク１１８，１１９（１３８，１３９）に新たなチップを接続することで、システムを容易に拡張することができる。また、図７では、３つのチップ１１０，１２０，１３０をループ状にチップリンク接続することにより、少ないチップリンク数で図６と同様なチップ間の通信を実現している。なお、図７においても、いずれかのチップに未接続のチップリンクを設けておけば、システムを容易に拡張することができる。

上述した実施形態では、印刷ヘッドコントローラー４７のプロセッサー５２ａ〜５２ｄが各ノズル列２５毎にノズル２４の制御を行なうものとしたが、これに限られず、ノズル２４をいくつかのグループに分けてグループ毎に制御を行なうものとしてもよいし、各ノズル２４をそれぞれ個別に制御するものとしてもよい。図８は、変形例の印刷ヘッドコントローラー１５０の構成を示す構成図である。変形例の印刷ヘッドコントローラー１５０は、図示するように、４つのノズル列２５に対応する４つのサブチップ１５０ａ，１５０ｂ，１５０ｃ，１５０ｄを備え、これらがメインチップ３１に対して直列的にチップリンク接続されている。このうちサブチップ１５０ａは、ノズル列２５Ｃの各ノズル２４Ｃをそれぞれ個別に制御する複数のプロセッサー１５２ａと、ルーター１５７ａと、リクエスターとして機能するチップリンク１５８ａと、レスポンダーとして機能するチップリンク１５８ｂとを備える。他のサブチップ１５０ｂ，１５０ｃ，１５０ｄも同様に構成されている。また、図示は省略するが、直列的に接続される各サブチップ１５０ａ，１５０ｂ，１５０ｃ，１５０ｄにおいて、前段側（メインチップ３１側）のサブチップのレスポンダーとしてのチップリンクと、後段側のサブチップのリクエスターとしてのチップリンクとがそれぞれ順に接続されるものとした。また、サブチップ１５０ａのリクエスターとしてのチップリンク１５８ａは、メインチップ３１（チップリンク３９）に接続されている。これにより、各サブチップ１５０ａ〜ｄの各プロセッサーからメインチップ３１内のメモリー（ＳＤＲＡＭ３５など）にアクセスすることができる。また、サブチップ１５０ｄのレスポンダーとしてのチップリンクは未接続となるから、新たなチップを接続することによりシステムを容易に拡張することができる。

上述した実施形態では、パラレル−シリアル変換を行なってパラレルデータをシリアルデータに変換してから接続先のチップに送信するものとしたが、これに限られず、パラレル−シリアル変換を行なわずにパラレルデータのままで送信するものとしてもよい。また、リクエストやレスポンスをパラレルデータとしたが、これに限られず、シリアルデータとしてもよい。

上述した実施形態では、メインチップ３１のバスクロックと印刷ヘッドコントローラー４７のバスクロックとが異なるものとしたが、これに限られず、同じバスクロックとしてもよい。また、チップリンク５８によりバスクロックを所定数倍の周波数としたクロック信号に基づいてリクエストにパラレル−シリアル変換を行なってチップリンク３９に送信したりチップリンク３９によりバスクロックを所定数倍の周波数としたクロック信号に基づいてレスポンスにパラレル−シリアル変換を行なってチップリンク５８に送信したりするものとしたが、これに限られず、バスクロックよりも高い周波数に基づいてパラレル−シリアル変換を行なうものなどとしてもよい。

上述した実施形態では、本発明のデバイスシステムとしての処理制御部３０がプリンター２０に搭載されるものとして説明したが、これに限られず、如何なる機器に搭載されるものとしてもよく、例えば、パーソナルコンピューターやゲーム機器などに搭載されるものなどとしてもよい。また、マスターとしてメインチップ３１内のメインプロセッサー３２や印刷ヘッドコントローラー４７（プロセッサー５２ａ〜５２ｄ）などを例示したが、プロセッサーに限られず、登録された送信先に対するリクエストを送信可能なものであれば如何なるものとしてもよい。そして、スレーブとしてＳＤＲＡＭコントローラー３４やＳＲＡＭコントローラー５６などを例示したが、メモリーコントローラーに限られず、マスターからのリクエストに対するレスポンスを送信するものであれば如何なるものとしてもよい。さらに、複数のチップから構成されるデバイスシステムの形態とするものに限られず、他のチップと接続される各チップ単体の形態とするものとしてもよい。

２０ プリンター、２２ プリンター機構、２３ 印刷ヘッド、２４，２４Ｃ，２４Ｍ，２４Ｙ，２４Ｋ ノズル、２５，２５Ｃ，２５Ｍ，２５Ｙ，２５Ｋ ノズル列、２６ 各モーター、２８ ＬＣＤ、３０ 処理制御部、３１ メインチップ、３２ メインプロセッサー、３３ ＤＭＡコントローラー、３４ ＳＤＲＡＭコントローラー、３５ ＳＤＲＡＭ、３６ ＳＲＡＭコントローラー、３６ａ ＳＲＡＭ、３７ ルーター、３９ チップリンク（Responder）、３９ａ トランスミッター（Tx）、３９ｂ レシーバー（Rx）、４１ カードコントローラー、４３ Ｉ／Ｆコントローラー、４５ ＬＣＤコントローラー、４７ 印刷ヘッドコントローラー、４９ モーターコントローラー、５２ａ，５２ｂ，５２ｃ，５２ｄ プロセッサー、５６ ＳＲＡＭコントローラー、５６ａ ＳＲＡＭ、５７ ルーター、５８ チップリンク（Requester）、５８ａ トランスミッター（Tx）、５８ｂ レシーバー（Rx）、１１０，１２０，１３０ チップ、１１２，１２２，１３２ プロセッサー、１１６，１２６，１３６ メモリー、１１７，１２７，１３７ ルーター、１１８，１２８，１３８ チップリンク（Requester）、１１９，１２９，１３９ チップリンク（Responder）、１５０ 印刷ヘッドコントローラー、１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ サブチップ、１５２ａ プロセッサー、１５７ａ ルーター、１５８ａ チップリンク（Requester）、１５８ｂ チップリンク（Responder）、ＣＬ チップリンク接続、ＭＣ メモリーカード、Ｐ３１〜Ｐ３５，Ｐ５１〜Ｐ５６ ポート、Ｓ 用紙。

Claims (8)

1. 登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載される複数のチップを接続してなるデバイスシステムであって、
   前記内部中継器に前記ポートを介して接続される第１の外部中継器と第２の外部中継器とを一組として、少なくとも該一組の外部中継器同士の接続により前記各チップが接続され、
   前記マスターは、前記送信先として、自身が搭載されるチップ内のスレーブと、自身が搭載されるチップ内の前記第１の外部中継器を介して接続される接続先のチップ内のスレーブとが登録され、前記送信先に選択したスレーブの識別情報と自身の識別情報であるマスターの識別情報とを格納して前記リクエストを生成して送信し、
   前記スレーブは、前記リクエスト内の前記マスターの識別情報を格納して前記レスポンスを生成して送信し、
   前記内部中継器は、前記ポートに接続される接続先の識別情報と該ポートとの対応関係として、前記マスターの識別情報と該マスターに接続されるポートとの対応と、前記スレーブの識別情報と該スレーブに接続されるポートとの対応と、前記第１の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と該第１の外部中継器に接続されるポートとの対応と、前記第２の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と該第２の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、前記リクエストを受信すると該リクエスト内の前記スレーブの識別情報と前記対応関係とに基づいて選択したポートから該リクエストを送信し、前記レスポンスを受信すると該レスポンス内の前記マスターの識別情報と前記対応関係とに基づいて選択したポートから該レスポンスを送信し、
   前記第１の外部中継器は、前記内部中継器から前記リクエストを受信すると接続先の前記第２の外部中継器に該リクエストを送信し、接続先の前記第２の外部中継器から前記レスポンスを受信すると前記内部中継器に該レスポンスを送信し、
   前記第２の外部中継器は、接続先の前記第１の外部中継器から前記リクエストを受信すると該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると該レスポンスを接続先の前記第１の外部中継器に送信する
   デバイスシステム。
2. バスクロックの周波数が異なる前記チップを接続してなる請求項１記載のデバイスシステムであって、
   前記第１の外部中継器は、接続先の前記第２の外部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数に合わせて前記内部中継器に該レスポンスを送信し、
   前記第２の外部中継器は、接続先の前記第１の外部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数に合わせて前記内部中継器に該リクエストを送信する
   デバイスシステム。
3. 前記チップ内の通信をパラレル形式のデータで行なう請求項１または２記載のデバイスシステムであって、
   前記第１の外部中継器は、前記内部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数よりも高い周波数に基づいてパラレル形式からシリアル形式に変換するパラレルシリアル変換を施して接続先の前記第２の外部中継器に該リクエストを送信し、接続先の前記第２の外部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数に基づいてシリアル形式からパラレル形式に変換するシリアルパラレル変換を施して前記内部中継器に該レスポンスを送信し、
   前記第２の外部中継器は、接続先の前記第１の外部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数に基づいてシリアル形式からパラレル形式に変換するシリアルパラレル変換を施して該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数よりも高い周波数に基づいてパラレル形式からシリアル形式に変換するパラレルシリアル変換を施して該レスポンスを接続先の前記第１の外部中継器に送信する
   デバイスシステム。
4. 媒体に画像を形成する画像形成装置に搭載されてなる請求項１ないし３いずれか１項に記載のデバイスシステム。
5. 液滴を吐出する複数のノズルが形成された吐出ヘッドを備え、該ノズルから液滴を吐出することにより前記媒体に画像を形成する画像形成装置に搭載される請求項４記載のデバイスシステムであって、
   前記マスターとして前記複数のノズルからの液滴の吐出を制御するプロセッサーを備えると共に前記スレーブとして前記液滴の吐出に関するデータを記憶するメモリーへの該データの読み書きを制御するメモリーコントローラーを備える
   デバイスシステム。
6. 前記プロセッサーとして前記複数のノズルを個々のノズル毎に制御するプロセッサーを該ノズルと同じ数だけ備える請求項５記載のデバイスシステム。
7. 前記プロセッサーとして前記複数のノズルをいくつかのノズル毎にまとめて制御する複数のプロセッサーを備える請求項５記載のデバイスシステム。
8. 登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載されるチップであって、
   前記内部中継器に前記ポートを介して接続される第１の外部中継器と第２の外部中継器とを一組として、少なくとも該一組の外部中継器同士の接続により他のチップと接続され、
   前記マスターは、前記送信先として、前記チップ内のスレーブと、前記第１の外部中継器を介して接続される接続先のチップ内のスレーブとが登録され、前記送信先に選択したスレーブの識別情報と自身の識別情報であるマスターの識別情報とを格納して前記リクエストを生成して送信し、
   前記スレーブは、前記リクエスト内の前記マスターの識別情報を格納して前記レスポンスを生成して送信し、
   前記内部中継器は、前記ポートに接続される接続先の識別情報と該ポートとの対応関係として、前記マスターの識別情報と該マスターに接続されるポートとの対応と、前記スレーブの識別情報と該スレーブに接続されるポートとの対応と、前記第１の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と該第１の外部中継器に接続されるポートとの対応と、前記第２の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と該第２の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、前記リクエストを受信すると該リクエスト内の前記スレーブの識別情報と前記対応関係とに基づいて選択したポートから該リクエストを送信し、前記レスポンスを受信すると該レスポンス内の前記マスターの識別情報と前記対応関係とに基づいて選択したポートから該レスポンスを送信し、
   前記第１の外部中継器は、前記内部中継器から前記リクエストを受信すると接続先のチップ内の前記第２の外部中継器に該リクエストを送信し、接続先のチップ内の前記第２の外部中継器から前記レスポンスを受信すると前記内部中継器に該レスポンスを送信し、
   前記第２の外部中継器は、接続先のチップ内の前記第１の外部中継器から前記リクエストを受信すると該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると該レスポンスを接続先のチップ内の前記第１の外部中継器に送信する
   チップ。

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