KR900008178B1 - 위상동기 시스템 - Google Patents

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Abstract

내용 없음.

Description

위상동기 시스템
제1도는 본원 발명의 일실시예의 블록도.
제2도는 제1도에 있어서의 주요부분의 상세도.
제3도는 제2도의 동작을 설명하기 위한 타이밍챠트.
제4도 및 제5도는 종래의 클록공급회로의 구성예를 나타낸 도면.
본원 발명은 기본동작 클록으로 동작하는 복수의 중앙처리장치를 포함하는 시스템에 있어서, 각 중앙처리장치간의 기본동작 클록의 위상을 일치시키기 위한 위상동기시스템에 관한 것이다.
종래, 예를들면 멀티프로세서시스템에 있어서는 일반적으로 중앙처리장치를 동작시키는 기본동작 클록을 각 중앙처리장치에 공통적으로 설치한 기본동작 클록작성부에서 작성하고, 각 중앙처리장치에 공급하는 것으로 중앙처리장치간의 동기를 취하고 있었다. 제4도는 그 클록공급회로의 구성예이며, 발진기(1)에서 공급되는 시스템 클록에 의해 기본동작 클록작성부(20)가 각 중앙처리장치(30)를 동작시키는 기본동작 클록을 작성하고, 각 중앙처리장치(30)에 공급하는 예를 나타내고 있다.
이와같은 구성은 공통부인 기본동작 클록작성부의 규모를 작게하기 위해 채택된 것이지만, 집적회로 기술의 진전에 따라 물리적인 크기를 결정하는 요인이 논리 규모 뿐만 아니고, 입출력단자수에 의존하는 경향이 커지면, 제4도에서 예시한 구성에서는 기본동작 클록을 각 부에 분배하기 위해 기본동작 클록작성부(20)의 출력단자수가 기본동작 클록의 공급을 받는 중앙처리장치(30)의 수에 의해 결정되어 버리고, 기본동작 클록작성부(20)의 물리적 소규모화의 한계가 규정되며, 시스템으로서의 소형화의 저해요인이 되는 동시에, 나아가서는 원가증가의 요인으로 될 염려도 있다.
이와 같은 결점을 제거하기 위한 하나의 방책으로서, 예를들면 제5도에 나타낸 바와같이, 중앙처리장치에 대응한 기본동작 클록작성부를 설치하는 구성을 생각할 수 있다. 제5도는 예를들면 중앙처리유니트(2)에 있어서는 기본동작 클록작성부(21)가 발진기(1)의 시스템클록에 의해 중앙처리장치(22)의 기본동작 클록을 작성하고, 이 중앙처리장치(22)에 공급하는 것을 나타내고 있다. 다른 중앙처리유니트에 대해서도 마찬가지 이다.
제5도와 같은 구성을 채택하면 기본동작 클록작성부로부터는 자체의 중앙처리유니트내의 중앙처리장치에만 기본동작클록을 공급하면 되며, 이 중앙처리유니트내에서의 최적화(最適化)가 가능해진다. 또, 기본동작 클록작성부의 입출력단자수의 삭감에 따라서 시스템으로서의 소형화, 나아가서는 VLSI(very large scale integration)화의 추진이 용이해진다. 또, 중앙처리유니트를 단위로 한 빌딩블록구성을 취하면, 멀티프로세서시스템에 적합할 뿐만 아니라, 싱글프로세서시스템에서 멀티프로세서시스템으로의 확장도 용이해지며, 동일한 하드구성으로 폭 넓은 계산기 라인업이 가능해진다.
그러나, 제5도에 나타낸 바와같은 구성을 채택할 경우는 중앙처리장치간의 동기를 취하기 때문에, 기본동작 클록 상호간의 위상 동기를 취하는 방법이 문제가 된다.
제5도에 나타낸 바와 같은 동일한 주기의 기본동작 클록으로 동작하는 복수의 장치를 포함하는 시스템에 있어서, 이 장치간의 기본동작 클록의 위상을 맞추는 방법으로서는 예를들면 일본국 특개소 59-123911호 공보에 개시된 것이 있다.
이 기술에 있어서는 2개의 장치에 대해 각각 설치된 마이크로 프로세서에 의해 클록원의 클록을 분주해서 대응하는 장치에 버스클록을 공급하고 있다. 각각의 장치에 공급되는 버스클록을 동기시키기 위해 양쪽 클록을 앤드회로에 입력하고, 앤드회로로부터의 출력신호인 타이밍에러신호가 생기고 있는 동안은 클록원으로부터의 클록을 한쪽 마이크로프로세서가 분주하지 않도록, 그 한쪽의 마이크로 프로세서에 클록을 주지 않도록 하고 있다. 이에 의해 그 한쪽의 마이크로프로세서의 버스클록을 지연시켜 서로의 위상관계를 순차적으로 천이(遷移)시키고, 최종적으로 양쪽의 버스클록끼리의 위상을 맞추는 방법이 알려져 있다. 그러나, 이 방법은 각 장치간의 버스클록의 위상차를 검출하는 필요상 시스템을 구성하는 장치수에 의해 앤드회로의 구성이 다르며, 또 장치수가 많아짐에 따라 앤드회로가 복잡해지는 경향이 있다. 또한, 위상관계를 순차적으로 천이시켜 동기를 취하기 때문에, 버스클록이 저속이거나 또는 산발적으로 발생하거나 하는 경우에 동기가 취해질 때까지 시간이 걸린다는 등의 경향도 있다.
본원 발명의 목적은 기본동작 클록으로 동작하는 복수의 장치를 포함하는 시스템에 있어서, 이 시스템을 구성하는 장치수에 의존하지 않고 신속하게 장치간의 동기를 취하는 수단을 제공하는데 있다.
본원 발명은 장치에 대응한 기본동작 클록작성부를 설치하는 동시에 각 장치의 기본동작 클록작성부를 종속해서 접속하고, 전단(前段)의 기본동작 클록작성부에서는 당해 기본동작 클록의 특정 상태별로 동기용 신호를 작성하여 후단(後段)의 기본동작 클록작성부에 공급하고, 후단의 기본동작 클록작성부에서는 전단의 기본동작 클록작성부로부터의 상기 동기용 신호를 제어신호로 하여 당해 기본동작 클록을 초기상태로 설정함으로써, 각 장치의 기본동작 클록끼리의 위상을 맞추는 것을 특징으로 하는 것이다.
다음에, 본원 발명의 일실시예를 제1도 내지 제3도에 의하여 설명한다.
제1도는 본원 발명의 일실시예의 블록도이며, 2개의 중앙처리 유니트로 이루어진 시스템에 본원 발명을 적용한 경우를 나타내고 있다.
중앙처리유니트(2)는 기본동작 클록작성부(21)와 중앙처리장치(22)로 구성되며, 기본동작 클록작성부(21)는 발진기(1)의 시스템 클록으로부터 이 기본동작 클록작성부(21)내에서 사용하는 기본동작 클록을 작성하는 기본클록 작성회로(211), 상기 기본클록으로부터 기본동작 클록을 작성하는 기본동작 클록작성회로(212), 기본동작 클록작성부간의 동기를 취하기 위한 동기용 신호를 작성하는 동기용 신호 작성회로(213), 이 동기용 신호를 출력하는 동기용 신호출력단자(215), 후술하는 제어신호에 의하여 기본클록 작성회로(211)를 특정한 상태로 설정하는 위상동기회로(214), 이 제어신호를 입력하는 제어신호입력단자(216)로 구성되어 있다. 마찬가지로 중앙처리유니트(3)는 기본동작 클록작성부(31)와 중앙처리장치(32)로 구성되며, 기본동작 클록작성부(31)는 기본클록작성회로(311), 기본동작 클록작성회로(312), 동기용 신호작성회로(313), 동기용 신호출력단자(315), 위상동기회로(314), 제어신호입력단자(316)로 구성되어 있다. 이들 처리 유니트(2), (3)는 각각 하나의 VLSI라도 되며, 분리하여 구성하여도 된다.
제1도에서는 중앙처리유니트(2)의 기본동작 클록작성부(21)가 기본동작 클록끼리의 위상동기를 행하는 마스터측, 중앙처리유니트(3)의 기본동작 클록작성부(31)가 솔레이브측으로 되는 경우를 나타내고 있다. 즉, 마스터측의 기본동작 클록작성부(21)의 동기용 신호 출력단자(215)와 슬레이브측의 기본동작 클록작성부(31)의 제어신호 입력단자(316)를 접속함으로써, 마스터측의 기본클록작성회로(211)의 타이밍에 의하여 동기용 신호작성회로(213)에서 작성된 동기용 신호를 슬레이브측의 위상동기회로(314)가 제어신호로서 수신하고, 기본클록작성회로(311)를 소정의 상태로 설정한다. 이 동작에 의해, 슬레이브측의 기본클록 작성회로(311)의 상태가 마스터측의 기본클록 작성회로(211)의 상태와동일하게 되면 양자의 위상동기가 확립된 것으로 된다. 그리고, 마스터측의 기본클록 작성회로(211)의 출력에서 슬레이브측의 기본클록 작성회로(311)에 상대 설정신호가 입력되기까지에는 동기용 신호작성회로(213), 위상동기회로(314) 및 동기용 신호출력단자(215)와 제어신호입력단자(316)를 접속하는 배선패턴이 존재하므로, 이들요소를 고려하여 상태 설정신호를 작성하면 된다. 이들 요소에 의한 신호의 지연시간은 설계하는 시점에서 미리 예측할 수 있다. 동기용 신호작성회로(213)에서 작성하는 동기신호는 이 지연분을 보정하는 값으로 설정한다. 또한, 위상동기회로(314)에서는 이송되어 온 동기 신호를 시스템클록으로 동기(데이터 1차 유지)하는 것에 의해 동일 시스템 클록으로 카운트 동작하는 기본클록 작성회로(311)에 대하여 시스템 클록 1사이클분의 초기설정신호를 부여할 수있다.
제2도에서는 기본클록 작성회로(311)를 4비트카운터(51)로 도시하고 있지만 카운터(51)의 클록단자와 로드(리세트)단자 각각에의 신호의 위상, 펄스폭을 카운터(51)의 동작 사양에 일치하도록 설정한다. 이 위상동기회로(314)에 의해 이송되어 오는 동기신호의 지연의 불균일을 보상하고, 높은 주파수로 동작하는 기본클록 작성회로(311)의 초기설정을 용이하게 한다.
또, 제1도에 있어서는 기본동작 클록작성회로와 동기용 신호작성회로, 즉(212)와 (213) 및 (312)와 (313)을 다른 블록으로서 도시하였지만, 양 블록을 일체화 한 구성으로도 문제는 없으며, 또 동기용 신호로서 기본동작 클록을 이용하는 구성으로도 문제가 없는 것은 명백하다. 위상동기회로(2l4), (314)와 기본클록 작성회로(211), (311) 또는 기본클록 작성회로(211), (311)와 기본동작 클록작성회로(212), (312)에 대해서도 같다고 할 수 있다. 또한, 동기용 신호작성회로(213), (313)의 입력을 기본동작 클록작성회로(212), (312)의 입력측에서 취하고 있지만, 예를들면 기본동작 클록작성회로(212), (312)의 출력측에서 취하는 구성으로도 문제가 없는 것도 명백하다.
다음에, 제2도와 제3도에 의하여 본원 발명의 일실시예의 동작을 더욱 상세히 설명한다. 제2도는 제1도에 있어서, 마스터/슬레이브측의 기본클록 작성회로(211), (311)를 4비트카운터(41), (51)로, 마스터측의 동기용 신호작성회로(213)를 앤드게이트(42)로, 슬레이브측의 위상동기회로(314)를 에지트리거타입의 플립플롭(53)으로 구성한 경우를 나타내고 있다. 4비트카운터(41), (51)는 주기적(cyclic)인 카운터이다. 그리고, 제2도에서는 동작설명에 직접 관계되는 부분만을 나타내며, 제1도에 있어서의 마스터측의 위상동기회로(214)나 슬레이브측의 동기용 신호작성회로(313) 및 마스터/슬레이브측의 기본동작 클록작성회로(212), (312)는 생략되어 있다. 제3도는 위상동기를 취할 수 있는 시점의 제2도 각부의 동작을 설명하기 위한 타임차트이다.
발진기(1)는 시스템클럭을 출력한다(제 3도(a)).
마스터측의 기본클록 작성회로(211)를 구성하는 4비트카운터(41)는 발진기(1)에서 공급되는 시스템클록(제3도(b))에 의해 카운트동작을 행한다(제3도(d)). 시스템클록은 발진기에서 기본클록작성회로에 이르기까지에 배선지연에 의해 지연시간(d)만큼 지연되고 있다. 동기용 신호작성회로(213)를 구성하는 앤드게이트(42)는 상기 카운터(41)의 카운트치"14"에서 펄스(동기용 신호)를 발생시키도록 구성되어 있다(제3도(e)). 그리고, 이 앤드게이트(42)의 입력측의 ○표는 부정논리를 표현하는 것이다. 카운터(41)의 카운트치 "14"에서 발생한 동기용 신호는 제어신호로서 슬레이브측의 위상동기회로(314)에 보내진다(제3도(f)). 동기용 신호는 앤드게이트(42)에서 슬레이브측의 위상동기회로(314)에 전달하는 동안에, 소자지연 및 배선지연에 의해 지연시간(D)만큼 지연된다. 이 지연시간(D)은 시스템클록의 1클록분 이내의 지연이므로, 앤드게이트(42)가 카운트치 "14"일때 펄스를 발생시키도록 하고 있다. 예를들면 지연시간(D)이 시스템 클록의 2클록분의 지연일때는 앤드게이트(42)는 카운트치가 "13"일때 펄스를 발생시키도록 설계된다.
이와같은 지연시간을 가지고 보내진 상기 동기용 신호를 상기 카운터(41)의 카운트치 "15", 즉 1마스터클록 지연된 타이밍으로 유지·출력한다. 이와같이 해서 상기 카운터(41)의 카운트치 "15"의 타이밍에서 발생한 신호(제3도(g))는 슬레이브측의 기본클록 작성회로(311)의 상태 설정용 신호로서 이 기본클록 작성회로(311)를 구성하는 4비트카운터(51)의 로드단자에 공급된다. 이 상태실정용 신호는 소자지연 등 및 배선지연 등으로 지연시간이 생기며, 결국 상기 카운터(41)의 카운트치"0"의 타이밍에서 슬레이브측의 기본클록 작성회로(311)를 구성하는 4비트카운터(51)는 이 카운터(51)의 데이터입력 D 0-3에 설정된 값 "0"에 초기 설정된다. 제3도의 화살표는 상기 카운터(51)을 "0"으로 초기 설정하는 시점을 나타내고 있다.
이상과 같이 마스터측의 카운터(41)의 카운트치가 "0"의 시점에서 슬레이브측의 카운터(51)도 "0"으로 로드되기 때문에, 제3도(h)에서 나타낸 화살표보다 앞의 시점에서 슬레이브측의 카운터(51)의 카운트치가 어떤 값이라도, 이 화살표의 시점에서 마스터측과 슬레이브측의 동기가 취해지게 된다. 더욱이, 이상의 동기동작은 마스터측에서 동기용 신호가 발생하면 즉시 실시되기 때문에, 동기 인입동작의 신속성도 보장되게 된다.
제1도는 중앙처리유니트가 (2)와 (3)의 2대로 이루어지는 경우이지만, 3대일 경우는 중앙처리유니트(3)의 기본동작 클록작성부(31)를 마스터측으로 하여, 그 동기용 신호작성회로(313)에서 작성한 동기용 신호를 단자(315)에 의해, 후단의 중앙처리유니트에 있어서의 기본동작 클록작성부의 위상동기회로에 공급하도록 하면 된다. 또는, 중앙처리유니트(2)를 전체의 마스터로서, 그 동기용 신호작성회로(213)에서 작성한 동기용 신호를 단자(215)에 의해, 후단 즉 3대째 이후의 중앙처리유니트에 있어서의 기본동작 클록작성부의 위상동기 회로에, 중앙처리유니트(3)에 대해 똑같이 공급하면 된다. 물론 이들 2가지 방법을 조합할 수도 있다. 어느 경우에도 임의의 수의 장치로 이루어진 시스템에 적용할 수 있다. 또, 동기용 신호작성회로와 위상동기회로의 수는 기본동작 클록의 공급을 받는 장치의 수와 반드시 일치해야 할 필요가 없다는 것도 용이하게 이해될 것이다. 즉, 상기 전자의 방법에 있어서는 초단(初段)장치의 위상동기회로 및 최종단(最終段)장치의 동기용 신호작성회로는 필수적이 아니며, 상기 후자의 방법에 있어서는 전단 즉 마스터측의 위상동기회로 및 후단즉 슬레이브측의 동기용 신호작성회로는 필수적인 것은 아니다.
또, 상기 실시예에서는 발진기(1)에서 출력되는 시스템클록이 같은 지연시간(d)를 가지고, 마스터측 기본클록 작성회로(211) 및 슬레이브측 기본클록 작성회로(311)에 입력되고 있다. 이것은 발진기(1)와 각 기본클록 작성회로(211), (311)간의 선로길이를 같은 길이로한 것에 의한 것이다. 한편, 같은 길이로 하지 않을 경우라도 본원 발명에 의하면 다소 위상차가 있기는 하지만 각 기본클록작성부의 카운트치를 일치시킬수 있으므로, 카운트치의 동기화가 가능해진다.
상술한 바와 같이 본원 발명에 의하면 독립적으로 작성한 복수의 장치의 기본동작 클록을 신속하게 또한 장치의 수에 의하지 않는 회로 구성으로 동기화 할 수 있기 때문에 장치의 증설이 저렴하게 또한 용이하게 실현할 수 있다고 하는 효과가 있다.

Claims (1)

  1. 시스템클록을 발생하는 발진기(1)와, 복수의 중앙처리장치(22, 32)와, 각각 상기 복수의 처리장치에 대응해서 설치되며, 상기 시스템클록을 카운트하여, 대응하는 처리장치의 동작에 필요한 동작클록을 공급하는 복수의 주기적인 기본클록 작성회로(211, 311)의 카운터 (41, 51)와, 상기 복수의 카운터중 최소한 1개 이상의 하나의 카운터에 대해 설치되며, 대응하는 카운터의 카운트치가 미리 정해진 값으로 되었을때 동기신호를 발생하는 동기용 신호작성회로(213, 313)와, 상기 복수의 카운터중 최소한 1개 이상의 다른 카운터에 대해 설치되며, 이 동기신호에 응답해서, 대응하는 카운터에 대해 카운트치의 초기치를 설정하는 위상동기회로(214, 314)를 갖는 위상동기 시스템.
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