JPS6097462A - 時分割メモリ共有型マルチマイクロプロセツサシステム - Google Patents
時分割メモリ共有型マルチマイクロプロセツサシステムInfo
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- JPS6097462A JPS6097462A JP58206236A JP20623683A JPS6097462A JP S6097462 A JPS6097462 A JP S6097462A JP 58206236 A JP58206236 A JP 58206236A JP 20623683 A JP20623683 A JP 20623683A JP S6097462 A JPS6097462 A JP S6097462A
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- JP
- Japan
- Prior art keywords
- time
- common memory
- microprocessor
- memory
- processor units
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数のプロセッサユニットが共通メモ１片
Ｊイクロプロセッサの１動作サイクル時間内に時分割で
共有する時分割メモリ共有型マルチマイクロプロセッサ
システムに関するものである。
Ｊイクロプロセッサの１動作サイクル時間内に時分割で
共有する時分割メモリ共有型マルチマイクロプロセッサ
システムに関するものである。
複数のマイクロプロセッサを用いたマルチマイクロプロ
セッサシステムは、その並列処理能力を高める試みが種
々の方法で行なわれている。この並列処理性能はマイク
ロプロセッサの使用台数に比例して向上させる必要があ
り、このためには、共通メモリへのアクセス競合が起こ
らないこと、マイクロプロセッサ間において信号及びデ
ータの転送に費やす時間が微小で、かつシステム中のマ
イクロプロセッサの台数に影響されないことが要求され
る。
セッサシステムは、その並列処理能力を高める試みが種
々の方法で行なわれている。この並列処理性能はマイク
ロプロセッサの使用台数に比例して向上させる必要があ
り、このためには、共通メモリへのアクセス競合が起こ
らないこと、マイクロプロセッサ間において信号及びデ
ータの転送に費やす時間が微小で、かつシステム中のマ
イクロプロセッサの台数に影響されないことが要求され
る。
この発明は、上記の要求を満たすためになされたもので
、その目的とするところは、動作サイクル時間が′［゛
であるｍ個のプロセッサユニットをＴ／。
、その目的とするところは、動作サイクル時間が′［゛
であるｍ個のプロセッサユニットをＴ／。
ずつずらして動作させ、これらを時分割にて共通メモリ
へ接続することにより、アクセス競合を起こすことなく
高速データ転送を可能とする時分別メモリ共有型マルチ
マイクロプロセッサシステムを提供することにある。
へ接続することにより、アクセス競合を起こすことなく
高速データ転送を可能とする時分別メモリ共有型マルチ
マイクロプロセッサシステムを提供することにある。
以下、この発明を添付図面に示す実施例に基づいて説明
する。
する。
第１図に示すように、入出力装置等の周辺機器１１こは
、ホストコンピュータ２が信号やデータを送受できるよ
う１こ接続されている。
、ホストコンピュータ２が信号やデータを送受できるよ
う１こ接続されている。
上記ホストコンピュータ２には、動作サイクル時間がＩ
゛の１個（図示実施例においては１＝８）のプロセッサ
ユニットＰＵｉが互いに並列に接続され、これらの各プ
ロセッサユニットＰＵｉは屯−モジュールの共通メモリ
３に切換手段４を介して逐次切換接続される。
゛の１個（図示実施例においては１＝８）のプロセッサ
ユニットＰＵｉが互いに並列に接続され、これらの各プ
ロセッサユニットＰＵｉは屯−モジュールの共通メモリ
３に切換手段４を介して逐次切換接続される。
この切換手段４の切換動作を行なわせるためにクロック
信号発生器５から発生する３種・類のクロック信号を用
いるが、以下これらのクロック信号１こついて第２図を
参照しつつ説明ｔ６゜（ａ）フロセッサユニットＰＵｉ
の動作クロックＣｈｉ（＋ ”” １１・・・、８）：
各ＰＵ＋ （ｉ−１＋・・・、８）内のマイクロプロセ
ッサの動作サイクルＴｉ（サイクル時間、＝Ｔ）を定め
るクロックで、タイミングが順１こＴｌ８（秒）ずつず
れて発生する。
信号発生器５から発生する３種・類のクロック信号を用
いるが、以下これらのクロック信号１こついて第２図を
参照しつつ説明ｔ６゜（ａ）フロセッサユニットＰＵｉ
の動作クロックＣｈｉ（＋ ”” １１・・・、８）：
各ＰＵ＋ （ｉ−１＋・・・、８）内のマイクロプロセ
ッサの動作サイクルＴｉ（サイクル時間、＝Ｔ）を定め
るクロックで、タイミングが順１こＴｌ８（秒）ずつず
れて発生する。
（ｂ）バス切換クロック（基本クロック）ＣＣＪ：各Ｐ
Ｕｉ（ｉ ＝ １ ＋・・・、８）を１つの共通メモリ
への接続バスに逐次切換接続するための制御用クロック
で、Ｔｌ８（秒）の周期を有し、タロツク信号発生器５
の基本クロックとして機能する。
Ｕｉ（ｉ ＝ １ ＋・・・、８）を１つの共通メモリ
への接続バスに逐次切換接続するための制御用クロック
で、Ｔｌ８（秒）の周期を有し、タロツク信号発生器５
の基本クロックとして機能する。
（Ｃ１ランチパルスＬＰ ＋ （１−１＋・・・、８）
゛各ＰＵｉ（’ ” １１・・・、８）の動作サイクル
Ｔｌ内で割当てられた１つの時分割区間τ１における基
本クロックＣＣ１の立下りから次の立上りまでのパルス
で、共通メモリ３からの読出しデータをラッチレジスタ
ＬＲｉ （ｉ＝１ 、・・・、８）に置くために用いら
れる。
゛各ＰＵｉ（’ ” １１・・・、８）の動作サイクル
Ｔｌ内で割当てられた１つの時分割区間τ１における基
本クロックＣＣ１の立下りから次の立上りまでのパルス
で、共通メモリ３からの読出しデータをラッチレジスタ
ＬＲｉ （ｉ＝１ 、・・・、８）に置くために用いら
れる。
上記の３種角のクロック信号によって８個のプロセッサ
ユニツｌ−１’Ｕｉがそれぞれ共通メモリ３にアクセス
できるのは基本クロックＣＣｌによりタイミングが定ま
る各時分割区間τ１の′［７８秒間だけであるが、この
アクセス可能な時分割区間τ。
ユニツｌ−１’Ｕｉがそれぞれ共通メモリ３にアクセス
できるのは基本クロックＣＣｌによりタイミングが定ま
る各時分割区間τ１の′［７８秒間だけであるが、この
アクセス可能な時分割区間τ。
はどのＩ’Ｕｉｌこついてもその動作サイクルＴ ｉの
前＊（立上りから立゛トリまて）の中の定位置（図示実
施例では前′トの２牌］」の時分割区間）に置かれてい
る。なお、Ｊｊ（本タロツクＣＣ１を入力して上記のプ
ロセッサユニット動作クロックｃ７７ｉおよびラッチパ
ルスＬＲｉ （ｉ＝１ 、・・・、８）を発生するクロ
ック信号発生器５の回路は公知の論理回路技術により容
易１こ得ることができるので、説明は省略する。
前＊（立上りから立゛トリまて）の中の定位置（図示実
施例では前′トの２牌］」の時分割区間）に置かれてい
る。なお、Ｊｊ（本タロツクＣＣ１を入力して上記のプ
ロセッサユニット動作クロックｃ７７ｉおよびラッチパ
ルスＬＲｉ （ｉ＝１ 、・・・、８）を発生するクロ
ック信号発生器５の回路は公知の論理回路技術により容
易１こ得ることができるので、説明は省略する。
第３図にクロック信号発生器５からのクロックによって
８個のプロセッサユニツ）ＰＵｉが共通メモリ３に逐次
アクセスする回路構成を示す。図中ＰＡｉ 、ｌ’ｌ）
ｉ 、艮１およびＷｉ（ｉ＝＝ｌ、・・・、８）はそれ
ぞれ各プロセッサユニットＰＵｉからのアドレスバス、
データバス、読出し指令および書込み指令を示し、Ａ
、 ＤＷおよびＤｒ はそれぞれ切換手段４と共通メモ
リ３との間のアドレスバス、書込み用データバスおよび
読出し用データバスである。
８個のプロセッサユニツ）ＰＵｉが共通メモリ３に逐次
アクセスする回路構成を示す。図中ＰＡｉ 、ｌ’ｌ）
ｉ 、艮１およびＷｉ（ｉ＝＝ｌ、・・・、８）はそれ
ぞれ各プロセッサユニットＰＵｉからのアドレスバス、
データバス、読出し指令および書込み指令を示し、Ａ
、 ＤＷおよびＤｒ はそれぞれ切換手段４と共通メモ
リ３との間のアドレスバス、書込み用データバスおよび
読出し用データバスである。
第４図１こ第３図の切換手段４の一実施例の構成を示す
。図中ＳａおよびＳｄはそれぞれ８個のプロセッサユニ
ットＰＵｉからのアドレスバスＰＡｉおよびデータバス
ＰＤ１（ｌ−１，・・、８）を１本のアドレスバスＡお
よび書込用データバスＤｗｌこ順次切換えて接続するマ
ルチプレクサスイッチである。
。図中ＳａおよびＳｄはそれぞれ８個のプロセッサユニ
ットＰＵｉからのアドレスバスＰＡｉおよびデータバス
ＰＤ１（ｌ−１，・・、８）を１本のアドレスバスＡお
よび書込用データバスＤｗｌこ順次切換えて接続するマ
ルチプレクサスイッチである。
これらのスイッチＳａおよびＳｄの切換動作は基本クロ
ックＣＣ１と同期して行なわれる。共通メモリ３のデー
タは第２図のタイミング図１こ示すように続出し用デー
タバスｏｒに出力され、第４図１こ示す８個のラッチレ
ジスタＬＲｉの１つにラツチノくバスＬＰｉの制御によ
って入れられる。
ックＣＣ１と同期して行なわれる。共通メモリ３のデー
タは第２図のタイミング図１こ示すように続出し用デー
タバスｏｒに出力され、第４図１こ示す８個のラッチレ
ジスタＬＲｉの１つにラツチノくバスＬＰｉの制御によ
って入れられる。
第４図においてＧｗＨおよびＧγ１（ｉ＝１．・・・、
８）はトライステートゲートであり、プロセッサユニッ
） Ｉ’Ｕｉからの書込み指令Ｗｉおよび読出し指令に
１ によってデータバスＰＤｉの接続状態を切換える。
８）はトライステートゲートであり、プロセッサユニッ
） Ｉ’Ｕｉからの書込み指令Ｗｉおよび読出し指令に
１ によってデータバスＰＤｉの接続状態を切換える。
たとえば、１）Ｌｌｉがデータを読出ずときはゲートＧ
ｒｉかオン、Ｇｗｉかオフとなり、ラッチレジスタＬＲ
ｉ中のデータがバスＰＤｉに出力されてＰＵｉに取込ま
れる。
ｒｉかオン、Ｇｗｉかオフとなり、ラッチレジスタＬＲ
ｉ中のデータがバスＰＤｉに出力されてＰＵｉに取込ま
れる。
第５図に第４図に示す切換手段の回路の主な点の波形を
示す。第５図の各波形は、プロセッサユニツ） Ｐｕｔ
、 、 ＩＩＬＪ’、 、 ＰＵ２．・・・がそれぞれ
時分割区間τ８．τＩ、τ２．・・・の順に共通メモリ
に接続されるとき、１１ ［Ｊ ８とＩＩＬＪ２が共通
メモリ３に対して続出しのアクセス・埋木を出し、ＰＵ
ｌが非アクセス状態１こある場合の波形である。波形Ａ
はアドレス信号で。
示す。第５図の各波形は、プロセッサユニツ） Ｐｕｔ
、 、 ＩＩＬＪ’、 、 ＰＵ２．・・・がそれぞれ
時分割区間τ８．τＩ、τ２．・・・の順に共通メモリ
に接続されるとき、１１ ［Ｊ ８とＩＩＬＪ２が共通
メモリ３に対して続出しのアクセス・埋木を出し、ＰＵ
ｌが非アクセス状態１こある場合の波形である。波形Ａ
はアドレス信号で。
基本クロックＣＣ１！の立上りからマルチプレクサスイ
ッチＳａの動作遅ｉｔ＋だけ遅れて現われ、このアクセ
スにより発生する共通メモリ３がらの続出しデータ■）
ｒはざらにそのアクセスタイム［２だけ遅れて現われる
。ｌ）ｒの連続したデータはラッチハルストＰ８およヒ
Ｌ１）２の持続期間中ラッチセットアツプ時間（３を費
やしてランチレジスタＬＲ８およびＬＲ２にそれぞれセ
・シトされ、続出し指令Ｒ８＋Ｐ−２によってデータバ
スｌ） １）８およびＰＯ２を介しプロセッサユニット
１）Ｕ８およびＰＵ２Ｉこそれぞれ読込まれる。なお、
上記のマルチプレクサスイッチの動作遅延（１，アクセ
スタイムｔ２およびラッチセットアツプ時間［３を時分
割区間τ１について第２図に拡大して示す。第２図のＩ
）ｗはＰＵ、の書込み指令時の書込み用データバス上の
波形のタイミングを拡大して示す。
ッチＳａの動作遅ｉｔ＋だけ遅れて現われ、このアクセ
スにより発生する共通メモリ３がらの続出しデータ■）
ｒはざらにそのアクセスタイム［２だけ遅れて現われる
。ｌ）ｒの連続したデータはラッチハルストＰ８およヒ
Ｌ１）２の持続期間中ラッチセットアツプ時間（３を費
やしてランチレジスタＬＲ８およびＬＲ２にそれぞれセ
・シトされ、続出し指令Ｒ８＋Ｐ−２によってデータバ
スｌ） １）８およびＰＯ２を介しプロセッサユニット
１）Ｕ８およびＰＵ２Ｉこそれぞれ読込まれる。なお、
上記のマルチプレクサスイッチの動作遅延（１，アクセ
スタイムｔ２およびラッチセットアツプ時間［３を時分
割区間τ１について第２図に拡大して示す。第２図のＩ
）ｗはＰＵ、の書込み指令時の書込み用データバス上の
波形のタイミングを拡大して示す。
上記の各プロセッサユニッ）ＰＵｉは、たとえば第６図
に示すように、ホストコンピュータ２及び共通メモリ３
とデータ送受を行なうマスクマイクロプロセッサ１２と
、演算処理専用として用いられるスレーブマイクロプロ
セッサ１１と、マスタ及びスレーブプロセッサ１２．１
１が共有するローカルメモリ１３とで構成されている。
に示すように、ホストコンピュータ２及び共通メモリ３
とデータ送受を行なうマスクマイクロプロセッサ１２と
、演算処理専用として用いられるスレーブマイクロプロ
セッサ１１と、マスタ及びスレーブプロセッサ１２．１
１が共有するローカルメモリ１３とで構成されている。
前述の各プロセッサユニットの動作サイクルＴｉ（サイ
クル時間＝Ｔ）はこのマスクマイクロプロセッサ１２の
動作サイクルになっており、スレーブマイクロプロセッ
サ１１の動作サイクルは第７図１こ示す如くマスタマイ
クロプロセッサの動作サイクルの逆位相１こなっている
。これらの両マイクロプロセッサ１１．１２がローカル
メモリ１３を共存する場合はそれぞれの動作サイクルの
前半でローカルメモリ１３にアクセス［７、後半でメモ
リからの続出しまたはメモリへの潜込みが行なわれる。
クル時間＝Ｔ）はこのマスクマイクロプロセッサ１２の
動作サイクルになっており、スレーブマイクロプロセッ
サ１１の動作サイクルは第７図１こ示す如くマスタマイ
クロプロセッサの動作サイクルの逆位相１こなっている
。これらの両マイクロプロセッサ１１．１２がローカル
メモリ１３を共存する場合はそれぞれの動作サイクルの
前半でローカルメモリ１３にアクセス［７、後半でメモ
リからの続出しまたはメモリへの潜込みが行なわれる。
このよう１こスレーブマイクロプロセッサ１１およびマ
スクマイクロプロセッサ１２か１／２勅作サイクル毎１
こ時分割でローカルメモリ１３を共有するようにしたの
は、マイクロプロセッサ１こは第７図に示すようにメモ
リからの続出しおよびメモリへの書込みの期間が動作サ
イクルの後半でｉｌられる製品が市販されており、これ
を使用すること１こよって両マイクロブロセッ→ｆ １
１ 、１２間のデータ信号の転送を′１／２の時間で行
なうことかできるためである。また、マスクマイクロプ
ロセッサ１２はスレーブマイクロプロセッサ１１がもつ
演算処理専用をもかね備えている。
スクマイクロプロセッサ１２か１／２勅作サイクル毎１
こ時分割でローカルメモリ１３を共有するようにしたの
は、マイクロプロセッサ１こは第７図に示すようにメモ
リからの続出しおよびメモリへの書込みの期間が動作サ
イクルの後半でｉｌられる製品が市販されており、これ
を使用すること１こよって両マイクロブロセッ→ｆ １
１ 、１２間のデータ信号の転送を′１／２の時間で行
なうことかできるためである。また、マスクマイクロプ
ロセッサ１２はスレーブマイクロプロセッサ１１がもつ
演算処理専用をもかね備えている。
以」二の実施例において、各プロセッサユニットｌ）
ＩＪ ｉは１個のマイクロプロセッサからなるものであ
ってもよく（スレーブプロセッサを省く）、７’ ｏ
セッサユニットの個数１ηは８以外の任意の数が可能な
ことはもちろんである。ただ゛し、Ａｉｌ言己のマルチ
プレクサスイッチの動作遅延［ｌ、共通メモリのアクセ
スタイム［２およびラッチセットアツプ時間Ｅ３とプロ
セッサユニットの数ｍとの関係は次式１こよって制限さ
れる。
ＩＪ ｉは１個のマイクロプロセッサからなるものであ
ってもよく（スレーブプロセッサを省く）、７’ ｏ
セッサユニットの個数１ηは８以外の任意の数が可能な
ことはもちろんである。ただ゛し、Ａｉｌ言己のマルチ
プレクサスイッチの動作遅延［ｌ、共通メモリのアクセ
スタイム［２およびラッチセットアツプ時間Ｅ３とプロ
セッサユニットの数ｍとの関係は次式１こよって制限さ
れる。
ｍ≦Ｔ／ （ｔ＋＋ ｔ２＋ ｔ３）
次に、この発明の応用例を第８図を参照しつつ説明する
。第８図のマルチマイクロプロセッサシステムは前記実
施例の拡張システムで複数個のプロセッサユニッ） Ｐ
Ｕ、、〜ＰＵｍｍがｍ×ｍの行列状に配列されており、
各行に共通メモリ１４１〜１４ｍ及び切換手段（図示省
略）を付加したものを基本要素１５１，１５２１・・・
、１５ｍ として動作させる。
。第８図のマルチマイクロプロセッサシステムは前記実
施例の拡張システムで複数個のプロセッサユニッ） Ｐ
Ｕ、、〜ＰＵｍｍがｍ×ｍの行列状に配列されており、
各行に共通メモリ１４１〜１４ｍ及び切換手段（図示省
略）を付加したものを基本要素１５１，１５２１・・・
、１５ｍ として動作させる。
これらの各基本要素は、第１図に示す複数個のプロセッ
サユニットＰＵｉ、共通メモリ３および切換手段４とか
らなるシステムと全く同様に動作するから、詳細は省略
する。
サユニットＰＵｉ、共通メモリ３および切換手段４とか
らなるシステムと全く同様に動作するから、詳細は省略
する。
また、上記の行列状配列のうちＰＵ目、ＰＵ２Ｉ、・・
・、 ＰＵｍ、より成る列にバッファメモリ１６及び切
換手段（図示省略）を付加してバッファ要素１７として
動作させるが、このバッファ要素１７も各基本要素１５
１〜ｉ５＋ｎ と全く同様に動作するから。
・、 ＰＵｍ、より成る列にバッファメモリ１６及び切
換手段（図示省略）を付加してバッファ要素１７として
動作させるが、このバッファ要素１７も各基本要素１５
１〜ｉ５＋ｎ と全く同様に動作するから。
説明は省略する。
この実施例の各プロセッサユニットＰＵｏ ＋ ＰＵＩ
□、・・、Ｉ’Ｕｎ１ｍ の間においては互いにデータ
信号の送受が６■能である。たとえばプロセッサユニッ
トＰＵｉｊからプロセッサユニットＰＵｋ７？（ｉ、ｊ
、に、Ｊ＝１〜ｍ、ｉ〜に、ｊへＩ）へデータを転送す
る１こは、データは、プロセッサＰＵｉｊ−共有メモリ
１４１−プロセッサＩ’Ｕｉ、（１動作サイクル時間′
ｒ以内）−バッファメモリ１６−ブロセツー）１−Ｉ’
Ｕｋ１（１動作ザイクル時間゛ｒ以内）−共有メモ’）
１４に＝プロセッザＩゝＵｋ／！（１動作サイクル時
間−ｒ ｐｌ内）のように時間３１’以内で転送できる
。このように行列状Ｉこ配置したプロセッサユニット１
こバッファメモリを設けることによりデータ転送を非常
に簡ｑｌ ｌこ行なうことができ、かつ、行列中のどの
プロセッサ間のデータ転送も３ＴＬＪ、内で行なうこと
ができる。なお、この行列状にプロセッサユニットを配
置して使用する場合、各行のプロセッサユニットの数は
異なってもよい。
□、・・、Ｉ’Ｕｎ１ｍ の間においては互いにデータ
信号の送受が６■能である。たとえばプロセッサユニッ
トＰＵｉｊからプロセッサユニットＰＵｋ７？（ｉ、ｊ
、に、Ｊ＝１〜ｍ、ｉ〜に、ｊへＩ）へデータを転送す
る１こは、データは、プロセッサＰＵｉｊ−共有メモリ
１４１−プロセッサＩ’Ｕｉ、（１動作サイクル時間′
ｒ以内）−バッファメモリ１６−ブロセツー）１−Ｉ’
Ｕｋ１（１動作ザイクル時間゛ｒ以内）−共有メモ’）
１４に＝プロセッザＩゝＵｋ／！（１動作サイクル時
間−ｒ ｐｌ内）のように時間３１’以内で転送できる
。このように行列状Ｉこ配置したプロセッサユニット１
こバッファメモリを設けることによりデータ転送を非常
に簡ｑｌ ｌこ行なうことができ、かつ、行列中のどの
プロセッサ間のデータ転送も３ＴＬＪ、内で行なうこと
ができる。なお、この行列状にプロセッサユニットを配
置して使用する場合、各行のプロセッサユニットの数は
異なってもよい。
この発明は、吸上のとおり、マイクロプロセッサで構成
されたマイクロプロセッサユニットを時分割で共通メモ
リに接続して動作させるようにしているから、プロセッ
サユニット相互間のデータ転送はメモリ競合を引き起こ
すことなく、マイクロプロセッサの１動作サイクル内で
マルチ処理ができるという利点がある。複数個のマイク
ロプロセッサによって共通メモリを非同期アクセス方式
によって共有することは、使用効率や処理速度の向上が
図れるが、バス競合を制御するバスアービタやアクセス
順序を記憶するキュー構造か複雑となり、製作が容易で
はない。
されたマイクロプロセッサユニットを時分割で共通メモ
リに接続して動作させるようにしているから、プロセッ
サユニット相互間のデータ転送はメモリ競合を引き起こ
すことなく、マイクロプロセッサの１動作サイクル内で
マルチ処理ができるという利点がある。複数個のマイク
ロプロセッサによって共通メモリを非同期アクセス方式
によって共有することは、使用効率や処理速度の向上が
図れるが、バス競合を制御するバスアービタやアクセス
順序を記憶するキュー構造か複雑となり、製作が容易で
はない。
この発明のシステムは、共１ｍメモリとして高速メモリ
が必要であるが、時分割方式で共通メモリのアクセスを
行なうよう１こしたため構成が非常１こ簡単となる。
が必要であるが、時分割方式で共通メモリのアクセスを
行なうよう１こしたため構成が非常１こ簡単となる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は第１図のシステムの動作を説明する時分割方式
のタイミング波形図、第３図は第１図のシステムの主要
部の構成の一例を示すブロック図、第４図は第１図のシ
ステムの切換手段の一例を示すブロック図、第５図は第
４図の主要点の信号を示す波形図、第６図は第１図のシ
ステムの各プロセッサユニットの構成の一例を示すブロ
ック図、第７図は第６図のプロセッサユニットの動作を
説明するタイミング波形図、第８図は本発明のもう１つ
の実施例のシステムの構成を示す概略ブロック図である
。 １・・・周辺１幾器、２・・ホストコンピュータ、１）
ｌＪｉ・・・プロセッサユニット、３・・・共通メモリ
、４・・・切換手段、５・・・クロック信号発生器、１
１・・・スレーブマイクロプロセソザ、１２・・・マス
タマイクロプロセッサ、１３・・・ローカルメモ！Ｊ
、ＰＵｎ〜Ｉ）Ｕｍｍ・・プロセツ→ノ゛ユニット、１
４１〜１４ｍ・・・共通メモリ、１５＋〜１５ｍ・・・
基本要素、１６・・・バッファメモリ、１７・・・バッ
ファ要素 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
第２図は第１図のシステムの動作を説明する時分割方式
のタイミング波形図、第３図は第１図のシステムの主要
部の構成の一例を示すブロック図、第４図は第１図のシ
ステムの切換手段の一例を示すブロック図、第５図は第
４図の主要点の信号を示す波形図、第６図は第１図のシ
ステムの各プロセッサユニットの構成の一例を示すブロ
ック図、第７図は第６図のプロセッサユニットの動作を
説明するタイミング波形図、第８図は本発明のもう１つ
の実施例のシステムの構成を示す概略ブロック図である
。 １・・・周辺１幾器、２・・ホストコンピュータ、１）
ｌＪｉ・・・プロセッサユニット、３・・・共通メモリ
、４・・・切換手段、５・・・クロック信号発生器、１
１・・・スレーブマイクロプロセソザ、１２・・・マス
タマイクロプロセッサ、１３・・・ローカルメモ！Ｊ
、ＰＵｎ〜Ｉ）Ｕｍｍ・・プロセツ→ノ゛ユニット、１
４１〜１４ｍ・・・共通メモリ、１５＋〜１５ｍ・・・
基本要素、１６・・・バッファメモリ、１７・・・バッ
ファ要素 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (2)
- （１）周辺（幾器に接続されるホストコンピュータと、
ホストコンピュータ１こ互いに並列に接続され、動作サ
イクル時間が１”（秒）であり１つそれぞれの動作サイ
クルが１’ ／ ｍ （秒）ずつずれているｍ個のプロ
セッサユニットと、上記各プロセッサユニットが共有で
きる共通メモリと、上記ｍ個のプロセッサユニットを共
通メモリへ周期Ｔ ／ ｍで１１１α次切換える切換手
段とがらなり、上記ｍ個のプロセッサユニソｊ・か上記
共通メモリを時分割にて共有することを特徴とする時分
割メモリ共有型マルチマイクロプロセッザシステム。 - （２）」二記プロセ・ンサユニ・ントが、ポストコンピ
ュータ及び共通メモリのい「れとも通信およびデータの
授受か可能なマスクマイクロプロセッサと、演算処理専
用として用いられるスレーブマイクロプロセッサと、上
記マスクマイクロプロセッサ及びスレーブマイクロプロ
セッサが共有するローカルメモリとからなり、上記マス
クマイクロプロセッサ及びスレーブマイクロプロセッサ
か互にｒ／２（秒）（位相１８０°）ずつ交互に上記ロ
ーカルメモリを時分割で共有するよう構成した特徴とす
る特許請求の範囲第１項記載の時分割メモリ共有型マル
チマイクロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206236A JPS6097462A (ja) | 1983-11-01 | 1983-11-01 | 時分割メモリ共有型マルチマイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206236A JPS6097462A (ja) | 1983-11-01 | 1983-11-01 | 時分割メモリ共有型マルチマイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097462A true JPS6097462A (ja) | 1985-05-31 |
Family
ID=16520000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206236A Pending JPS6097462A (ja) | 1983-11-01 | 1983-11-01 | 時分割メモリ共有型マルチマイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61282958A (ja) * | 1985-06-07 | 1986-12-13 | Sanyo Electric Co Ltd | マイクロコンピユ−タ |
| US5047921A (en) * | 1989-01-31 | 1991-09-10 | International Business Machines Corporation | Asynchronous microprocessor random access memory arbitration controller |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394745A (en) * | 1977-01-31 | 1978-08-19 | Copal Co Ltd | Method of processing data |
| JPS5563459A (en) * | 1978-11-07 | 1980-05-13 | Mitsubishi Electric Corp | Information processor |
| JPS57182257A (en) * | 1981-04-30 | 1982-11-10 | Fanuc Ltd | Data interchange system of data processing system |
-
1983
- 1983-11-01 JP JP58206236A patent/JPS6097462A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394745A (en) * | 1977-01-31 | 1978-08-19 | Copal Co Ltd | Method of processing data |
| JPS5563459A (en) * | 1978-11-07 | 1980-05-13 | Mitsubishi Electric Corp | Information processor |
| JPS57182257A (en) * | 1981-04-30 | 1982-11-10 | Fanuc Ltd | Data interchange system of data processing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61282958A (ja) * | 1985-06-07 | 1986-12-13 | Sanyo Electric Co Ltd | マイクロコンピユ−タ |
| US5047921A (en) * | 1989-01-31 | 1991-09-10 | International Business Machines Corporation | Asynchronous microprocessor random access memory arbitration controller |
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